JP6368526B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、例えばＳＲＡＭ（Static Random Access Memory）を有した不揮発性半導体記憶装置に適用して好適なものである。

近年、スマートフォン等の電気機器の普及に伴い、音声や画像等の大容量の信号を高速に処理するためのＳＲＡＭの重要性が高まっている（例えば、非特許文献1参照）。一般的に、ＳＲＡＭでは、高速化、小面積化、低電力化が重要であり、近年、新規な回路構成の開発も行われている。また、ＳＲＡＭは、揮発性メモリであることから、ストレージノードに書き込まれた外部データを電力供給停止後でも記憶させておくことも望まれており、電力停止後にもデータを保持可能な不揮発メモリ部へＳＲＡＭデータを書き込むことや、電力の再投入後に不揮発メモリ部からストレージノードにデータを再び読み出すことも望まれている。

「ウィキペディア Static Random Access Memory」、[online]、平成２６年３月２４日検索、インターネット（URL: http://ja.wikipedia.org/wiki/Static_Random_Access_Memory）

ところで、一般的な不揮発メモリ部では、データの書き込み動作時に必要となる電圧値と、データの書き込みを行わない非書き込み動作時に必要となる電圧値との電圧差が大きい。そのため、このような従来の不揮発メモリ部との間でデータをやり取りするＳＲＡＭも、不揮発メモリ部へのデータの書き込み動作や、非書き込み動作に必要な電圧に合わせてＳＲＡＭに印加される電圧も大きくなることから、ＳＲＡＭを構成するトランジスタのゲート絶縁膜の膜厚も厚くなってしまい、その分、ＳＲＡＭでの高速動作を実現し難いという問題があった。

そこで、本発明は以上の点を考慮してなされたもので、ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込めるとともに、当該ＳＲＡＭでの高速動作を実現し得る不揮発性半導体記憶装置を提案することを目的とする。

かかる課題を解決するため本発明の不揮発性半導体記憶装置は、一端同士が接続した一方の第1ロードトランジスタおよび第1ドライブトランジスタ間に第1ストレージノードを有するとともに、一端同士が接続した他方の第2ロードトランジスタおよび第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続されたＳＲＡＭ（Static Random Access Memory）と、第1メモリトランジスタと直列接続された第1スイッチトランジスタの一端に、前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方から電圧が印加可能な第1メモリセルと、第2メモリトランジスタと直列接続された第2スイッチトランジスタの一端に、残りの前記第2ストレージノードまたは前記第1ストレージノードの他方から電圧が印加可能な第2メモリセルとを有した不揮発メモリ部とを備えた不揮発性ＳＲＡＭメモリセルを有しており、前記ＳＲＡＭは、他方の前記第2ロードトランジスタおよび前記第2ドライブトランジスタのゲートと、一方の前記第1ストレージノードとに一端が接続されているとともに、他端が相補型第1ビット線に接続され、ゲートがワード線に接続された第1アクセストランジスタと、一方の前記第1ロードトランジスタおよび前記第1ドライブトランジスタのゲートと、他方の前記第2ストレージノードとに一端が接続されているとともに、他端が相補型第2ビット線に接続され、ゲートが前記ワード線に接続された第2アクセストランジスタとを備え、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚が4［nm］以下に形成されていることを特徴とする。

このような構成を有する不揮発性半導体記憶装置では、前記ＳＲＡＭの前記第1ストレージノードおよび前記第2ストレージノードでの電圧の違いにより表されたＳＲＡＭデータを前記不揮発メモリ部に書き込む際には、前記第1ストレージノードおよび前記第2ストレージノードでの電圧の違いにより、前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方だけがオン動作し、オン動作した前記第1スイッチトランジスタおよび前記第1メモリトランジスタ間、またはオン動作した前記第2スイッチトランジスタおよび前記第2メモリトランジスタ間のいずれかで、電圧によって加速された電荷、および二次的に発生した電荷が注入されるソースサイド注入により、前記第1メモリトランジスタまたは前記第2メモリトランジスタの電荷蓄積領域に電荷を注入することができる。

本発明によれば、不揮発メモリ部でソースサイド注入によってＳＲＡＭデータの書き込みを行え、不揮発メモリ部にデータを書き込むプログラム動作や、データを書き込まないプログラム阻止動作のときに必要な電圧を下げることができるので、当該不揮発メモリ部と接続させるＳＲＡＭを構成する第1アクセストランジスタ、第2アクセストランジスタ、第1ロードトランジスタ、第2ロードトランジスタ、第1ドライブトランジスタ、および第2ドライブトランジスタの各ゲート絶縁膜の膜厚を4［nm］以下に形成でき、その分、ＳＲＡＭを低い電源電圧によって高速動作させることができる。かくして、ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込めるとともに、当該ＳＲＡＭでの高速動作を実現し得る。

本発明の不揮発性半導体記憶装置の回路構成を示す概略図である。 不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。 図２に示した不揮発性ＳＲＡＭメモリセルの回路構成のレイアウトパターンを示す概略図である。 図４Ａは、第2メモリセルの断面構成を示す概略図であり、図４Ｂは、ＳＲＡＭから不揮発メモリ部へＳＲＡＭデータを書き込むプログラム動作時、不揮発メモリ部でのメモリデータ消去動作時、外部からＳＲＡＭへ外部データを書き込む書き込み動作時、およびＳＲＡＭから外部へＳＲＡＭデータを読み出す読み出し動作時における各部位の電圧値を示す表である。 図５Ａは、ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込むプログラム動作手順を示すフローチャートであり、図５Ｂは、不揮発メモリ部のメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作手順を示すフローチャートである。 図６Ａは、プログラム動作手順とメモリデータ書き込み動作手順とにおけるＳＲＡＭと不揮発メモリ部とでのデータの状態をまとめた表であり、図６Ｂは、図５Ｂのメモリデータ書き込み動作手順の説明に供する不揮発性ＳＲＡＭメモリセルの概略図である。 図７Ａは、他の実施の形態によるプログラム動作手順を示すフローチャートであり、図７Ｂは、他の実施の形態によるメモリデータ書き込み動作手順を示すフローチャートである。 図８Ａは、他の実施の形態によるプログラム動作手順とメモリデータ書き込み動作手順とにおけるＳＲＡＭと不揮発メモリ部とでのデータの状態をまとめた表であり、図８Ｂは、図７Ｂのメモリデータ書き込み動作手順の説明に供する不揮発性ＳＲＡＭメモリセルの概略図である。 図９Ａは、2種類のＳＲＡＭ電源制御回路の回路構成を示した概略図であり、図９Ｂは、不揮発性ＳＲＡＭメモリセル毎に電源制御トランジスタを設けたときの概略図である。 メモリデータ書き込み動作時における各部位での電圧状態を示すタイミングチャートである。 閾値電圧モニターの説明に供する回路図である。 閾値電圧モニター時における各部位での電圧状態を示すタイミングチャートである。 測定電圧Vmonitor、メモリ電流Imem、および参照電流Irefの関係を示すグラフである。 複数の不揮発メモリ部が並列に配置された他の実施の形態による不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。 図１４に示す不揮発性ＳＲＡＭメモリセルを複数配置したときの第1スイッチゲート線および第2スイッチゲート線の様子を示す概略図である。 図１６Ａは、不揮発メモリ部とＳＲＡＭとＣＰＵとがバスを介して接続された従来の回路構成を示す概略図であり、図１６Ｂは、不揮発メモリ部が並列に配置された本発明の不揮発性ＳＲＡＭメモリセルの説明に供する概略図である。 図１４の不揮発性ＳＲＡＭメモリセルを利用したプログラム動作と、メモリデータ消去動作の説明に供する概略図である。 他の実施の形態による不揮発性半導体記憶装置の回路構成を示す概略図である。 図１９Ａは、他の実施の形態による第2メモリセルの断面構成（１）を示す概略図であり、図１９Ｂは、プログラム動作時、メモリデータ消去動作時、外部データの書き込み動作時、およびＳＲＡＭデータの読み出し動作時における各部位の電圧値を示す表である。 図２０Ａは、他の実施の形態による第2メモリセルの断面構成（２）を示す概略図であり、図２０Ｂは、プログラム動作時、およびメモリデータ消去動作時における各部位の電圧値を示す表である。 図２１Ａは、他の実施の形態による第2メモリセルの断面構成（３）を示す概略図であり、図２１Ｂは、プログラム動作時、およびメモリデータ消去動作時における各部位の電圧値を示す表である。 図２２Ａは、第1ストレージノードおよび第2ストレージノードに対する、第1スイッチトランジスタおよび第2スイッチトランジスタの接続構成を変えた不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図であり、図２２Ｂは、スイッチ機構を設けた不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。

以下図面に基づいて本発明の実施の形態を詳述する。

（１）不揮発性半導体記憶装置の全体構成
図１において、1は本発明の不揮発性半導体記憶装置を示し、複数の不揮発性ＳＲＡＭメモリセル2が行列状に配置された構成を有している。不揮発性半導体記憶装置1には、アドレス入力と制御信号とが入出力インターフェース回路3に入力され得るとともに、当該入出力インターフェース回路3と外部回路との間でデータ入出力が行われ得る。入出力インターフェース回路3は、これらアドレス入力や、データ入力、制御信号に基づいて所定の動作信号を生成し、データ反転回路4や、ビット線制御回路5、行デコーダ6、列デコーダ7、ＳＲＡＭ電源制御回路8、入出力制御回路10、不揮発メモリ部制御回路11に当該動作信号を適宜送出し得る。これによりデータ反転回路4、ビット線制御回路5、行デコーダ6、列デコーダ7、ＳＲＡＭ電源制御回路8、入出力制御回路10、および不揮発メモリ部制御回路11は、入出力インターフェース回路3からの動作信号により制御され、所定の動作を実行し得る。

実際上、行デコーダ6には、複数のワード線WL0,WL1,WL2,WL3が設けられており、各ワード線WL0,WL1,WL2,WL3毎に複数の不揮発性ＳＲＡＭメモリセル2が接続されている。これにより、行デコーダ6は、動作信号に含まれる行アドレスに基づいて、ワード線WL0,WL1,WL2,WL3単位で不揮発性ＳＲＡＭメモリセル2に対し所定の電圧を印加し得るようになされている。列デコーダ7は、配線YG0,YG1を介して入出力制御回路10と接続されており、入出力制御回路10に設けられたトランジスタ9aをオンオフ動作させ得るようになされている。

入出力制御回路10は、不揮発性ＳＲＡＭメモリセル2の列毎に設けられた対のトランジスタ9aがオンオフ動作されることにより、行列状に配置された不揮発性ＳＲＡＭメモリセル2のうち、所定の不揮発性ＳＲＡＭメモリセル2からの読み出しビット電圧を、センスアンプ・データ入力回路9bにより検出し得る。センスアンプ・データ入力回路9bは、例えば対の相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続されたトランジスタ9aがオン動作すると、これら相補型第1ビット線BLT1および相補型第2ビット線BLB1の電圧差を検知し、電圧が高い一方の相補型第1ビット線BLT1（または相補型第2ビット線BLB1）をHighレベルの電圧と判断し、電圧が低い他方の相補型第2ビット線BLB1（または相補型第1ビット線BLT1）をLowレベルの電圧と判断し得る。

ビット線制御回路5には、対でなる相補型第1ビット線BLT0（BLT1,BLT2,BLT3）および相補型第2ビット線BLB0（BLB1,BLB2,BLB3）が接続されており、これら相補型第1ビット線BLT0（BLT1,BLT2,BLT3）および相補型第2ビット線BLB0（BLB1,BLB2,BLB3）により列単位で不揮発性ＳＲＡＭメモリセル2に対して所定の電圧を印加し得るようになされている。

かかる構成に加えて本発明による不揮発性半導体記憶装置1には、データ反転回路4が設けられており、対でなる相補型第1ビット線BLT0（BLT1,BLT2,BLT3）および相補型第2ビット線BLB0（BLB1,BLB2,BLB3）が当該データ反転回路4に接続されている。データ反転回路4は、不揮発性ＳＲＡＭメモリセル2を構成するＳＲＡＭ（図２において後述する）のHighレベルおよびLowレベルを読み出し、論理を反転させ、HighレベルをLowレベルとし、LowレベルをHighレベルとし、これを反転データとしてＳＲＡＭに書き込ませる。なお、データ反転回路4によるＳＲＡＭの論理反転処理については、後述の「（２‐５‐２）第2の実施の形態によるメモリデータ書き込み動作」にて詳細に説明する。

因みに、この実施の形態の場合においては、データ反転回路4と、センスアンプ・データ入力回路9bとを別々に設けた場合について述べたが、本発明はこれに限らず、例えばデータ反転回路4を、センスアンプ・データ入力回路9bの中に配置して、不揮発性ＳＲＡＭメモリセル2のHighレベルおよびLowレベルの情報をセンスアンプで読み出した後に、論理を反転し、これを反転データとしてＳＲＡＭに再度書き込む方式でも良い。

一方、ＳＲＡＭ電源制御回路8には、複数の電源線VSp0,VSp1,VSp2,VSp3と、複数の基準電圧線VSn0,VSn1,VSn2,VSn3とが接続されており、一の電源線VSp0（VSp1,VSp2,VSp3）と、一の基準電圧線VSn0（VSn1,VSn2,VSn3）とを対とし、電源線VSp0（VSp1,VSp2,VSp3）および基準電圧線VSn0（VSn1,VSn2,VSn3）に不揮発性ＳＲＡＭメモリセル2が接続されている。これによりＳＲＡＭ電源制御回路8は、各電源線VSp0,VSp1,VSp2,VSp3にそれぞれ電源電圧VDDを印加することにより、当該電源線VSp0,VSp1,VSp2,VSp3単位で不揮発性ＳＲＡＭメモリセル2に対して電源電圧VDDを一律に印加し得るようになされている。また、基準電圧線VSn0,VSn1,VSn2,VSn3は、基準電圧線VSn0,VSn1,VSn2,VSn3単位で不揮発性ＳＲＡＭメモリセル2に対して0［V］の電圧を一律に印加し得るようになされている。

不揮発メモリ部制御回路11には、複数のメモリゲート線MG0,MG1,MG2,MG3と、複数のメモリソース線MS0,MS1,MS2,MS3と、複数の第1スイッチゲート線CGT0,CGT1,CGT2,CGT3と、複数の第2スイッチゲート線CGB0,CGB1,CGB2,CGB3とが接続されており、例えば、一のメモリゲート線MG0（MG1,MG2,MG3）と、一のメモリソース線MS0（MS1,MS2,MS3）と、一の第1スイッチゲート線CGT0（CGT1,CGT2,CGT3）と、一の第2スイッチゲート線CGB0（CGB1,CGB2,CGB3）とにより、行単位で不揮発性ＳＲＡＭメモリセル2に所定電圧を印加し得る。

（２）不揮発性ＳＲＡＭメモリセルの構成
次に、不揮発性半導体記憶装置1に設けられた不揮発性ＳＲＡＭメモリセル2について説明する。なお、行列状に配置された不揮発性ＳＲＡＭメモリセル2は全て同一構成でなることから1つの不揮発性ＳＲＡＭメモリセル2にだけ着目して以下説明する。図２に示すように、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15と、不揮発メモリ部16とにより構成されており、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBに不揮発メモリ部16が接続された構成を有する。

ＳＲＡＭ15は、Ｎ型ＭＯＳ（Metal-Oxide-Semiconductor)トランジスタからなる第1アクセストランジスタ21aおよび第2アクセストランジスタ21bと、Ｐ型ＭＯＳトランジスタからなる第1ロードトランジスタ22aおよび第2ロードトランジスタ22bと、Ｎ型ＭＯＳトランジスタからなる第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bとを備え、合計6個のＭＯＳトランジスタで構成されている。

この場合、ＳＲＡＭ15は、一方の第1ロードトランジスタ22aの一端と、第1ドライブトランジスタ23aの一端とが接続された構成を有し、直列接続された第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間に第1ストレージノードSNTを有している。また、ＳＲＡＭ15は、他方の第2ロードトランジスタ22bの一端と、第2ドライブトランジスタ23bの一端とが接続された構成を有し、直列接続された第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間に第2ストレージノードSNBを有している。そして、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端は電源線VSp1に接続され、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの他端は基準電圧線VSn1に接続されている。

第1アクセストランジスタ21aは、一方の第1ストレージノードSNTと、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bのゲートとに一端が接続されているとともに、他端が相補型第1ビット線BLT1に接続されている。また、第2アクセストランジスタ21bは、他方の第2ストレージノードSNBと、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aのゲートとに一端が接続されているとともに、他端が相補型第2ビット線BLB1に接続されている。第1アクセストランジスタ21aおよび第2アクセストランジスタ21bは、各ゲートが共通のワード線WL1に接続されており、相補型第1ビット線BLT1または相補型第2ビット線BLB1と、ワード線WL1との電圧差によりオンオフ動作し得るようになされている。

このような構成でなるＳＲＡＭ15には、後述する外部データ書き込み動作によって、外部データをHighレベルおよびLowレベルの電圧として第1ストレージノードSNTおよび第2ストレージノードSNBに印加することにより、外部データを書き込むことができ、当該外部データをＳＲＡＭデータとして第1ストレージノードSNTおよび第2ストレージノードSNBに保持し得る。

ＳＲＡＭ15に接続された不揮発メモリ部16は、第1メモリセル17aと第2メモリセル17bとを有し、これら第1メモリセル17aおよび第2メモリセル17bにより、2セル/1ビットの相補型セルを構成している。実際上、不揮発メモリ部16には、ＳＲＡＭ15の一方の第1ストレージノードSNTが、第1メモリセル17aの第1スイッチトランジスタ18aの一端に接続されているとともに、ＳＲＡＭ15の他方の第2ストレージノードSNBが、第2メモリセル17bの第2スイッチトランジスタ18bの一端に接続されている。

この実施の形態の場合、第1メモリセル17aは、Ｎ型ＭＯＳトランジスタでなる第1スイッチトランジスタ18aと、第1の電荷蓄積領域としてフローティングゲートFGaを有したＮ型ＭＯＳトランジスタでなる第1メモリトランジスタ19aとを有しており、第1スイッチトランジスタ18aの他端と、第1メモリトランジスタ19aの一端とが接続されている。また、第2メモリセル17bも、第1メモリセル17aと同様に、Ｎ型ＭＯＳトランジスタでなる第2スイッチトランジスタ18bと、第2の電荷蓄積領域としてフローティングゲートFGbを有したＮ型ＭＯＳトランジスタでなる第2メモリトランジスタ19bとを有しており、第2スイッチトランジスタ18bの他端と、第2メモリトランジスタ19bの一端とが接続されている。

この不揮発メモリ部16は、第1スイッチトランジスタ18aのゲートに第1スイッチゲート線CGT1が接続されているとともに、第1スイッチゲート線CGT1とは異なる別の第2スイッチゲート線CGB1が、第2スイッチトランジスタ18bのゲートに接続されている。これにより、不揮発メモリ部16は、第1スイッチゲート線CGT1および第2スイッチゲート線CGB1により、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bに別々のスイッチゲート電圧を印加し得、ゲートと一端との電圧差により第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bをそれぞれ独立にオンオフ動作し得るように構成されている。

このような不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15と不揮発メモリ部16との電気的な接続状態を、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bにより遮断できるため、外部からＳＲＡＭ15への外部データの書き込み動作時や、データの読み出し動作時に、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bにより不揮発メモリ部16をＳＲＡＭ15から電気的に切り離し、一般的なＳＲＡＭ15として使用することができる。

第1メモリトランジスタ19aおよび第2メモリトランジスタ19bには、ゲートにメモリゲート線MG1が接続されているとともに、他端にメモリソース線MS1が接続されており、これらメモリゲート線MG1およびメモリソース線MS1により所定電圧が印加され得る。例えば、メモリゲート線MG1およびメモリソース線MS1に高電圧が印加されると、第1メモリトランジスタ19aでは、メモリソース線MS1の高電圧が第1スイッチトランジスタ18a側にあるチャネル領域端部まで到達し得る。この際、第2メモリトランジスタ19bでも、同様に、メモリソース線MS1の高電圧が第2スイッチトランジスタ18b側にあるチャネル領域端部まで到達し得る。

例えばＳＲＡＭ15の第1ストレージノードSNTにLowレベルの電圧が印加され、第2ストレージノードSNBにHighレベルの電圧が印加されている場合、第1メモリセル17aの第1スイッチトランジスタ18aは、第1スイッチゲート線CGT1にHighレベルの電圧が印加されると、第1ストレージノードSNTと接続した一端と、ゲートとの電圧差によりオン動作する。これにより第1メモリセル17aは、第1スイッチトランジスタ18aのチャネル領域が第1ストレージノードSNTのLowレベルの電圧により低電圧となり得る。かくして、第1メモリセル17aは、第1メモリトランジスタ19aのフローティングゲートFGaと、第1スイッチトランジスタ18aとの境界に高電位差が発生し、かつ電流が流れる状態となり、電圧降下により生じた強電界を利用してソースサイド注入（SSI：Source Side Injection）によって電荷をフローティングゲートFGaに注入し得る。

この際、第2メモリセル17bでは、第2ストレージノードSNBがHighレベルの電圧であることから、第2スイッチゲート線CGB1にHighレベルの電圧が印加されても、第2スイッチトランジスタ18bがオフ動作し得る。これにより第2メモリセル17bでは、第2スイッチトランジスタ18bのオフ動作によって第2メモリトランジスタ19bと第2ストレージノードSNBとの電気的な接続が遮断され、第2メモリトランジスタ19bのフローティングゲートFGbと、第2スイッチトランジスタ18bとの境界でオン電流が流れないため電荷が加速されず、フローティングゲートFGbに電荷が注入されない。

このように不揮発性ＳＲＡＭメモリセル2は、外部データの書き込みによってＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBに保持されたＳＲＡＭデータ（HighレベルまたはLowレベルの電圧状態）を、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bに書き込み、当該ＳＲＡＭデータをメモリデータとして不揮発メモリ部16で保持し得る。

このような不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16で行うソースサイド注入によって、不揮発メモリ部16でのデータの書き込み動作（以下、プログラム動作と呼ぶ）や、データの書き込みを行わない非書き込み動作（以下、プログラム阻止動作と呼ぶ）に必要な電圧を下げることができるので、それに伴い、不揮発メモリ部16でのプログラム動作やプログラム阻止動作を行わせるために当該不揮発メモリ部16に印加する第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧も下げることができる。

かくして、不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16でのプログラム動作や、プログラム阻止動作を、ＳＲＡＭ15における電源電圧VDD（例えば、1.8[V]以下）でも行わせることができる。そのため、ＳＲＡＭ15は、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bと、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bと、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を、電源電圧VDDに耐え得る4［nm］以下に形成し得る。

因みに、一般的なメモリトランジスタで行われるドレインサイドでのホットキャリア注入ではドレインに印加する電圧に対し、ゲートに印加する電圧を更に高くする必要がある。このため、従来では、本発明のような第1ストレージノードSNTや第2ストレージノードSNBの電源電圧VDD以下の電位を、メモリトランジスタのソース側に印加して、メモリトランジスタにてデータの書き込みを行うプログラム動作や、データの書き込みを行わないプログラム阻止動作を実行するのは困難である。

また、従来のメモリトランジスタで行われるバンド間トンネル電流を利用したキャリア注入の場合にも、キャリア注入にはゲートと基板との間に5[V]〜10[V]程度の電圧を印加する必要があり、電源電圧VDD程度の電位でメモリトランジスタにてプログラム動作やプログラム阻止動作を行わせることは困難である。

これに対して、本発明の不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16において、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bに流れる電流のオンオフを決める第1スイッチトランジスタ18aや第2スイッチトランジスタ18bのゲート電極と、電荷をフローティングゲート（電荷蓄積領域）FGa,FGbに注入するために必要な電圧を印加する第1メモリトランジスタ19aや第2メモリトランジスタ19bにあるメモリゲート電極とが独立しているため、不揮発メモリ部16で行われるプログラム動作やプログラム阻止動作に必要な電圧を下げることが可能となっている。

さらに、不揮発メモリ部16でのプログラム動作時、第1ストレージノードSNTおよび第2ストレージノードSNBの電位が0[V]または電源電圧VDDであるため、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのオンオフ動作に必要なゲート電圧は、電源電圧VDD以下であれば良く、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのオンオフ動作に電源電圧VDDより高い電圧が不要となることから、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのゲート絶縁膜も4［nm］以下に形成し得る。

さらに、不揮発性半導体記憶装置1では、複数の不揮発性ＳＲＡＭメモリセル2において、ＳＲＡＭ15から不揮発メモリ部16へＳＲＡＭデータを書き込むプログラム動作を行う場合、各不揮発メモリ部16にて、比較的小さなオン電流で、第1メモリセル17aまたは第2メモリセル17bのいずれかのフローティングゲートFGa,FGbに電荷を注入し得るソースサイド注入を用いるため、プログラム動作の消費電力が抑えられ、書き込み電位制御をマット単位で一括に行うことができる。

なお、この実施の形態の場合、不揮発メモリ部16における第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bの各ゲート絶縁膜の膜厚は、ＳＲＡＭ15 を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚と同じに形成され得る。

ここで、図３は、図２に示した不揮発性ＳＲＡＭメモリセル2の回路構成を実現するレイアウトパターンの一例を示す概略図である。この場合、不揮発性ＳＲＡＭメモリセル2は、例えばＮ型の第1半導体領域ER1（図３中、「n‐well」とも表記）に、ＳＲＡＭ15の第1ロードトランジスタ22aおよび第2ロードトランジスタ22bが形成されている。また、不揮発性ＳＲＡＭメモリセル2は、第1半導体領域ER1と異なる導電型でなる、例えばＰ型の第2半導体領域ER2（図３中、「p‐well」とも表記）に、不揮発メモリ部16を構成するトランジスタ（すなわち、第1スイッチトランジスタ18a、第2スイッチトランジスタ18b、第1メモリトランジスタ19a、および第2メモリトランジスタ19b（図示せず））が形成されている。

また、この第2半導体領域ER2には、不揮発メモリ部16に加えて、ＳＲＡＭ15の第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bと、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bも形成されている。このように不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15を構成するトランジスタのうち、不揮発メモリ部16と同じ導電型でなる第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bと、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bとが、不揮発メモリ部16が形成された第2半導体領域ER2に形成されている。このため、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15を形成する際に、不揮発メモリ部16を形成する第2半導体領域を流用し、別途、ＳＲＡＭ15専用の半導体領域を形成する必要がない分、全体として小型化を実現し得る。

実際上、第1半導体領域ER1には、ＳＲＡＭ15の第1ロードトランジスタ22aおよび第2ロードトランジスタ22bが一方向に並んで形成されており、第2半導体領域ER2が、これら第1ロードトランジスタ22aおよび第2ロードトランジスタ22bと隣接するように配置されている。第2半導体領域ER2には、第1半導体領域ER1と隣接した領域にＳＲＡＭ15の第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bが一方向に並んで形成されており、さらに第1半導体領域ER1と離れる他方向（この場合、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bが並んだ一方向と直交する他方向）に向け、ＳＲＡＭ15の他方の第2アクセストランジスタ21b、不揮発メモリ部16、およびＳＲＡＭ15の一方の第1アクセストランジスタ21aの順に形成されている。

因みに、図３において、28はメタル層を示し、29は第1層ポリシリコンを示し、30は第2層ポリシリコンを示し、31はＭＯＳトランジスタおよび拡散層が形成される活性領域を示し、32はコンタクトを示す。この実施の形態の場合、第1半導体領域ER1の第1ロードトランジスタ22aおよび第2ロードトランジスタ22bにはメタル層28が電源線VSp1として接続されている。第1ロードトランジスタ22aに接続された他のメタル層28は、第2半導体領域ER2に形成された第1ドライブトランジスタ23a、不揮発メモリ部16、および第1アクセストランジスタ21aの順に接続されており、その一部が第1ストレージノードSNTとして機能し得る。また、第2ロードトランジスタ22bに接続された他のメタル層28は、第2半導体領域ER2に形成された第2ドライブトランジスタ23b、第2アクセストランジスタ21b、および不揮発メモリ部16の順に接続されており、その一部が第2ストレージノードSNBとして機能し得る。

第2半導体領域ER2には、第1半導体領域ER1から遠ざかる方向に向けて、第2アクセストランジスタ21b、不揮発メモリ部16、および第1アクセストランジスタ21aの配置順に合わせて、相補型第2ビット線BLB1、ワード線WL1、第2スイッチゲート線CGB1、メモリゲート線MG1、第1スイッチゲート線CGT1、ワード線WL1、および相補型第1ビット線BLT1が順に配置されている。また、第2半導体領域ER2には、第2スイッチゲート線CGB1および第1スイッチゲート線CGT1間に2本のメモリゲート線MG1があり、これら2本のメモリゲート線MG1間にメモリソース線MS1が配置され得る。不揮発性ＳＲＡＭメモリセル2は、このような配置構成とすることにより、ＳＲＡＭ15および不揮発メモリ部16を最少面積で効率良く配置形成し得る。

次に、不揮発メモリ部16の断面構成について以下説明する。なお、ここでは、第1メモリセル17aおよび第2メモリセル17bが同一構成であることから第2メモリセル17bに着目して以下説明する。この実施の形態の場合、図４Ａに示すように、第2メモリセル17bは、第2半導体領域ER2上の活性領域にソースドレイン領域36,37が所定間隔を空けて形成された構成を有し、このうち第2スイッチトランジスタ18bの一端となる一方のソースドレイン領域37にＳＲＡＭ15の第2ストレージノードSNBが接続されている。また、第2メモリトランジスタ19bの他端となる他方のソースドレイン領域36には、メモリソース線MS1が接続されている。

ソースドレイン領域36,37間の第2半導体領域ER2上面には、第2スイッチトランジスタ18bのチャネル領域と、第2メモリトランジスタ19bのチャネル領域とが形成され、第2スイッチトランジスタ18bと第2メモリトランジスタ19bとが直列に配置されている。第2スイッチトランジスタ18bには、チャネル領域上にゲート絶縁膜を介してスイッチゲート電極40が形成されており、当該スイッチゲート電極40に第2スイッチゲート線CGB1が接続されている。第2メモリトランジスタ19bには、チャネル領域上にゲート絶縁膜を介してフローティングゲートFGbが形成され、メモリゲート線MG1が接続されたメモリゲート電極39が当該フローティングゲートFGb上に絶縁膜を介して形成されている。このような構成を有する第2メモリトランジスタ19bは、ＳＲＡＭ15のＳＲＡＭデータを書き込むプログラム動作時、高電圧のメモリソース線MS1およびメモリゲート線MG1と、低電圧の第2ストレージノードSNBとの間で大きな電圧差が生じることで、第2スイッチトランジスタ18bとの境界で最も大きな電位降下が生じ、ソースサイド注入によりフローティングゲートFGbに電荷を注入し得るようになされている。

ここで、図４Ｂは、不揮発性ＳＲＡＭメモリセル2において、ＳＲＡＭ15から不揮発メモリ部16へＳＲＡＭデータを書き込むプログラム動作時（図４Ｂ中、「Program(sram to flash)」と表記）と、不揮発メモリ部16のデータ消去動作時（図４Ｂ中、「Erase(reset data in flash)」と表記）と、外部からＳＲＡＭ15へ外部データを書き込む外部データ書き込み動作時（図４Ｂ中、「Write(extemal data to sram)」と表記）と、ＳＲＡＭ15からデータを読み出す読み出し動作時（図４Ｂ中、「Read(output sram data)」と表記）における各部位での電圧値をそれぞれ示している。なお、図４Ｂ中、任意の電圧値に設定できる部位には「Don´t care」と表記している。以下、これら外部データ書き込み動作、読み出し動作、プログラム動作、データ消去動作について説明し、さらに不揮発メモリ部16に保持したメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作についても順に説明する。

（２-１）ＳＲＡＭへ外部データを書き込む外部データ書き込み動作
先ず始めに、ＳＲＡＭ15における外部データ書き込み動作について以下説明する。外部からＳＲＡＭ15への外部データの書き込みは、ワード線WL1に所定の電源電圧VDDが印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。また、この際、電源線VSp1にも電源電圧VDDが印加され、基準電圧線VSn1はグランドに接続される。ここで、図２に示すＳＲＡＭ15では、例えば一方の相補型第1ビット線BLT1に電源電圧VDDが印加されると、他方の相補型第2ビット線BLB1に0［V］が印加され得る。

これにより、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aでは、他方の第2アクセストランジスタ21bを介して相補型第2ビット線BLB1と、各ゲートとが電気的に接続することにより各ゲートに相補型第2ビット線BLB1の0[V]が印加される。その結果、第1ロードトランジスタ22aはオン動作し、第1ドライブトランジスタ23aはオフ動作する。かくして、これら第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間の第1ストレージノードSNTは、第1ロードトランジスタ22aを介して電源線VSp1と電気的に接続し、電源線VSp1に流れる電源電圧VDDによって電圧がHigh（「1」）レベルとなる。

このとき、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bでは、一方の第1アクセストランジスタ21aを介して相補型第1ビット線BLT1と、各ゲートとが電気的に接続することにより各ゲートに電源電圧VDDが印加される。その結果、第2ロードトランジスタ22bはオフ動作し、第2ドライブトランジスタ23bはオン動作する。かくして、これら第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間の第2ストレージノードSNBは、第2ドライブトランジスタ23bを介して基準電圧線VSn1と電気的に接続して、基準電圧線VSn1によって電圧がLow（「0」）レベルとなる。

以上によりＳＲＡＭ15は、第1ストレージノードSNTおよび第2ストレージノードSNBに外部データが書き込まれ、当該外部データをＳＲＡＭデータとして第1ストレージノードSNTおよび第2ストレージノードSNBに保持した状態となる。なお、この際、不揮発メモリ部16は、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bがオフ動作しておおり、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBと電気的な接続が遮断され、ＳＲＡＭ15のみを動作させ得る。

因みに、ＳＲＡＭ15へ外部データを書き込まない場合には、ワード線WL1に0［V］が印加され、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させる。これにより、ＳＲＡＭ15は、相補型第1ビット線BLT1および相補型第2ビット線BLB1と電気的な接続が遮断され、ＳＲＡＭ15への外部データの書き込みを防止し得る。

（２‐２）ＳＲＡＭからのＳＲＡＭデータの読み出し動作
次にＳＲＡＭ15に保持されているＳＲＡＭデータを読み出す読み出し動作について以下説明する。ＳＲＡＭ15のＳＲＡＭデータを読み出す際は、ワード線WL1に電源電圧VDDが印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。これにより不揮発性ＳＲＡＭメモリセル2では、相補型第1ビット線BLT1を介して一方の第1ストレージノードSNTの電圧を読み出すとともに、相補型第2ビット線BLB1を介して他方の第2ストレージノードSNBの電圧を読み出すことで、相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続したセンスアンプ・データ入力回路9b（図１）によって、第1ストレージノードSNTおよび第2ストレージノードSNBに保持されたＳＲＡＭデータをLow（「0」）レベル、High（「1」）レベルの電圧として判定し得る。

因みに、ＳＲＡＭ15に保持されたＳＲＡＭデータを読み出さない場合には、ワード線WL1に0［V］を印加し、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させる。これにより、ＳＲＡＭ15は、相補型第1ビット線BLT1および相補型第2ビット線BLB1と電気的な接続が遮断され、ＳＲＡＭデータの読み出しを防止し得る。

（２‐３）ＳＲＡＭから不揮発メモリ部へのＳＲＡＭデータを書き込むプログラム動作
本発明では、上述したＳＲＡＭ15に保持されているＳＲＡＭデータを、ソースサイド注入の原理を基に、不揮発メモリ部16に書き込むことができる。なお、ここでは、ＳＲＡＭ15において一方の第1ストレージノードSNTが電圧の高いHighレベルの状態にあり、他方の第2ストレージノードSNBが電圧の低いLowレベルの状態にあるとして以下説明する。

この場合、不揮発メモリ部16には、メモリゲート線MG1に例えば7［V］が印加されるとともに、メモリソース線MS1に6[V]が印加され得る。また、不揮発メモリ部16では、第1スイッチゲート線CGT1および第2スイッチゲート線CGB2にそれぞれ電源電圧VDDが印加され得る。ここで、不揮発メモリ部16は、データが書き込まれた一方の第1ストレージノードSNTに、一方の第1メモリセル17aの第1スイッチトランジスタ18aが電気的に接続されていることから、ゲートおよび一端の電圧差により第1スイッチトランジスタ18aがオフ動作する。これにより第1メモリトランジスタ19aでは、オン電流が無視できる程度であり電荷が加速されないため、フローティングゲートFGaに電荷が注入され得ない。

一方、この不揮発メモリ部16は、データが書き込まれていない他方の第2ストレージノードSNBに、他方の第2メモリセル17bの第2スイッチトランジスタ18bが電気的に接続されていることから、第2スイッチトランジスタ18bの一端が第2ストレージノードSNBと同じLowレベルの電圧になる。これにより第2スイッチトランジスタ18bはオン動作し得る。かくして、第2メモリトランジスタ19bでは、第2スイッチトランジスタ18bとの間で電圧差が大きくなり、その結果、強電界が発生してオン電流をなす電荷が加速され、更に二次的に発生した電荷がフローティングゲートFGbに注入され得る。不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むことができ、当該ＳＲＡＭデータをメモリデータとして不揮発的に保持し得る。

（２‐４）不揮発メモリ部におけるメモリデータの消去動作
次に、不揮発メモリ部16に保持したメモリデータを消去するデータ消去動作について以下説明する。不揮発メモリ部16におけるメモリデータの消去動作は、種々考えられるが、例えばバンド間トンネル電流に起因するホール注入を用いた消去方法を利用して、フローティングゲートFGa,FGbに正孔（ホール）を注入することで行うことができる。

図４Ｂの「Erase(reset data in flash)」に示した各部位の電圧値は、バンド間トンネル電流に起因するホール注入を用いたときを示しており、この場合、メモリゲート線MG1に−7［V］が印加されるとともに、メモリソース線MS1に6［V］が印加される。このように不揮発性ＳＲＡＭメモリセル2では、メモリゲート線MG1およびメモリソース線MS1から不揮発メモリ部16に印加される電圧差によって、例えば電荷が蓄積されたフローティングゲートFGbに対し、メモリソース線MS1側からホールを注入し、メモリデータの消去を行い得る。

（２‐５）不揮発メモリ部のメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作
次に不揮発メモリ部16に保持されたメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作について以下説明する。ここでは、第1の実施の形態によるメモリデータ書き込み動作と、第2の実施の形態によるメモリデータ書き込み動作と、第3の実施の形態によるメモリデータ書き込み動作について順に説明する。なお、これら第1の実施の形態によるメモリデータ書き込み動作と、第2の実施の形態によるメモリデータ書き込み動作と、第3の実施の形態によるメモリデータ書き込み動作は、ＳＲＡＭデータを不揮発メモリ部16へ書き込む手法によって異なる動作となるため、ＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作から説明してゆく。

（２‐５‐１）第1の実施の形態によるメモリデータ書き込み動作
ここで、図５Ａは、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作手順を示すフローチャートである。また、図５Ｂは、図５Ａによるフローチャートに従って不揮発メモリ部16に保持されたメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作手順を示すフローチャートである。以下順に説明する。

この場合、図５Ａに示すように、ステップSP1において、不揮発性ＳＲＡＭメモリセル2に対し不揮発メモリ部16へのＳＲＡＭデータの書き込み指示がされると、ステップSP2に移り、不揮発メモリ部16のメモリデータを消去する。これにより不揮発メモリ部16は、第1メモリトランジスタ19aのフローティングゲートFGaまたは第2メモリトランジスタ19bのフローティングゲートFGbに注入されている電荷を引き抜き、メモリデータが書き込まれていない初期状態となる。

次いで、ステップSP3に移り、ＳＲＡＭ15に保持されているＳＲＡＭデータを不揮発メモリ部16に書き込む。ここで、図６Ａに示すように、ＳＲＡＭ15の第1ストレージノードSNTがLowレベルの電圧（0[V]）、第2ストレージノードSNBがHighレベルの電圧（電源電圧VDD）である場合を一例として、ＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作と、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作とについて説明する。この場合、上述したように先ず初めに、不揮発メモリ部16は、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのいずれかのフローティングゲートFGa,FGbに蓄積されている電荷を引き抜き、閾値電圧Vthを0［V］未満（閾値電圧Vth＜0[V]）として、メモリデータが消去された状態にする。

次いで、不揮発メモリ部16において、Lowレベルの第1ストレージノードSNTに接続された第1メモリセル17aでは、ゲートおよび一端の電圧差により第1スイッチトランジスタ18aがオン動作し、ソースサイド注入によりフローティングゲートFGaに電荷が注入されて第1メモリトランジスタ19aにデータが書き込まれた状態（閾値電圧Vth＞0［V］）となり得る。

一方、不揮発メモリ部16において、Highレベルの第2ストレージノードSNBに接続された第2メモリセル17bでは、ゲートおよび一端の電圧差により第2スイッチトランジスタがオフ動作し、第2メモリトランジスタ19bにデータが書き込まれていない状態（閾値電圧Vth＜0[V]）となり得る。このようにしてＳＲＡＭデータを不揮発メモリ部16に書き込み、当該ＳＲＡＭデータをメモリデータとして保持する。

次いで、ＳＲＡＭへのメモリデータの書き込み指示に従って、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込み得る。このような不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込む場合、図５Ｂに示すような手順により行われ得る。図５Ｂに示すように、不揮発性ＳＲＡＭメモリセル2は、ステップSP4においてＳＲＡＭ15へのメモリデータの書き込み指示があると、ステップSP5に移り、ＳＲＡＭ15に保持されているＳＲＡＭデータをリセットする。このＳＲＡＭ15のリセットは、例えば、図５Ｂおよび図６Ｂに示すように、（i）電源線VSp1を0［V］としてＳＲＡＭ15への電源供給を遮断し、（i）ワード線WL1を電源電圧VDDとし、（i）相補型第1ビット線BLT1および相補型第2ビット線BLB1を0［V］として、（i）第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオン動作させて第1ストレージノードSNTおよび第2ストレージノードSNBを0［V］とする。このようにしてＳＲＡＭ15をリセットする。

次いで、（ii）ワード線WL1を0[V]として第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させ、相補型第1ビット線BLT1および相補型第2ビット線BLB1と、ＳＲＡＭ15との電気的な接続を遮断する。次いで、図５Ｂに示すようにステップSP6に移り、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に送る。この場合、図５Ｂおよび図６Ｂに示すように、（iii）メモリソース線MS1を電源電圧VDDとし、（iii）第1スイッチゲート線CGT1および第2スイッチゲート線CGB1を電源電圧VDDとする。

これにより、（iV）メモリソース線MS1に印加された電源電圧VDDによって、非書き込み側（閾値電圧Vth＜0[V]側）である第2メモリセル17bがＳＲＡＭ15の第2ストレージノードSNBと電気的に接続する。これにより、ＳＲＡＭ15では、メモリソース線MS1に印加された電源電圧VDDによって、第2ストレージノードSNBがHighレベルの電圧（電源電圧VDD−第2スイッチトランジスタ18bの閾値電圧Vth）となる。その後、（V）電源線VSp1を電源電圧VDDとし、ＳＲＡＭ15をラッチする。このようにして、不揮発性ＳＲＡＭメモリセル2は、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことができる。

（２‐５‐２）第2の実施の形態によるメモリデータ書き込み動作
次に、第2の実施の形態によるメモリデータ書き込み動作について以下説明する。上述した第1の実施の形態によるメモリデータ書き込み動作では、メモリソース線MS1の電源電圧VDDをＳＲＡＭ15の第2ストレージノードSNBに送り込む手法を用いていることから、ＳＲＡＭ15のリセット等を行う必要があり、その分、動作が複雑になってしまい、高速動作に限界がある。また、この第1の実施の形態によるメモリデータ書き込み動作では、第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にコアＭＯＳの電源電圧VDDを用いて第1スイッチトランジスタ18aまたは第2スイッチトランジスタ18bをオン動作させているため、第1ストレージノードSNTまたは第2ストレージノードSNBのHighレベルの電圧が、電源電圧VDD−閾値電圧Vthとなってしまい、低電圧動作にも限界がある。ここで閾値電圧Vthは第1スイッチトランジスタ18aまたは第2スイッチトランジスタ18bの閾値電圧を指す。

これに対して、この第2の実施の形態によるメモリデータ書き込み動作では、第1の実施の形態によるメモリデータ書き込み動作に比して、高速で低電圧動作を実現し得る。ここで、図７Ａは、第2の実施の形態によるメモリデータ書き込み動作を行うために、予め行われるＳＲＡＭ15から不揮発メモリ部16にＳＲＡＭデータを書き込むプログラム動作手順を示すフローチャートである。また、図７Ｂは、図７Ａによるフローチャートに従って不揮発メモリ部16に保持されたメモリデータをＳＲＡＭ15に書き込む、第2の実施の形態によるメモリデータ書き込み動作手順を示すフローチャートである。この場合、図７Ａに示すように、ステップSP11において、不揮発性ＳＲＡＭメモリセル2に対して不揮発メモリ部16へのＳＲＡＭデータの書き込み指示がされると、ステップSP12およびステップSP13に移る。

ステップSP12では、不揮発メモリ部16のメモリデータを消去する。これにより不揮発メモリ部16は、第1メモリトランジスタ19aのフローティングゲートFGaまたは第2メモリトランジスタ19bのフローティングゲートFGbに注入されている電荷を引き抜き、データが書き込まれていない初期状態となる。ステップSP12とともに行われるステップSP13では、ＳＲＡＭ15のＳＲＡＭデータを読み出し、ＳＲＡＭデータを論理反転させた反転データをＳＲＡＭ15に書き込む。

実際上、ステップSP13の処理は、図１に示したデータ反転回路4により行われ、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるHighレベルまたはLowレベルの電圧を、相補型第1ビット線BLT1および相補型第2ビット線BLB1を介してデータ反転回路4にて読み出す。次いで、データ反転回路4は、HighレベルおよびLowレベルの電圧高低を検知し、上述した「（２-１）ＳＲＡＭへ外部データを書き込む外部データ書き込み動作」に従って、相補型第1ビット線BLT1および相補型第2ビット線BLB1に印加する電圧を調整し、HighレベルおよびLowレベルの論理を反転させた電圧をＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBに印加させ得る。これにより、図８Ａに示すように、ＳＲＡＭ15は、例えば反転前の初期状態がLowレベルの電圧（0[V]：データ＝0）であった第1ストレージノードSNTをHighレベルの電圧（電源電圧VDD：データ＝1）に反転させ、反転前の初期状態がHighレベルの電圧（電源電圧VDD：データ＝1）であった第2ストレージノードSNBをLowレベルの電圧（0[V]：データ＝0）に反転させ得る。

ここで、データ反転回路4によるＳＲＡＭ15のＳＲＡＭデータの反転処理は、不揮発メモリ部16の第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bをオフ動作させた状態で行うことにより、不揮発メモリ部16のメモリデータ消去動作と同時に行うことができる。なお、ＳＲＡＭデータの反転処理のステップSP13と、メモリデータ消去動作のステップSP12は、必ずしも同時である必要はなく、どちらかを先に行っても良い。

次いで、図７Ａに示すように、ステップSP14において、ＳＲＡＭ15に保持した反転データを不揮発メモリ部16に書き込む。不揮発メモリ部16には、メモリデータが消去（閾値電圧Vth＜0[V]）された第1メモリトランジスタ19aおよび第2メモリトランジスタ19b（ステップSP12）に、ＳＲＡＭ15に保持されている反転データが書き込まれ得る。実際上、不揮発メモリ部16において、例えばHighレベルとなった第1ストレージノードSNTに接続されている第1メモリセル17aでは、ゲートおよび一端の電圧差により第1スイッチトランジスタ18aがオフ動作し、第1メモリトランジスタ19aにデータが書き込まれない状態（非書き込み状態：閾値電圧Vth＜0[V]）となり得る。

一方、不揮発メモリ部16において、Lowレベルとなった第2ストレージノードSNBに接続されている第2メモリセル17bでは、ゲートおよび一端の電圧差により第2スイッチトランジスタ18bがオン動作し、ソースサイド注入によりフローティングゲートFGbに電荷が注入され、第2メモリトランジスタ19bにデータが書き込まれた状態（書き込み状態：閾値電圧Vth＞0［V］）となり得る。このようにしてＳＲＡＭ15の反転データをメモリデータとして不揮発メモリ部16に保持させ得る。

不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込む場合には、図７Ｂに示すような手順により行われ得る。図７Ｂに示すように、不揮発性ＳＲＡＭメモリセル2は、ステップSP15において不揮発メモリ部16からＳＲＡＭ15へのメモリデータの書き込み指示があると、ステップSP16に移り、（i）電源線VSp1をHi-Zの電圧、または0［V］にし、ＳＲＡＭ15への電源供給を遮断する。次いで、ステップSP17に移り、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込む。この際、図７Ｂおよび図８Ｂに示すように、（i）第1スイッチゲート線CGT1および第2スイッチゲート線CGB1を電源電圧VDDとし、メモリソース線MS1を0[V]とする。これにより、（ii）ＳＲＡＭ15の第1ストレージノードSNTが、非書き込み側（閾値電圧Vth＜0［V］側）である第1メモリセル17aを介してメモリソース線MS1と接続し、第1ストレージノードSNTがLowレベル（0[V]：データ＝0）になる。その後、（iii）電源線VSp1を電源電圧VDDとし、ＳＲＡＭ15にラッチし、第1ストレージノードSNTをLowレベルの電圧とし、第2ストレージノードSNBをHighレベルの電圧とする。

これにより、ＳＲＡＭ15の第1ストレージノードSNTには、反転前、Lowレベルの電圧（0[V]：データ＝0）が印加されていたが、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、反転前と同じLowレベルの電圧（0[V]：データ＝0）が印加され得る。一方、ＳＲＡＭ15の第2ストレージノードSNBには、反転前、Highレベルの電圧（電源電圧VDD：データ＝1）が印加されていたが、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、反転前と同じHighレベルの電圧（電源電圧VDD：データ＝1）が印加され得る。

このようにして、不揮発性ＳＲＡＭメモリセル2は、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、反転前にＳＲＡＭ15で保持していたＳＲＡＭデータと同じHighレベルおよびLowレベルの電圧を第1ストレージノードSNTおよび第2ストレージノードSNBにそれぞれ印加できる。

すなわち、第2の実施の形態によるメモリデータ書き込み動作では、ＳＲＡＭデータを不揮発メモリ部16に書き込む前に、当該ＳＲＡＭデータであるHighレベルおよびLowレベルを論理反転させた反転データを予めＳＲＡＭ15に保持させておき、この反転データを不揮発メモリ部16に書き込むようにしている。これにより、第2の実施の形態によるメモリデータ書き込み動作では、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込む際、メモリソース線MS1を0[V]として書込み動作ができるため、上述した第1の実施の形態によるメモリデータ書き込み動作のようなＳＲＡＭ15のリセット等を行う必要がなくなり、その分、動作が簡素化し得、高速動作が可能となる。また、この第2の実施の形態によるメモリデータ書き込み動作では、不揮発メモリ部16のLowレベルの電圧をＳＲＡＭ15に送り込むことになり、外部からＳＲＡＭ15への書き込み動作と同じ動作となることから、簡潔で安定的な動作となり、高速かつ低電圧動作が可能となる。

また、この実施の形態の場合には、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込む際、電源線VSp1をHi-Zの電圧、または0［V］にし、ＳＲＡＭ15への電源供給を遮断している。これにより、ＳＲＡＭ15の電源線VSp1からの電流（負荷pmos電流）に対して、不揮発メモリ部16に流れるメモリ電流の方が比較的小さい場合でも、電源線VSp1によりＳＲＡＭ15の電源遮断が行われているため、ＳＲＡＭ15においてLowレベルとなる第1ストレージノードSNTまたは第2ストレージノードSNBをメモリ電流によって容易にLowレベルの電圧に導くことができる。

ここで、電源線VSp1によるＳＲＡＭ15の電源遮断は、図９Ａに示すように、ＳＲＡＭ電源制御回路8により行われ得る。図９Ａでは、回路構成を異にした2種類のＳＲＡＭ電源制御回路8（電源制御トランジスタ43aおよび電源制御インバータ43b）を例として示している。一のＳＲＡＭ電源制御回路8は、Ｐ型ＭＯＳトランジスタでなる電源制御トランジスタ43aを備えており、当該電源制御トランジスタ43aの一端が電源線VSp1に接続され、ゲートが電源制御ゲート線VSRに接続された構成を有する。この場合、電源制御トランジスタ43aは、他端に電源電圧VDDが印加されており、この状態で、図１０に示すように、ＳＲＡＭ15へのメモリデータの書き込み期間に移行して、電源制御ゲート線VSRからゲートへ所定電圧が印加されると、オフ動作して電源線VSp1によるＳＲＡＭ15への電圧をHi-Zまたは0［V］とし、ＳＲＡＭ15の電源電圧の遮断を行う。

また、ＳＲＡＭ15へのメモリデータの書き込み期間では、第1スイッチゲート線CGT1および第2スイッチゲート線CGB1に電圧が印加され、例えばフローティングゲートFGaに電荷が注入されていない非書き込み側（閾値電圧Vth＜0［V］）である第1メモリセル17aで、第1スイッチトランジスタ18aおよび第1メモリトランジスタ19aがオン動作し、ＳＲＡＭ15の第1ストレージノードSNTがメモリソース線MS1と電気的に接続することで、第1ストレージノードSNTがLowレベル（0[V]）になる。次いで、電源制御トランジスタ43aは、電源制御ゲート線VSRへの電圧供給が停止されることによりオン動作し、再び電源線VSp1に電源電圧VDDを印加し得る。これにより、ＳＲＡＭ15は、第2ストレージノードSNBが電源線VSp1の電源電圧VDDによりHighレベルの電圧状態となり得る。

因みに、他のＳＲＡＭ電源制御回路8としては、図９Ａに示すように、電源制御インバータ43bを電源線VSp1に設けるようにしてもよい。この場合、電源制御インバータ43bは、電源制御ゲート線VSRへの電圧印加を制御することにより、電源線VSp1への電源電圧VDDの印加と、電源遮断とを行え、上述した電源制御トランジスタ43aと同様に、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込むことができる。

因みに、図９Ａに示した電源制御トランジスタ43aや、電源制御インバータ43bは、1つの電源線VSp0,VSp1,VSp2,VSp3毎に設けられており、電源線VSp0,VSp1,VSp2,VSp3単位で電源電圧VDDの印加や、電源遮断を行え得る。なお、本発明はこれに限らず、図９Ｂに示すように、不揮発性ＳＲＡＭメモリセル2毎に電源制御トランジスタ44を設け、当該電源制御トランジスタ44によって、不揮発性ＳＲＡＭメモリセル2の単位で電源線VSp1からの電源電圧VDDの印加や、電源遮断を行うようにしてもよい。

この場合、電源制御ゲート線VSRは電源線VSp0,VSp1,VSp2,VSp3毎に設けられている。例えば、電源線VSp1に設けられた電源制御ゲート線VSRには電源制御トランジスタ44を介して不揮発性ＳＲＡＭメモリセル2が接続されている。実際上、電源制御トランジスタ44は、ゲートが電源制御ゲート線VSRに接続されているとともに、一端が電源線VSp1に接続されており、他端が第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端に接続されている。これにより、電源制御トランジスタ44は、電源制御ゲート線VSRに印加される電圧を変えることで、電源線VSp1の電源電圧VDDを第1ロードトランジスタ22aおよび第2ロードトランジスタ22bに印加したり、或いは電源遮断を行えたり、上述した図９Ａに示した電源制御トランジスタ43aや電源制御インバータ43bと同様に、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込むことができる。

（２‐５‐３）第3の実施の形態によるメモリデータ書き込み動作
次に、第3の実施の形態によるメモリデータ書き込み動作について以下説明する。この場合、図５Ａに示したように、不揮発メモリ部16へのＳＲＡＭデータの書き込み指示に従い（ステップSP1）、不揮発メモリ部16のメモリデータ消去動作を行った後（ステップSP2）、ＳＲＡＭデータを不揮発メモリ部16に書き込む。その後、図７Ｂによるフローチャートに従って不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込む。

この状態では、例えば初期状態でＳＲＡＭ15の第1ストレージノードSNTにLowレベルの電圧が印加され、第2ストレージノードSNBにHighレベルの電圧が印加されていた場合、図５Ａによるフローチャートに従ってこのＳＲＡＭデータを不揮発メモリ部16へ書き込んだ後、図７Ｂのフローチャートに従って当該不揮発メモリ部16からＳＲＡＭ15へメモリデータを書き込むと、ＳＲＡＭ15の第1ストレージノードSNTには、初期状態のときは異なるHighレベルの電圧が印加されてしまい、第2ストレージノードSNBにも、初期状態のときは異なるLowレベルの電圧が印加されてしまう。従って、この状態のままでは、初期状態のＳＲＡＭデータと逆のHighレベルおよびLowレベルの電圧でなるデータがＳＲＡＭ15に保持されてしまう。

そこで、第3の実施の形態によるメモリデータ書き込み動作では、図７Ｂに示したステップSP17にて（iii）ＳＲＡＭ15をラッチした後、メモリデータの書き込みによりＳＲＡＭ15に保持されたＳＲＡＭデータをデータ反転回路4によって読み出し、ＳＲＡＭデータを論理反転させた反転データをＳＲＡＭ15に書き込ませる。これにより、ＳＲＡＭ15には、初期状態のときと同じように、第1ストレージノードSNTにLowレベルの電圧が印加され、第2ストレージノードSNBにHighレベルの電圧が印加され得る。

（２‐６）不揮発メモリ部における閾値電圧モニター
ここで本発明の不揮発性半導体記憶装置1は、各不揮発性ＳＲＡＭメモリセル2において不揮発メモリ部16の閾値電圧Vthをモニターし得るようになされている。この場合、図１１に示すように、相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続されたビット線制御回路5には、Ｐ型ＭＯＳトランジスタでなる第1トランジスタ45と、Ｎ型ＭＯＳトランジスタでなる第2トランジスタ46とを有しており、第1トランジスタ45の一端と第2トランジスタ46の一端とが接続され、これら第1トランジスタ45および第2トランジスタ46が直列接続された構成を有している。

第1トランジスタ45には、ゲート線Vrefがゲートに接続され、他端に電源電圧VDDが印加され得る。また、第2トランジスタ46には、ゲート線Vresetにゲートが接続され、他端にリセット電圧Vssが印加され得る。これら第1トランジスタ45および第2トランジスタ46間には、第1切替トランジスタ48aを介して相補型第1ビット線BLT1が接続されているとともに、第2切替トランジスタ48bを介して相補型第2ビット線BLB1が接続されている。また、第1切替トランジスタ48aのゲートには第1切替ゲート線VGTが接続され、第2切替トランジスタ48bのゲートには第2切替ゲート線VGBが接続されており、第1切替トランジスタ48aおよび第2切替トランジスタ48bが個別にオンオフ動作し得るようになされている。

ここで、例えばＳＲＡＭ15の第1ストレージノードSNTがHighレベルの電圧にあり、他方の第2ストレージノードSNBがLowレベルの電圧であったとして、相補型第2ビット線BLB1側の第2メモリセル17bの閾値電圧Vthをモニターする場合について以下説明する。図１２は、不揮発メモリ部16における第2メモリセル17bの閾値電圧Vthをモニターする際の各部位の電圧変移を示す。なお、図１２では、時間軸に沿って時間をt1〜t12に区切って説明する。

先ず始めにt1〜t2では、電源線VSp1による電源電圧VDDの印加を遮断してＳＲＡＭ15のラッチ機能を停止させる。実際上、t1〜t2では、ＳＲＡＭ電源制御回路8の電源制御ゲート線VSRの電圧を上げて、Ｐ型ＭＯＳトランジスタでなる電源制御トランジスタ43aをオフ動作させ、電源線VSp1による電源電圧VDDの印加を遮断してＳＲＡＭ15のラッチ機能を停止させる。次いで、t2〜t4では、ワード線WL1、第1切替ゲート線VGT、第2切替ゲート線VGB、およびゲート線Vresetに所定電圧が印加され、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bと、ビット線制御回路5の第2トランジスタ46と、第1切替トランジスタ48aおよび第2切替トランジスタ48bとをそれぞれオン動作させる。

これによりＳＲＡＭ15には、第1ストレージノードSNTおよび第2ストレージノードSNBにリセット電圧Vssが印加され得る。次いで、t4〜t5では、第1切替ゲート線VGT、第2切替ゲート線VGB、およびゲート線Vresetへの電圧印加が停止され、第1切替トランジスタ48a、第2切替トランジスタ48b、および第2トランジスタ46をオフ動作させ、リセット作業を終了する。

次いで、t6〜t7では、ゲート線Vrefの電圧を下げて第1トランジスタ45をオン動作させるとともに、第2切替ゲート線VGBの電圧を上げて第2切替トランジスタ48bをオン動作させ、第2ストレージノードSNBに参照電流Irefを供給する準備を整える。また、t6〜t7では、第2スイッチゲート線CGB1の電圧を上げて第2スイッチトランジスタ18bをオン動作させる。また、不揮発メモリ部16では、閾値電圧Vthを調べるため、メモリゲート線MG1に所定電圧値の測定電圧Vmonitorを印加し、第2メモリセル17bに流れるメモリ電流Imemと、第2ストレージノードSNBに供給する参照電流Irefとの比較ができる準備を整える。

次いで、t8〜t10では、ＳＲＡＭ電源制御回路8の電源制御ゲート線VSRの電圧を下げてゆき、電源制御トランジスタ43aをオン動作させて電源線VSp1を電源電圧VDDに近づけてゆく。これにより第1ストレージノードSNTおよび第2ストレージノードSNBはややGNDから上昇する。このとき、第2メモリセル17bに参照電流Irefを流せる電圧を閾値電圧Vthとし、測定電圧Vmonitor>閾値電圧Vthだった場合には、第2ストレージノードSNBにおいて、メモリ電流Imemが参照電流Irefよりも大きいことになる。そのため、電源線VSp1に電源電圧VDDが印加されると(t9〜t10)、第2ストレージノードSNBはメモリ電流ImemによりLowレベルの電圧となり、第1ストレージノードSNTはHighレベルの電圧となる。

一方、閾値電圧Vthが高く、現在の測定電圧Vmonitorより閾値電圧Vthが大きい場合には、電源線VSp1に電源電圧VDDが印加されると(t9〜t10)、第2ストレージノードSNBは参照電流IrefによりHighレベルの電圧となり、第1ストレージノードSNTはLowレベルの電圧にラッチされる（図示せず）。

次いで、t11〜t12では、ゲート線Vrefの電圧を上げて第1トランジスタ45をオフ動作させるとともに、第2切替ゲート線VGBの電圧を下げて第2切替トランジスタ48bをオフ動作させる。また、t11〜t12では、ワード線WL1の電圧を下げて第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させるとともに、第2スイッチゲート線CGB1の電圧を下げて第2スイッチトランジスタ18bをオフ動作させ、さらにメモリゲート線MG1への電圧供給を停止することにより、ＳＲＡＭ15のラッチ動作を終了する。

その後、上述した「（２‐２）ＳＲＡＭからのＳＲＡＭデータの読み出し動作」に従って、ＳＲＡＭ15における第1ストレージノードSNTおよび第2ストレージノードSNBでラッチされた電圧を読み出す。このとき、例えば第2ストレージノードSNBがHighレベルの電圧である場合には、現在の測定電圧Vmonitorの電圧値では、参照電流Irefがメモリ電流Imemよりも大きくなっており、第2ストレージノードSNBが参照電流IrefによってHighレベルになっていることを示す。これにより、閾値電圧Vthのモニターに用いた現在の測定電圧Vmonitorの電圧値は、第2メモリセル17bの閾値電圧Vthよりも小さいことが分かる。

一方、例えば第2ストレージノードSNBがLowレベルの電圧である場合には、現在の測定電圧Vmonitorの電圧値で、メモリ電流Imemが参照電流Irefよりも大きくなっており、第2ストレージノードSNBがメモリ電流ImemによりLowレベルの電圧になっていることを示す。これにより、閾値電圧Vthのモニターに用いた現在の測定電圧Vmonitorの電圧値は、第2メモリセル17bの閾値電圧Vthよりも大きいことが分かる。

かくして、図１３に示すように、不揮発メモリ部16の閾値電圧Vthをモニターする際には、メモリゲート線MG1に印加する測定電圧Vmonitorの電圧値を変えてゆき、各電圧値でその都度、第2ストレージノードSNBが参照電流IrefによってHighレベルになっているか、或いは、第2ストレージノードSNBがメモリ電流ImemによりLowレベルの電圧になっているかを繰り返し検出してゆくことにより、第2メモリセル17bの閾値電圧Vthを特定し得る。

以上の構成において、不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16の閾値電圧Vthをモニターする際、電源線VSp1の電圧供給を遮断してＳＲＡＭ15のラッチ機能を停止するようにしたことにより、ＳＲＡＭ15の事前に保持しているデータの状態によらず、ＳＲＡＭ15の高速動作性を生かして不揮発メモリ部16の閾値電圧Vthをモニターできる。また、不揮発性ＳＲＡＭメモリセル2では、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bが個別に独立してオンオフ動作できるため、第1メモリセル17aおよび第2メモリセル17bの閾値電圧Vthを独立して個別にモニターできる。

さらに、不揮発性ＳＲＡＭメモリセル2では、第1ストレージノードSNTおよび第2ストレージノードSNBをリセット電圧Vssに揃えた後、閾値電圧Vthのモニターを開始することから、参照電流Irefを利用して閾値電圧Vthをモニターする際、第1ストレージノードSNTおよび第2ストレージノードSNBの電圧のバラツキの影響を受けずに精度よいモニターを行え得る。また、この不揮発性ＳＲＡＭメモリセル2では、参照電流Irefや、メモリゲート線MG1の電圧を適宜設定することにより、不揮発メモリ部16の動作保証や、信頼度保証を確実に行うことができる。

因みに、このような測定電圧Vmonitorによって参照電流Irefが流れる状態であるか否かを判断することで、閾値電圧Vthをモニターする場合には、ＳＲＡＭ15のラッチ動作や、第1ストレージノードSNTおよび第2ストレージノードSNBの読み出し動作を電源線VSp0,VSp1,VSp2,VSp3単位で一括して行える。なお、上述した実施の形態においては、他方の第2メモリセル17bの閾値電圧Vthをモニターする場合について述べたが、本発明はこれに限らず、第1切替トランジスタ48aや、第1スイッチトランジスタ18a等をオン動作させることで、一方の第1メモリセル17aでも同様に閾値電圧Vthをモニターすることができる。

因みに、上述した実施の形態においては、ＳＲＡＭ15の電源線VSp1の電圧を下げることでＳＲＡＭ15のラッチ機能を停止するようにした場合について述べたが、本発明はこれに限らず、基準電圧線VSn1の電圧を上げることでＳＲＡＭ15のラッチ機能を停止するようにしてもよい。また、上述した実施の形態においては、ＳＲＡＭ15のラッチ機能を停止した際に、相補型第1ビット線BLT1および相補型第2ビット線BLB1の各電圧を0［V］にする方法で説明したが、これに限らず、相補型第1ビット線BLT1および相補型第2ビット線BLB1の電圧を電源電圧VDDに揃えるようにしてもよい。

また、上述した実施の形態においては、例えば第2メモリセル17bでのメモリ電流Imemと、当該第2メモリセル17bに接続された第2ストレージノードSNBに供給される参照電流Irefとを比較する場合について述べたが、本発明はこれに限らず、例えば一のストレージノード（第1ストレージノードSNTまたは第2ストレージノードSNBのいずれか一方）と一の不揮発メモリ部16とを電気的に接続し、他のストレージノード（残りの第1ストレージノードSNTまたは第2ストレージノードSNBの他方）とビット線制御回路5とを電気的に接続し、一のストレージノードに流れるメモリ電流Imemと他のストレージノードに流れる参照電流Irefとを比較するような方法でもよく、メモリ電流Imemと参照電流Irefの差を比較して、その大小によってＳＲＡＭ15をラッチしたときのデータを確定させる手法であれば良い。

（３）動作および効果
以上の構成において、本発明の不揮発性半導体記憶装置1では、ＳＲＡＭ15と不揮発メモリ部16とが接続された不揮発性ＳＲＡＭメモリセル2を設けるようにした。ＳＲＡＭ15では、一端同士が接続した一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間に第1ストレージノードSNTを有するとともに、一端同士が接続した他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間に第2ストレージノードSNBを有し、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端が電源線VSp1に接続され、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの他端が基準電圧線VSn1に接続させるようにした。

また、ＳＲＡＭ15には、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bのゲートと、一方の第1ストレージノードSNTとに一端が接続されているとともに、他端が相補型第1ビット線BLT1に接続され、ゲートがワード線WL1に接続された第1アクセストランジスタ21aを設けるようにした。さらに、ＳＲＡＭ１５には、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aのゲートと、他方の第2ストレージノードSNBとに一端が接続されているとともに、他端が相補型第2ビット線BLB1に接続され、ゲートがワード線WL1に接続された第2アクセストランジスタ21bを設けるようにした。

一方、不揮発メモリ部16では、第1メモリトランジスタ19aと直列接続された第1スイッチトランジスタ18aの一端に、第1ストレージノードSNTが接続された第1メモリセル17aと、第2メモリトランジスタ19bと直列接続された第2スイッチトランジスタ18bの一端に、第2ストレージノードSNBが接続された第2メモリセル17bとを有するようにした。

不揮発性半導体記憶装置1では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧の違いにより表されたＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作の際、第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧の違いにより、第1スイッチトランジスタ18aまたは第2スイッチトランジスタ18bのいずれか一方だけがオン動作するようにした。

そして、不揮発メモリ部16では、オン動作した第1スイッチトランジスタ18aおよび第1メモリトランジスタ19a間、またはオン動作した第2スイッチトランジスタ18bおよび第2メモリトランジスタ19b間のいずれかで生じる電圧差とオン電流とを利用したソースサイド注入により、第1メモリトランジスタ19aまたは第2メモリトランジスタ19bのいずれかのフローティングゲートFGa,FGbに電荷を注入するようにした。

これにより、不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16でのプログラム動作や、プログラム阻止動作に必要な電圧を下げることができるので、それに伴い、不揮発メモリ部16でのプログラム動作やプログラム阻止動作を行わせるために当該不揮発メモリ部16に印加する第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧も下げることができる。

かくして、不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16と接続させるＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bに印加する電圧を、その分、下げることができ、各ゲート絶縁膜の膜厚を4［nm］以下に形成できる。

従って、不揮発性ＳＲＡＭメモリセル2を備えた不揮発性半導体記憶装置1では、ＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4［nm］以下に形成できた分、ＳＲＡＭ15を低い電源電圧によって高速動作させることができる。かくして不揮発性半導体記憶装置1では、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込めるとともに、当該ＳＲＡＭ15での高速動作を実現し得る。

さらに、不揮発メモリ部16でのプログラム動作時において、第1ストレージノードSNTおよび第2ストレージノードSNBの電位が0[V]または電源電圧VDDであるため、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのオンオフ動作に必要なゲート電圧は、電源電圧VDD以下であれば良く、その結果、当該電源電圧VDDより高い電圧が不要となることから、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのゲート絶縁膜も4［nm］以下に形成できる。このように、不揮発性ＳＲＡＭメモリセル2では、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのゲート絶縁膜を4［nm］以下に形成できる分、これら第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bの性能が向上するとともに、ゲート長を縮小することができる。かくして、不揮発メモリ部16のメモリデータのＳＲＡＭ15への書き込みの高速化や、不揮発メモリ部16のセルサイズの縮小を実現し得る。

また、不揮発性半導体記憶装置1では、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、相補型第1ビット線BLT1および相補型第2ビット線BLB1を介して第1ストレージノードSNTおよび第2ストレージノードSNBの電圧を検知した後、Highレベルの電圧が印加されている一方の第1ストレージノードSNTまたは前記第2ストレージノードSNBに、論理反転させたLowレベルの電圧を印加させるとともに、Lowレベルの電圧が印加されている他方の第2ストレージノードSNBまたは第1ストレージノードSNTに、論理反転させたHighレベルの電圧を印加させ、この反転させたＳＲＡＭデータを不揮発メモリ部16に書き込ませるデータ反転回路4を設けるようにした。

このように不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭデータを不揮発メモリ部16に書き込む前に、当該ＳＲＡＭデータを論理反転させた反転データを予めＳＲＡＭ15に保持させておき、この反転データを不揮発メモリ部16に書き込むようにした（「（２‐５‐２）第2の実施の形態によるメモリデータ書き込み動作」）。

これにより、不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16に保持したメモリデータをＳＲＡＭ15に書き込む際、メモリソース線MS1を0[V]とし、電荷が蓄積されていない非書き込み状態（閾値電圧Vth＜0[V]）の第1メモリトランジスタ19aまたは第2メモリトランジスタ19b側の第1ストレージノードSNTまたは第2ストレージノードSNBを0[V]のメモリソース線MS1と接続させることができる。

これにより不揮発性ＳＲＡＭメモリセル2では、反転前にLowレベルの電圧が印加されていた第1ストレージノードSNTまたは第2ストレージノードSNBに反転前と同じLowレベルの電圧を印加できる。かくして、このような第2の実施の形態によるプログラム動作では、メモリソース線MS1を0[V]に維持し得るとともに、メモリソース線MS1によって不揮発メモリ部16のLowレベルの電圧をＳＲＡＭ15に送り込むことができるので、外部からＳＲＡＭ15に対して行われる書き込み動作と同じ簡潔で安定的な動作となり、高速かつ低電圧動作が可能となる。

なお、上述した「（２‐５‐３）第3の実施の形態によるメモリデータ書き込み動作」では、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時にＳＲＡＭデータを反転させず、その後、不揮発メモリ部16に保持されたメモリデータをＳＲＡＭ15に書き込んだ後にＳＲＡＭデータを反転させるようにした。

具体的には、不揮発メモリ部16に保持されたメモリデータをＳＲＡＭ15に書き込む際、不揮発メモリ部16の第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのフローティングゲートFGa,FGbでの電荷注入の有無に基づいてLowレベルおよびHighレベルの電圧を、第1ストレージノードSNTおよび第2ストレージノードSNBに印加してデータをラッチした後、ビット情報（第1ストレージノードSNTおよび第2ストレージノードSNBのLowレベルおよびHighレベルの状態）を相補型第1ビット線BLT1および相補型第2ビット線BLT2を介してデータ反転回路4に読み出し、データ反転回路4により論理反転したHighレベルおよびLowレベルの電圧を第1ストレージノードSNTおよび第2ストレージノードSNBに印加してラッチさせるようにした。

これにより、第3の実施の形態によるメモリデータ書き込み動作では、上述した第2の実施の形態によるメモリデータ書き込み動作による効果に加えて、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時にＳＲＡＭデータを反転させない分、ＳＲＡＭデータを不揮発メモリ部16に対し迅速に書き込むことができる。

以上の構成によれば、不揮発性半導体記憶装置1では、ＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作や、ＳＲＡＭデータを不揮発メモリ部16に書き込まないプログラム阻止動作に必要な電圧（ストレージノードの電圧）を下げることができるので、当該不揮発メモリ部16と接続させるＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4［nm］以下に形成でき、その分、ＳＲＡＭ15を低い電源電圧によって高速動作させることができ、かくして、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込めるとともに、当該ＳＲＡＭ15での高速動作を実現し得る。

（４）他の実施の形態
（４‐１）複数の不揮発メモリ部が並列接続された不揮発性ＳＲＡＭメモリセルについて
ここで、上述した実施の形態においては、1つのＳＲＡＭ15に対して1つの不揮発メモリ部16が接続された不揮発性ＳＲＡＭメモリセル2について述べたが、本発明はこれに限らず、図２との対応部分に同一符号を付して示す図１４のように、1つのＳＲＡＭ15に対して複数の不揮発メモリ部16a,16b,16c,16dを並列接続させた不揮発性ＳＲＡＭメモリセル55aとしてもよい。

この実施の形態の場合、ＳＲＡＭ15には、第1ストレージノードSNTに第1共通配線54aが接続されているとともに、第2ストレージノードSNBに第2共通配線54bが接続されている。各不揮発メモリ部16a,16b,16c,16dは、第1スイッチトランジスタ18aの一端が、第1共通配線54aを介してＳＲＡＭ15の第1ストレージノードSNTに接続され、第2スイッチトランジスタ18bの一端が、第2共通配線54bを介してＳＲＡＭ15の第2ストレージノードSNBに接続された構成を有する。

また、不揮発性ＳＲＡＭメモリセル55aには、メモリゲート線MGa,MGb,MGc,MGdと、メモリソース線MSa,MSb,MSc,MSdとが各不揮発メモリ部16a,16b,16c,16d毎に設けられており、不揮発メモリ部16a,16b,16c,16d毎に第1メモリトランジスタ19aおよび第2メモリトランジスタ19bにＳＲＡＭデータの書き込みに必要な電圧を印加し得る。さらに、不揮発性ＳＲＡＭメモリセル55aは、第1スイッチゲート線CGTa,CGTb,CGTc,CGTd,と、第2スイッチゲート線CGBa,CGBb,CGBc,CGBdとが各不揮発メモリ部16a,16b,16c,16d毎に有しており、不揮発メモリ部16a,16b,16c,16d毎に第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bをオンオフ動作し得る。

かくして、不揮発性ＳＲＡＭメモリセル55aは、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのオンオフ動作によって、例えば複数の不揮発メモリ部16a,16b,16c,16dのうちから任意に選択した不揮発メモリ部16aだけをＳＲＡＭ15に接続させ、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBに保持されているＳＲＡＭデータを、当該不揮発メモリ部16aにのみ書き込み得る。

また、不揮発性ＳＲＡＭメモリセル55aは、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのオンオフ動作によって、例えば複数の不揮発メモリ部16a,16b,16c,16dのうちから任意に選択した不揮発メモリ部16aだけをＳＲＡＭ15に接続させ、当該不揮発メモリ部16aに保持しているメモリデータを、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBに書き込み得る。

ここで、図１５は、複数の不揮発性ＳＲＡＭメモリセル55a,55b,…,55zを設けたときの概略図を示す。この場合、各不揮発性ＳＲＡＭメモリセル55a,55b,…,55zは、例えば1段目の各不揮発メモリ部16aにて第1スイッチゲート線CGTaおよび第2スイッチゲート線CGBaを共有し、2段目の各不揮発メモリ部16bにて第1スイッチゲート線CGTbおよび第2スイッチゲート線CGBbを共有し、3段目の各不揮発メモリ部16cにて第1スイッチゲート線CGTcおよび第2スイッチゲート線CGBcを共有し、4段目の各不揮発メモリ部16dにて第1スイッチゲート線CGTdおよび第2スイッチゲート線CGBdを共有している。

これにより不揮発性ＳＲＡＭメモリセル55a,55b,…,55zは、1段目の第1スイッチゲート線CGTaおよび第2スイッチゲート線CGBaと、2段目の第1スイッチゲート線CGTbおよび第2スイッチゲート線CGBbと、3段目の第1スイッチゲート線CGTcおよび第2スイッチゲート線CGBcと、4段目の第1スイッチゲート線CGTdおよび第2スイッチゲート線CGBdとに対し個別に所定電圧を印加し得、1段目から4段目の第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bを段毎にそれぞれ個別にオンオフ動作させ得る。かくして、不揮発性ＳＲＡＭメモリセル55a,55b,…,55zは、1段目から4段目の不揮発メモリ部16a,16b,16c,16dの段毎に一括して全ＳＲＡＭ15にメモリデータを書き込むことができる。

ところで、大容量の不揮発メモリ部と、ＳＲＡＭとを備えた従来の回路構成としては、図１６Ａに示すように、大容量（例えば8[KByte]）の不揮発メモリ部51と、ＣＰＵ52と、当該不揮発メモリ部51よりも小容量（例えば2[KByte]）のＳＲＡＭ15とがバス（ＢＵＳ）を介して接続された構成が知られている。このような従来の回路構成では、ＣＰＵ52からの命令に応じて不揮発メモリ部51のメモリデータをＳＲＡＭ15へ書き込む際、不揮発メモリ部51の中から所定のメモリデータを読み出し、ＢＵＳを介してＳＲＡＭ15に送出する必要がある。

また、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部51に書き込む際には、ＳＲＡＭデータを、ＢＵＳを介して不揮発メモリ部51に送出し、当該不揮発メモリ部51内の所定領域を指定して当該ＳＲＡＭデータを書き込む必要がある。このため、従来の回路構成では、ＢＵＳを介してデータの送受を行ったり、或いは、大容量の不揮発メモリ部51の中から必要な記憶領域を選定する必要があるためＳＲＡＭ15とのデータのやり取りに時間を要するという問題があった。

これに対して、本発明の不揮発性ＳＲＡＭメモリセル55aでは、1段目から4段目の不揮発メモリ部16a,16b,16c,16dに第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bで区分けされており、単なる第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bのオンオフ動作で、図１６Ｂに示すように、各不揮発メモリ部16a,16b,16c,16d毎に一括してＳＲＡＭ15にメモリデータを書き込むことができる。かくして、不揮発性ＳＲＡＭメモリセル55aでは、従来のように大容量の不揮発メモリ部51の中から必要なメモリデータを読み出し、当該メモリデータを、ＢＵＳを介してＳＲＡＭ15に書き込む場合に比して、短時間にＳＲＡＭ15とデータのやり取りを行え得る。ここで本発明の不揮発性ＳＲＡＭメモリセル55aは、不揮発メモリ部16a,16b,16c,16dでのプログラム動作や、メモリデータ消去動作時、４つの不揮発メモリ部16a,16b,16c,16dのうち、いずれかのメモリ領域を選択できる自由度があり、一般にはユーザが任意に選択したメモリ領域（不揮発メモリ部16a,16b,16c,16d）でプログラム動作や、メモリデータ消去動作を行うことができる。

次に、このような不揮発性ＳＲＡＭメモリセル55aにおいて、ＳＲＡＭ15から不揮発メモリ部16a,16b,16c,16dへＳＲＡＭデータを書き込むプログラム動作と、不揮発メモリ部16a,16b,16c,16dでのメモリデータの消去動作とを効率良く行い、プログラム動作およびメモリデータ消去動作に要する時間を短縮し、更に記憶する情報の履歴を保存できるようなプログラム動作およびメモリデータ消去動作について以下説明する。図１７に示すように、不揮発性ＳＲＡＭメモリセル55aは、先ず始めに、ＳＲＡＭ15のＳＲＡＭデータを1段目の不揮発メモリ部16aに書き込むとともに、このＳＲＡＭデータを書き込むプログラム動作と同時に、次に新たなＳＲＡＭデータが書き込まれる予定の2段目の不揮発メモリ部16bのメモリデータを予め消去し得るようになされている。

実際上、この際、1段目の不揮発メモリ部16aは、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18b（図１４）がオン動作し、ＳＲＡＭ15の第1ストレージノードSNTと第2ストレージノードSNBとに電気的に接続され得る。このとき、他の2段目から4段目の不揮発メモリ部16b,16c,16dは、第1スイッチトランジスタ18aおよび第2スイッチトランジスタ18bがオフ動作し、ＳＲＡＭ15の第1ストレージノードSNTと第2ストレージノードSNBとの電気的な接続を遮断し得る。

これにより、不揮発性ＳＲＡＭメモリセル55aでは、1段目の不揮発メモリ部16aにのみＳＲＡＭ15のＳＲＡＭデータを書き込むことができる。また、2段目の不揮発メモリ部16bは、メモリゲート線MGbおよびメモリソース線MSbが、他の1段目の不揮発メモリ部16aや、3段目の不揮発メモリ部16c、4段目の不揮発メモリ部16dとは別個独立に設けられていることから、メモリゲート線MGbおよびメモリソース線MSbの電圧が調整されることで、第1メモリトランジスタ19aまたは第2メモリトランジスタ19bのいずれかのフローティングゲートFGa,FGbに注入されている電荷を引き抜き、メモリデータの消去を行え得る。

そして、不揮発性ＳＲＡＭメモリセル55aは、次に外部からＳＲＡＭ15に書き込まれた新たなＳＲＡＭデータを不揮発メモリ部16a,16b,16c,16dのいずれかに書き込もうとする場合、複数ある不揮発メモリ部16a,16b,16c,16dのうち、既にメモリデータが消去されている2段目の不揮発メモリ部16bにＳＲＡＭデータを書き込むようになされている。この際も、不揮発性ＳＲＡＭメモリセル55aは、次に新たなＳＲＡＭデータが書き込まれる予定の3段目の不揮発メモリ部16cのメモリデータを予め消去し得るようになされている。

その後も、不揮発性ＳＲＡＭメモリセル55aは、外部からＳＲＡＭ15に書き込まれた新たなＳＲＡＭデータを不揮発メモリ部16a,16b,16c,16dのいずれかに書き込もうとする場合、複数ある不揮発メモリ部16a,16b,16c,16dのうち、既にメモリデータが消去されている3段目の不揮発メモリ部16cに書き込み、これと同時に、次に新たなＳＲＡＭデータが書き込まれる予定の4段目の不揮発メモリ部16dのメモリデータを予め消去し得る。そして、不揮発性ＳＲＡＭメモリセル55aは、次に外部からＳＲＡＭ15に書き込まれた新たなＳＲＡＭデータを不揮発メモリ部16a,16b,16c,16dのいずれかに書き込もうとする場合、複数ある不揮発メモリ部16a,16b,16c,16dのうち、既にメモリデータが消去されている4段目の不揮発メモリ部16dにＳＲＡＭデータを書き込み、これと同時に、次に新たなＳＲＡＭデータが書き込まれる予定の1段目の不揮発メモリ部16aのメモリデータが消去され得る。

このように不揮発性ＳＲＡＭメモリセル55aでは、例えば外部からＳＲＡＭ15に書き込まれたＳＲＡＭデータを不揮発メモリ部16aに書き込む際に、当該不揮発メモリ部16aに関連付けられた他の不揮発メモリ部16bのメモリデータを同時に消去し、常にメモリデータが消去された不揮発メモリ部16b（16a,16c,16d）を確保するようになされている。かくして不揮発性ＳＲＡＭメモリセル55aは、例えばＳＲＡＭデータを2段目の不揮発メモリ部16bに書き込む際に当該不揮発メモリ部16bのメモリデータを消去し始める場合に比して、ＳＲＡＭデータを即座に不揮発メモリ部16bに書き込むことができる分、ＳＲＡＭデータの書き込み時間の短縮化を図ることができる。更に、この不揮発性ＳＲＡＭメモリセル55aでは、例えば過去三世代分のＳＲＡＭデータを一世代毎にメモリデータとして不揮発メモリ部16a,16b,16cにそれぞれ保持させることもできるため、不揮発メモリ部16a,16b,16cに保持されている過去の世代のデータを、必要に応じてＳＲＡＭ15に読み出すこともできる。

なお、上述した実施の形態においては、4段に配置した不揮発メモリ部16a,16b,16c,16dを適用した場合について述べたが、本発明はこれに限らず、2段や、3段、その他複数段に配置した不揮発メモリ部を適用してもよい。

（４‐２）他の実施の形態による不揮発メモリ部制御回路について
上述した実施の形態においては、図１に示したように、行列状に配置された不揮発性ＳＲＡＭメモリセル2に対し、メモリゲート線MG0,MG1,MG2,MG3、第1スイッチゲート線CGT0,CGT1,CGT2,CGT3、第2スイッチゲート線CGB0,CGB1,CGB2,CGB3、およびメモリソース線MS0,MS1,MS2,MS3を行単位に設け、これらメモリゲート線MG0,MG1,MG2,MG3、第1スイッチゲート線CGT0,CGT1,CGT2,CGT3、第2スイッチゲート線CGB0,CGB1,CGB2,CGB3、およびメモリソース線MS0,MS1,MS2,MS3に対し行単位で所定電圧を印加する不揮発メモリ部制御回路11を設けた不揮発性半導体記憶装置1について述べたが、本発明はこれに限らず、図１との対応部分に同一符号を付して示す図１８のように、行列状に配置された不揮発性ＳＲＡＭメモリセル2に対し、共通したメモリゲート線MG、第1スイッチゲート線CGT、第2スイッチゲート線CGB、およびメモリソース線MSを設け、これらメモリゲート線MG、第1スイッチゲート線CGT、第2スイッチゲート線CGB、およびメモリソース線MSに対しそれぞれ一括して所定電圧を印加する不揮発メモリ部制御回路62を設けた不揮発性半導体記憶装置61としてもよい。

ここで、ＳＲＡＭ15部分は全て電源電圧VDD以下の電圧で制御できるが、不揮発メモリ部16はＳＲＡＭデータの書き込みに比較的高電圧が必要になるため、当該不揮発メモリ部16に電圧を供給して制御する不揮発メモリ部制御回路をできるだけ簡素化することがモジュールサイズの縮小や書き込み動作の簡素化の観点で有効である。この点、図１８に示す不揮発性半導体記憶装置61では、共通したメモリゲート線MG、第1スイッチゲート線CGT、第2スイッチゲート線CGB、およびメモリソース線MSを、不揮発メモリ部制御回路62によって全てマット内で一括制御し得ることから、図１に示した不揮発性半導体記憶装置1に比べ行単位の制御が不要になる。そのため、不揮発性半導体記憶装置61では、不揮発メモリ部制御回路62がマット内に1つで済み、その分、面積が小さく単純な制御を実現でき、更にはプログラム動作およびメモリデータ消去動作をメモリマット単位で一括して行えるため、これらプログラム動作およびメモリデータ消去動作に要する時間を短縮することができる。

（４‐３）他の実施の形態による不揮発メモリ部について
上述した実施の形態においては、図４Ａに示したように、スイッチゲート電極40を有した第2スイッチトランジスタ18bと、メモリゲート電極39を有した第2メモリトランジスタ19bとを隣接させ直列接続させた構成を有し、ＳＲＡＭデータのプログラム動作時、ソースサイド注入によりフローティングゲートFGbに電荷を注入する第2メモリセル17bについて説明したが、本発明はこれに限らず、ＳＲＡＭデータのプログラム動作時、ソースサイド注入によりフローティングゲートに電荷を注入し得れば種々の構成でなる第1メモリセルおよび第2メモリセルを適用してもよい。

以下、図１９Ａ、図２０Ａ、および図２１Ａに他の実施の形態による第2メモリセルを示すが、これら図１９Ａ、図２０Ａ、および図２１Ａは、図４Ａに合わせて第2メモリセルについて着目した概略図である。なお、第2メモリセルとともに不揮発メモリ部を構成する第1メモリセルは、第2メモリセルと同一構成でなることからその説明は省略する。

（４‐３‐１）イレーストランジスタを備えた第1メモリセルおよび第2メモリセルからなる不揮発メモリ部
図４Ａとの対応部分に同一符号を付して示す図１９Ａは、他の実施の形態による第2メモリセル65の断面構成を示す概略図である。この場合、第2メモリセル65には、メモリソース線MS1が接続された他方のソースドレイン領域36上に、メモリゲート電極39の側面と、フローティングゲートFGbの側面上端の角部分を覆うようにイレースゲート電極66が配置され、イレーストランジスタ67が形成されている。イレースゲート電極66には、イレースゲート線EG1が接続されており、当該イレースゲート線EG1を介して所定電圧が印加され得る。

なお、このイレースゲート線EG1は、第1メモリセル（図示せず）と第2メモリセル65とで共有しており、これら第1メモリセルと第2メモリセル65とに所定電圧を一律に印加し得る。また、このイレースゲート線EG1は、図１に示すように不揮発性ＳＲＡＭメモリセル2が行列状に配置されている場合、不揮発性ＳＲＡＭメモリセル2の行単位で設けられ、不揮発メモリ部制御回路11によって行単位で不揮発メモリ部に対し一律に所定電圧を印加し得る。

ここで、図４Ｂと対応する図１９Ｂは、図１９Ａに示した第2メモリセル65と、この第2メモリセル65と同一構成を有した第1メモリセルとを備えた不揮発メモリ部を用いたときの各部位での電圧の一例を示す。図１９Ｂの「Program(sram to flash)」は、ＳＲＡＭ15から不揮発メモリ部へＳＲＡＭデータを書き込むプログラム動作時の各部位での電圧を示し、「Erase(reset data in flash)」は、不揮発メモリ部でのメモリデータの消去動作時の各部位での電圧を示し、「Write(external data to sram)」は、外部からＳＲＡＭ15へ外部データを書き込む外部データ書き込み動作時の各部位での電圧を示し、「Read(output sram data)」は、ＳＲＡＭ15からのデータ読み出し動作時の各部位での電圧を示す。

この場合、プログラム動作時には、例えばメモリゲート線MG1に10［V］が印加され、メモリソース線MS1およびイレースゲート線EG1にそれぞれ6［V］が印加される。これにより不揮発メモリ部では、「（２‐３）ＳＲＡＭから不揮発メモリ部へのＳＲＡＭデータを書き込むプログラム動作」と同様に、例えば第2ストレージノードSNBがLowレベルにあるとき、当該第2ストレージノードSNBに接続される不揮発メモリ部の第2メモリトランジスタ19bおよび第1スイッチトランジスタ18b間の強電界領域に流れる電流に起因するソースサイド注入によってフローティングゲートFGbに電荷を注入し得る。なお、図１９Ａにて図示しない一方の第1ストレージノードSNTがLowレベルにあるときには、当該第1ストレージノードSNTに接続される不揮発メモリ部の第1メモリトランジスタ19aおよび第1スイッチトランジスタ18a間の強電界領域に流れる電流に起因するソースサイド注入によってフローティングゲートFGaに電荷を注入し得る。

また、メモリデータ消去動作時には、例えばメモリゲート線MG1およびメモリソース線MS1にそれぞれ0［V］が印加されるとともに、イレースゲート線EG1に12［V］が印加され得る。これにより例えばフローティングゲートFGbに電荷が蓄積されている第2メモリセル65では、フローティングゲートFGbからイレーストランジスタ67に電子を放出し得、メモリデータの消去を行い得る。

（４‐３‐２）共有ゲート電極を備えた第1メモリセルおよび第2メモリセルからなる不揮発メモリ部
図４Ａとの対応部分に同一符号を付して示す図２０Ａは、他の実施の形態による第2メモリセル68の断面構成を示す概略図である。この場合、第2メモリセル68には、ソースドレイン領域36,37間の第2半導体領域ER2上に、第2スイッチトランジスタ18bのゲート電極と、第2メモリトランジスタ19bのゲート電極とを共有させた1つの共有ゲート電極69が設けられており、当該共有ゲート電極69に第2スイッチゲート線CGB1が接続されている。

実際上、第2メモリセル68は、ソースドレイン領域37と隣接するようにして第2半導体領域ER2上に共有ゲート電極69が設けられており、ソースドレイン領域37とフローティングゲートFGbとの間に第2スイッチトランジスタ18bを構成し得るようになされている。また、第2スイッチトランジスタ18bとソースドレイン領域36の間にフローティングゲートFGbをゲートとする第2メモリトランジスタ19bを構成し得るようになされている。

さらに、フローティングゲートFGbの側壁上端の角部分を覆うように共有ゲート電極69を形成することで、第2スイッチゲート線CGB1に所定の電圧を加えるとフローティングゲート角部分の強電界により電子が放出し得、角部分を覆う共有ゲート電極69が消去素子として構成し得るようになされている。なお、この第2メモリセル68には、メモリゲート電極39（図４Ａ、図１９Ａ）に相当する電極が無い。しかしながら、この第2メモリセル68では、ソースドレイン領域36とフローティングゲートFGbとがゲート絶縁膜を挟んで重なり合う領域をもち、容量結合によりメモリソース線MS1の電位によってフローティングゲートFGbの電位を制御し得、これによりメモリゲート電極39の機能が補われている。

ここで、図４Ｂと対応する図２０Ｂは、図２０Ａに示した第2メモリセル68と、この第2メモリセル68と同一構成を有した第1メモリセル（図示せず）とを備えた不揮発メモリ部を用いたときの各部位での電圧の一例を示す。この場合、図２０Ｂの「Program(sram to flash)」に示すプログラム動作時には、例えば第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にそれぞれ電源電圧VDDが印加されるとともに、メモリソース線MS1に10［V］が印加される。

このとき、第2メモリセル68では、ソースドレイン領域36とフローティングゲートFGbとが重なった領域で発生する容量結合によりフローティングゲートFGbの電位が上昇し、第2メモリトランジスタ19bのチャネルがオンして、メモリソース線MS1の電位の多くが、第2メモリトランジスタ19bと第2スイッチゲート線CGB1との境界の近傍にまで伝えられ得る。

これにより不揮発メモリ部では、「（２‐３）ＳＲＡＭから不揮発メモリ部へのＳＲＡＭデータを書き込むプログラム動作」と同様に、例えば第2ストレージノードSNBがLowレベルにあるとき、当該第2ストレージノードSNBに接続される不揮発メモリ部の第2メモリトランジスタ19bおよび第2スイッチトランジスタ18b間の強電界領域に流れる電流に起因するソースサイド注入によって、フローティングゲートFGbに電荷を注入し得る。なお、図２０Ａにて図示しない一方の第1ストレージノードSNTがLowレベルにあるときには、当該第1ストレージノードSNTに接続される不揮発メモリ部の第1メモリトランジスタ19aおよび第1スイッチトランジスタ18a間の強電界領域に流れる電流に起因するソースサイド注入によってフローティングゲートFGaに電荷を注入し得る。

また、「Erase(reset data in flash)」に示すメモリデータ消去動作時には、例えば第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にそれぞれ12［V］が印加されるとともに、メモリソース線MS1に0［V］が印加され得る。これにより例えばフローティングゲートFGbに電荷が蓄積されてきる第2メモリセル68では、フローティングゲートFGbから第2スイッチゲート線CGB1に電荷（電子）を放出し得、メモリデータの消去を行い得る。

（４‐３‐３）イレーストランジスタが分離形成された第1メモリセルおよび第2メモリセルからなる不揮発メモリ部
図４Ａとの対応部分に同一符号を付して示す図２１Ａは、他の実施の形態による第2メモリセル70の断面構成を示す概略図である。この場合、第2メモリセル70は、第2スイッチトランジスタ18bのスイッチゲート電極40と、第2メモリトランジスタ19bのメモリゲート電極75との間にソースドレイン領域74を有しており、第2スイッチトランジスタ18bと第2メモリトランジスタ19bとでソースドレイン領域74を共有し、これら第2スイッチトランジスタ18bと第2メモリトランジスタ19bとが直列に配置されている。実際上、第2メモリトランジスタ19bは、ソースドレイン領域36,74間と、ソースドレイン領域36の一部とにゲート絶縁膜を介してフローティングゲートFGbとなるメモリゲート電極75が形成されている。

また、この第2メモリセル70にはイレーストランジスタ77が形成されている。このイレーストランジスタ77は、第2スイッチトランジスタ18bおよび第2メモリトランジスタ19bと同じ導電型のトランジスタ構成からなり、いずれも第2半導体領域ER2に形成されている。この場合、第2半導体領域ER2には、第2スイッチトランジスタ18bおよび第2メモリトランジスタ19bが形成された第1活性領域EA1とは離間して第2活性領域EA2が形成されており、当該第2活性領域EA2にイレーストランジスタ77が形成されている。

実際上、イレーストランジスタ77には、第2活性領域EA2上にソースドレイン領域71,72が間隔を空けて形成され、このうち少なくとも一端側のソースドレイン領域71にイレース線E1が接続されている。ソースドレイン領域71,72間の第2活性領域EA2上には、ゲート絶縁膜を介してフローティングゲートFGbとなるイレースゲート電極73が形成されており、当該イレースゲート電極73が第2メモリトランジスタ19bのメモリゲート電極75と接続されている。

ここで、図４Ｂと対応する図２１Ｂは、図２１Ａに示した第2メモリセル70と、この第2メモリセル70と同一構成を有した第1メモリセル（図示せず）とを備えた不揮発メモリ部を用いたときの各部位での電圧の一例を示す。この場合、図２１Ｂの「Program(sram to flash)」に示すプログラム動作時には、例えば第1スイッチゲート線CGT1および第2スイッチゲート線CGB1にそれぞれ電源電圧VDDが印加されるとともに、メモリソース線MS1に10［V］が印加され、さらにイレースゲート線EG1に0［V］が印加される。

これにより不揮発メモリ部では、「（２‐３）ＳＲＡＭから不揮発メモリ部へのＳＲＡＭデータを書き込むプログラム動作」と同様に、例えば第2ストレージノードSNBがLowレベルにあるとき、当該第2ストレージノードSNBに接続される不揮発メモリ部の第2メモリトランジスタ19bおよび第2スイッチトランジスタ18b間の強電界領域に流れる電流に起因するソースサイド注入によって、フローティングゲートFGbに電荷を注入し得る。なお、図２１Ａにて図示しない一方の第1ストレージノードSNTがLowレベルにあるときには、当該第1ストレージノードSNTに接続される不揮発メモリ部の第1メモリトランジスタ19aおよび第2スイッチトランジスタ18a間の強電界領域に流れる電流に起因するソースサイド注入によってフローティングゲートFGaに電荷を注入し得る。

また、「Erase(reset data in flash)」に示すメモリデータ消去動作時には、例えば第1スイッチゲート線CGT1および第2スイッチゲート線CGB1と、メモリソース線MS1とにそれぞれ0［V］が印加され、さらにイレース線E1に10［V］が印加され得る。これにより例えばフローティングゲートFGbに電荷が蓄積されている第2メモリセル70では、メモリソース線MS1側からフローティングゲートFGbに電子を放出またはホールを注入し得、メモリデータの消去を行い得る。

ここで、本発明のメモリデータ消去動作の説明では、拡散層に高電圧を印加してメモリデータ消去動作を行う事例について述べたが、本発明を成り立たせているのは、不揮発メモリ部においてデータの書き込みをソースサイド注入で行うことにより、当該不揮発メモリ部に対して電圧を印加するＳＲＡＭでの電圧も下げることができ、その分、ＳＲＡＭを薄膜トランジスタで構成できる点にある。よって、メモリデータ消去動作やその方法は本質的ではない。従って、メモリデータ消去動作としては、例えばフローティングゲートに連結されるカップリングキャパシタを用いて消去電圧をフローティングゲートに効率良く伝え、消去動作を加速するなど種々の消去方式を用いても良く、また異なる導電型の拡散層を用いた消去方式を用いても良い。

なお、本発明では、図１９Ａ、図２０Ａ、および図２１Ａに示した第2メモリセル65,68,70の構造を適宜組み合わせた不揮発メモリ部としてもよく、また、図１４に示すように、これら構造でなる不揮発メモリ部を、1つのＳＲＡＭに対して並列接続させた不揮発性ＳＲＡＭメモリセルとしてもよい。

（４‐３‐４）不揮発メモリ部の電荷蓄積領域の構造
上述した実施の形態では、電荷の蓄積の有無によりデータの書き込み有無を示す電荷蓄積領域として、フローティングゲートFGa,FGbを用いた場合について説明したが、本発明はこれに限らず、同様の効果を得る電荷蓄積領域として、例えば離散トラップ型の電荷蓄積領域を用いてもよい。

この場合、離散トラップ型の電荷蓄積領域を有した第1メモリトランジスタおよび第2メモリトランジスタは、例えばチャネル領域となる半導体基板（第2半導体領域ER2）上に、ゲート絶縁膜を介してシリコン窒化膜や、ハフニウムとシリコンの化合物等でなる離散トラップ型の電荷蓄積領域を設け、当該電荷蓄積領域上にゲート絶縁膜を介してメモリゲート電極を設けた構成を有する。この場合、第1メモリトランジスタおよび第2メモリトランジスタでは、電荷蓄積領域と第2半導体領域ER2との間のゲート絶縁膜や、電荷蓄積領域とメモリゲート電極との間のゲート絶縁膜、および電荷蓄積領域の膜厚を適宜調整することで、上述の実施の形態と同様の動作および効果を得ることができる。

（４‐４）他の実施の形態によるプログラム動作について
上述した実施の形態においては、図１に示したように、相補型第1ビット線BLT0,BLT1,BLT2,BLT3および相補型第2ビット線BLB0,BLB1,BLB2,BLB3の外部に、データ反転回路4を別途設けた不揮発性半導体装置1について述べた。この不揮発性半導体記憶装置1では、ビット情報を反転するために、不揮発性ＳＲＡＭメモリセル2に記憶された情報を、例えば相補型第1ビット線BLT1および相補型第2ビット線BLB1の電位関係に変換する必要があり、相補型第1ビット線BLT1および相補型第2ビット線BLB1に連結された複数の不揮発性ＳＲＡＭメモリセル2の情報を一度に反転させることが困難である。

そこで、他の実施の形態による本発明の不揮発性半導体記憶装置では、ＳＲＡＭ15に保持したＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時と、不揮発メモリ部16に保持したメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作時とに、不揮発性ＳＲＡＭメモリセル2内において、第1メモリセルおよび第2メモリセルと、第1ストレージノードSNTおよび第2ストレージノードSNBとの接続関係を切り替え、不揮発性ＳＲＡＭメモリセル2毎に論理反転を行うようにしてもよい。

この場合、不揮発性半導体記憶装置では、不揮発性ＳＲＡＭメモリセル2の外部で論理反転を行うための処理が不要となり、各ワード線WL0,WL1,WL2,WL3を全てオフ動作の状態のまま、例えば相補型第1ビット線BLT1および相補型第2ビット線BLB1に連結された複数の不揮発性ＳＲＡＭメモリセル2で一度にプログラム動作やメモリデータ書き込み動作を行うことができる。

ここで、図２２Ａに示す不揮発性ＳＲＡＭメモリセル85や、図２２Ｂに示す不揮発性ＳＲＡＭメモリセル95は、図１に示したデータ反転回路4を用いずに、プログラム動作時やメモリデータ書き込み動作時、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bと、第1ストレージノードSNTおよび第2ストレージノードSNBとの接続関係を適宜切り替えて、ＳＲＡＭ15と不揮発メモリ部16との間で論理反転を行え得る。

このような不揮発性ＳＲＡＭメモリセル85,95が設けられた不揮発性半導体装置では、図１に示したデータ反転回路4が不要となるものの、当該データ反転回路4と同様の効果が得られ、更には「（２−５）不揮発メモリ部のメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作」で述べたビット情報を反転するステップを独立に設ける必要がないため、ＳＲＡＭ15と不揮発メモリ部16とのデータのやりとりが単純化できる。

また、この不揮発性ＳＲＡＭメモリセル85,95を設けた不揮発性半導体記憶装置では、ＳＲＡＭ15から不揮発メモリ部16へのプログラム動作や、不揮発メモリ部16からＳＲＡＭ15へのメモリデータ書き込み動作がメモリマット全体で一括で行えるため、処理時間を大きく短縮することができる。以下、不揮発性ＳＲＡＭメモリセル85および86について個別に説明する。

（４−４−１）第1ストレージノードおよび第2ストレージノードに対する、第1スイッチトランジスタおよび第2スイッチトランジスタの接続構成を変えた不揮発性ＳＲＡＭメモリセルについて

図２との対応部分に同一符号を付して示す図２２Ａのように、不揮発性ＳＲＡＭメモリセル85は、不揮発メモリ部16に第1メモリセル86aおよび第2メモリセル86bを有している。この場合、第1メモリセル86aは、第1メモリトランジスタ19aと、当該第1メモリトランジスタ19aの一端に直列接続されたＮ型ＭＯＳの第1スイッチトランジスタ87aと、当該第1メモリトランジスタ19aの当該一端に直列接続されたＮ型ＭＯＳの第1読み出しトランジスタ88aとを備えている。また、第1メモリセル86aは、第1メモリトランジスタ19aに直列接続されている第1スイッチトランジスタ87aの一端が、第2ストレージノードSNBに接続されているともに、第1メモリトランジスタ19aの当該一端に直列接続されている第1読み出しトランジスタ88aの一端が第1ストレージノードSNTに接続された構成を有している。

一方、第2メモリセル86bも、第1メモリセル86aと同様の構成を有しており、第2メモリトランジスタ19bと、当該第2メモリトランジスタ19bの一端に直列接続された第2スイッチトランジスタ87bと、当該第2メモリトランジスタ19bの当該一端に直列接続された第2読み出しトランジスタ88bとを備えている。また、第2メモリセル86bは、第2メモリトランジスタ19bに直列接続されている第2スイッチトランジスタ87bの一端が、第1ストレージノードSNTに接続されているともに、第2メモリトランジスタ19bの当該一端に直列接続されている第2読み出しトランジスタ88bの一端が第2ストレージノードSNBに接続された構成を有している。

さらに、この場合、第1スイッチトランジスタ87aおよび第2スイッチトランジスタ87bには、各ゲートに共通のプログラムゲート線CGP1に接続された構成を有する。また、この場合、一方の第1読み出しトランジスタ88aには、第1読み出しゲート線RGT1がゲートに接続されているとともに、他方の第2読み出しトランジスタ88bには、第1読み出しゲート線RGT1とは別に第2読み出しゲート線RGB1がゲートに接続されており、これら第1読み出しゲート線RGT1および第2読み出しゲート線RGB1に印加される電圧を変えることで、第1読み出しトランジスタおよび第2読み出しトランジスタを個別にオンオフ動作し得るようになされている。

このような不揮発性ＳＲＡＭメモリセル85において、ＳＲＡＭ15から不揮発メモリ部16にＳＲＡＭデータを書き込むプログラム動作では、第1読み出しゲート線RGT1と第2読み出しゲート線RGB1とにそれぞれ0[V]を印加して第1読み出しトランジスタ88aおよび第2読み出しトランジスタ88bをオフ動作させる。また、この際、プログラムゲート線CGP1には電源電圧VDDを印加し、メモリソース線MS1には6[V]の電圧を印加し、メモリゲート線MG1には7[V]の電圧を印加し得る。

なお、ここでは、不揮発メモリ部16へのＳＲＡＭデータの書き込み前、一方の第1ストレージノードSNTがLowレベルにあり、他方の第2ストレージノードSNBがHighレベルにある場合について以下説明する。この場合、第1ストレージノードSNTが0［V］になっているため、当該第1ストレージノードSNTに接続されている第2スイッチトランジスタ87bはオン動作し得る。これにより、第2メモリトランジスタ19bには、第2スイッチトランジスタ87bを介して第1ストレージノードSNTの0[V]の低電圧が一端に印加され、その結果、ソースサイド注入によりフローティングゲートFGbに電荷が注入され得る。

また、この際、第2ストレージノードSNBが電源電圧VDDになっているため、当該第2ストレージノードSNBと接続されている第1スイッチトランジスタ87aはオフ動作し得る。これにより、第1メモリトランジスタ19aでは、0[V]の低電圧が一端に印加されることなく、データの書き込み動作は起きない。

次に、ＳＲＡＭ15へのメモリデータの書き込み動作について説明する。この場合、プログラムゲート線CGP1に0[V]を印加して、第1スイッチトランジスタ87aと第2スイッチトランジスタ87bとをオフ動作させる。また、第1読み出しゲート線RGT1と第2読み出しゲート線RGB1にそれぞれ電源電圧VDDを印加し、メモリソース線MS1に0[V]を印加する。その結果、不揮発性ＳＲＡＭメモリセル85では、データが書き込まれていない第1メモリトランジスタ19aがオン動作するとともに、第1読み出しトランジスタ88aもオン動作し、第1ストレージノードSNTが第1読み出しトランジスタ88aおよび第1メモリトランジスタ19aを介して、0［V］のメモリソース線MS1に接続される。これによりＳＲＡＭ15をラッチすると、第1ストレージノードSNTがLowレベルになるとともに、第2ストレージノードSNBがHighレベルとなり、不揮発メモリ部16に書き込まれる前の当初のＳＲＡＭデータをＳＲＡＭ15に再現することができる。

以上の構成において、不揮発性ＳＲＡＭメモリセル85では、一方の第1メモリトランジスタ19aを、第1読み出しトランジスタ88aを介して第1ストレージノードSNTに接続し、かつ第1スイッチトランジスタ87aを介して第2ストレージノードSNBに接続するともに、他方の第2メモリトランジスタ19bを、第2読み出しトランジスタ88bを介して第2ストレージノードSNBに接続し、かつ第2スイッチトランジスタ87bを介して第1ストレージノードSNTに接続させるようにした。

また、不揮発性ＳＲＡＭメモリセル85では、ＳＲＡＭ15に保持したＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、第1ストレージノードSNTおよび第2ストレージノードSNBの電圧の違いによって、第1スイッチトランジスタ87aまたは第2スイッチトランジスタ87bのいずれか一方をオン動作させ、オン動作した第2スイッチトランジスタ87bを介して第1ストレージノードSNTに第2メモリトランジスタ19bを接続させるか、或いはオン動作した第1スイッチトランジスタ87aを介して第2ストレージノードSNBに第1メモリトランジスタ19aを接続させることにより、第1ストレージノードSNTおよび第2ストレージノードSNBにおけるＳＲＡＭデータの倫理（LowレベルおよびHighレベル）を、不揮発メモリ部16に反転させて書き込むことができる。

また、この不揮発性ＳＲＡＭメモリセル85では、不揮発メモリ部16に保持したメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作時、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの電荷蓄積の有無によって、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのいずれか一方のみがオン動作し、オン動作した第1メモリトランジスタ19aを第1読み出しトランジスタ88aを介して第1ストレージノードSNTに接続させるか、或いはオン動作した第2メモリトランジスタ19bを第2読み出しトランジスタ88bを介して第2ストレージノードSNBに接続させることにより、第1メモリトランジスタ19aの倫理（LowレベルまたはHighレベル）と同じ論理をそのまま第1ストレージノードSNTに書き込むことができるとともに、第2メモリトランジスタ19bの倫理と同じ論理を第2ストレージノードSNBに書き込むことができる。

かくして、不揮発性ＳＲＡＭメモリセル85では、当該不揮発性ＳＲＡＭメモリセル85の外部での論理反転処理を不要にし得、不揮発性ＳＲＡＭメモリセル85毎に論理反転処理を実行できる。よって、不揮発性ＳＲＡＭメモリセル85では、ＳＲＡＭ15から不揮発メモリ部16へのプログラム動作や、不揮発メモリ部16からＳＲＡＭ15へのメモリデータ書き込み動作がメモリマット全体で一括で行えるため、処理時間を大きく短縮することができる。

因みに、この場合であっても、不揮発メモリ部16でのプログラム動作時において、第1ストレージノードSNTおよび第2ストレージノードSNBの電位が0[V]または電源電圧VDDであるため、第1スイッチトランジスタ87a、第2スイッチトランジスタ87b、第1読み出しトランジスタ88a、および第2読み出しトランジスタ88bのオンオフ動作に必要なゲート電圧は、電源電圧VDD以下であれば良く、その結果、当該電源電圧VDDより高い電圧が不要となることから、第1スイッチトランジスタ87a、第2スイッチトランジスタ87b、第1読み出しトランジスタ88a、および第2読み出しトランジスタ88bのゲート絶縁膜も4［nm］以下に形成できる。

（４−４−２）スイッチ機構を設けた不揮発性ＳＲＡＭメモリセルについて
図２との対応部分に同一符号を付して示す図２２Ｂは、スイッチ機構90を設けた不揮発性ＳＲＡＭメモリセル95の構成を示す概略図である。この不揮発性ＳＲＡＭメモリセル95では、ＳＲＡＭ15と不揮発メモリ部16とがスイッチ機構90に接続されており、ＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時や、メモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作時に、第1メモリセル17aおよび第2メモリセル17bと、第1ストレージノードSNTおよび第2ストレージノードSNBとの接続関係を、スイッチ機構90によって切り替え、不揮発性ＳＲＡＭメモリセル95内にて論理反転を行え得るようになされている。

この場合、スイッチ機構90は、例えば、第1スイッチトランジスタ18aに接続された対となるＮ型ＭＯＳの第1選択トランジスタ20aおよびＮ型ＭＯＳの第2選択トランジスタ20bを有するとともに、第2スイッチトランジスタ18bに接続された対となるＮ型ＭＯＳの第3選択トランジスタ20cおよびＮ型ＭＯＳの第4選択トランジスタ20dを有している。また、第1メモリセル17a側に設けられた第1選択トランジスタ20aと、第2メモリセル17b側に設けられた第3選択トランジスタ20cとには、各ゲートに共通のプログラムゲート線CGP1が接続されており、当該プログラムゲート線CGP1を介して所定電圧が一律に印加され得る。さらに、第1メモリセル17a側に設けられた第3選択トランジスタ20cと、第2メモリセル17b側に設けられた第4選択トランジスタ20dとには、プログラムゲート線CGP1とは別に設けた他のライトゲート線CGW1が各ゲートに接続されており、当該ライトゲート線CGW1を介して所定電圧が一律に印加され得る。

ここで、第1メモリセル17a側に設けられた第1選択トランジスタ20aは、一端が、第1スイッチトランジスタ18aの一端と、第2選択トランジスタ20bの一端とに接続されているとともに、他端が、第4選択トランジスタ20dの他端と、第2ストレージノードSNBとに接続されている。また、第1選択トランジスタ20aと対をなす第2選択トランジスタ20bは、一端が、第1選択トランジスタ20aの一端と、第1スイッチトランジスタ18aの一端とに接続されているとともに、他端が、第3選択トランジスタ20cの他端と、第1ストレージノードSNTとに接続されている。

一方、第2メモリセル17b側に設けられた第3選択トランジスタ20cは、一端が、第2スイッチトランジスタ18bの一端と、第4選択トランジスタ20dの一端とに接続されているとともに、他端が、第2選択トランジスタ20bの他端と、第1ストレージノードSNTとに接続されている。また、この第3選択トランジスタ20cと対をなす第4選択トランジスタ20dは、一端が、第3選択トランジスタ20cの一端と、第2スイッチトランジスタ18bの一端とに接続されているとともに、他端が、第1選択トランジスタ20aの他端と、第2ストレージノードSNBとに接続されている。

すなわち、第１スイッチトランジスタ18aは、第1選択トランジスタ20aを介して第2ストレージノードSNBに接続されているとともに、第2選択トランジスタ20bを介して第1ストレージノードSNTにも接続されている。また、第2スイッチトランジスタ18bも、第3選択トランジスタ20cを介して第1ストレージノードSNTに接続されているとともに、第4選択トランジスタ20dを介して第2ストレージノードSNBにも接続されている。

このような不揮発性ＳＲＡＭメモリセル95において、ＳＲＡＭ15から不揮発メモリ部16にＳＲＡＭデータを書き込むプログラム動作時では、プログラムゲート線CGP1、第1スイッチゲート線CGT1および 第2スイッチゲート線CGB1に電源電圧VDDが印加され得る。この際、不揮発性ＳＲＡＭメモリセル95は、ライトゲート線CGW1に0[V]が印加され、第1メモリセル17a側の第2選択トランジスタ20bと、第2メモリセル17b側の 第4選択トランジスタ20dとをオフ動作させ得る。また、この際、メモリソース線MS1には6[V]の電圧が印加され、メモリゲート線MG1には7[V]の電圧が印加され得る。

なお、ここでは、不揮発メモリ部16へのＳＲＡＭデータの書き込み前、一方の第1ストレージノードSNTがLowレベルにあり、他方の第2ストレージノードSNBがHighレベルにある場合について以下説明する。この場合、第1ストレージノードSNTが0[V]になっているため、当該第1ストレージノードSNTに接続されている第3選択トランジスタ20cがオン動作し、これに伴いこの第3選択トランジスタ20cに接続されている第2スイッチトランジスタ18bもオン動作する。これにより、第2メモリトランジスタ19bには、第3選択トランジスタ20cおよび第2スイッチトランジスタ18bを介して第1ストレージノードSNTの0[V]の低電圧が一端に印加され、その結果、ソースサイド注入によりフローティングゲートFGbに電荷が注入され得る。

また、この際、第2ストレージノードSNBが電源電圧VDDになっているため、当該第2ストレージノードSNBと接続されている第1選択トランジスタ20aはオフ動作し得る。なお、上述したように第2選択トランジスタ20bもオフ動作していることから、第1ストレージノードSNTの0［V］の低電圧が遮断され得る。これにより、メモリトランジスタ19aでは、0[V]の低電圧が一端に印加されることなく、データの書き込み動作は起きない。

次に、ＳＲＡＭ15へのメモリデータの書き込み動作について説明する。この場合、プログラムゲート線CGP1に0[V]を印加して、第1メモリセル17a側の第1選択トランジスタ20aと、第2メモリセル17b側の第3選択トランジスタ20cとをオフ動作させる。また、この際、ライトゲート線CGW1と、第1スイッチゲート線CGT1と、第2スイッチゲート線CGB1とには電源電圧VDDを印加し、メモリソース線MS1には0[V]を印加する。

その結果、不揮発性ＳＲＡＭメモリセル95では、データが書き込まれていない第1メモリトランジスタ19aのみオン動作するとともに、第1スイッチトランジスタ18aおよび第2選択トランジスタ20bもオン動作し、第1ストレージノードSNTが第2選択トランジスタ20b、第1スイッチトランジスタ18aおよび第1メモリトランジスタ19aを介して、0[V]のメモリソース線MS1に接続される。これによりＳＲＡＭ15をラッチすると、第1ストレージノードSNTがLowレベルになるとともに、第2ストレージノードSNBがHighレベルとなり、不揮発メモリ部16に書き込まれる前の当初のＳＲＡＭデータをＳＲＡＭ15に再現することができる。

以上の構成において、不揮発性ＳＲＡＭメモリセル95では、一方の第1ストレージノードSNTを、第2選択トランジスタ20bを介して第1スイッチトランジスタ18aに接続させ、かつ第3選択トランジスタ20cを介して第2スイッチトランジスタ18bにも接続させるとともに、他方の第2ストレージノードSNBを、第4選択トランジスタ20dを介して第2スイッチトランジスタ18bに接続させ、かつ第1選択トランジスタ20aを介して第1スイッチトランジスタ18aにも接続させるスイッチ機構90を設けるようにした。

また、不揮発性ＳＲＡＭメモリセル95では、ＳＲＡＭ15に保持したＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、第2選択トランジスタ20bおよび第4選択トランジスタ20dをオフ動作させるとともに、第1ストレージノードSNTおよび第2ストレージノードSNBの電圧の違いによって、第1選択トランジスタ20aまたは第3選択トランジスタ20cのいずれか一方をオン動作させるようにした。これにより、不揮発性ＳＲＡＭメモリセル95では、オン動作した第1選択トランジスタ20aを介して第2ストレージノードSNBに第1メモリトランジスタ19aを接続させるか、或いはオン動作した第3選択トランジスタ20cを介して第1ストレージノードSNTに第2メモリトランジスタ19bを接続させることにより、第1ストレージノードSNTおよび第2ストレージノードSNBにおけるＳＲＡＭデータの倫理（LowレベルおよびHighレベル）を、不揮発メモリ部16に反転させて書き込むことができる。

また、この不揮発性ＳＲＡＭメモリセル95では、不揮発メモリ部16に保持したメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作時、第1選択トランジスタ20aおよび第3選択トランジスタ20cをオフ動作させるとともに、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの電荷蓄積の有無によって、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのいずれか一方のみをオン動作させるようにした。これにより、不揮発性ＳＲＡＭメモリセル95では、オン動作した第1メモリトランジスタ19aを第1スイッチトランジスタ18aおよび第2選択トランジスタ20bを介して第1ストレージノードSNTに接続させるか、或いはオン動作した第2メモリトランジスタ19bを第2スイッチトランジスタ18bおよび第4選択トランジスタ20dを介して第2ストレージノードSNBに接続させることにより、第1メモリトランジスタ19aの倫理（LowレベルまたはHighレベル）と同じ論理を、そのまま第1ストレージノードSNTに書き込むことができるとともに、第2メモリトランジスタ19bの倫理と同じ論理を、第2ストレージノードSNBに書き込むことができる。 これにより、不揮発性ＳＲＡＭメモリセル95では、不揮発性ＳＲＡＭメモリセル95の外部での論理反転処理を不要にし得、不揮発性ＳＲＡＭメモリセル95毎に論理反転処理を実行できる。よって、不揮発性ＳＲＡＭメモリセル95では、ＳＲＡＭ15から不揮発メモリ部16へのプログラム動作や、不揮発メモリ部16からＳＲＡＭ15へのメモリデータ書き込み動作がメモリマット全体で一括で行えるため、処理時間を大きく短縮することができる。

因みに、上述した実施の形態においても、不揮発メモリ部16でのプログラム動作時、第1ストレージノードSNTおよび第2ストレージノードSNBの電位が0[V]または電源電圧VDDであるため、スイッチ機構88を構成する第1選択トランジスタ20a、第2選択トランジスタ20b、第3選択トランジスタ20c、および第4選択トランジスタ20dのオンオフ動作に必要なゲート電圧は、電源電圧VDD以下であれば良く、スイッチ機構88のオンオフ動作に電源電圧VDDより高い電圧が不要となることから、第1選択トランジスタ20a、第2選択トランジスタ20b、第3選択トランジスタ20c、および第4選択トランジスタ20dのゲート絶縁膜も4［nm］以下に形成し得る。

なお、上述した実施の形態においては、図３に示すように、不揮発メモリ部16を構成する第1スイッチトランジスタ18a、第1メモリトランジスタ19a、第2スイッチトランジスタ18b、および第2メモリトランジスタ19bがＰ型の導電型の第2半導体領域ER2に形成され、ＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bが同じＰ型の第2半導体領域ER2に形成した場合について述べたが、本発明はこれに限らず、不揮発メモリ部16を構成する第1スイッチトランジスタ18a、第1メモリトランジスタ19a、第2スイッチトランジスタ18b、および第2メモリトランジスタ19bが、Ｎ型の導電型の第1半導体領域ER1に形成されるようにしてもよい。その場合不揮発メモリ部はＳＲＡＭの第1ロードトランジスタおよび第2ロードトランジスタと同じ第1半導体領域ER1に形成できることから、その分、不揮発性ＳＲＡＭメモリセルの面積を削減することができる。

1,61 不揮発性半導体記憶装置
2,55a,85,95 不揮発性ＳＲＡＭメモリセル
4 データ反転回路
5 ビット線制御回路
8 ＳＲＡＭ電源制御回路
11 不揮発メモリ部制御回路
15 ＳＲＡＭ
16 不揮発メモリ部
17a 第1メモリセル
17b,65,68,70 第2メモリセル
18a,87a 第1スイッチトランジスタ
18b,87b 第2スイッチトランジスタ
19a 第1メモリトランジスタ
19b 第2メモリトランジスタ
BLT0,BLT1,BLT2,BLT3 相補型第1ビット線
BLB0,BLB1,BLB2,BLB3 相補型第2ビット線
21a 第1アクセストランジスタ
21b 第2アクセストランジスタ
22a 第1ロードトランジスタ
22b 第2ロードトランジスタ
23a 第1ドライブトランジスタ
23b 第2ドライブトランジスタ
90 スイッチ機構
FGa,FGb フローティングゲート（電荷蓄積領域）
VSp0,VSp1,VSp2,VSp3 電源線
VSn0,VSn1,VSn2,VSn3 基準電圧線

Claims (14)

1. 一端同士が接続した一方の第1ロードトランジスタおよび第1ドライブトランジスタ間に第1ストレージノードを有するとともに、一端同士が接続した他方の第2ロードトランジスタおよび第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続されたＳＲＡＭ（Static Random Access Memory）と、
   第1メモリトランジスタと直列接続された第1スイッチトランジスタの一端に、前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方から電圧が印加可能な第1メモリセルと、第2メモリトランジスタと直列接続された第2スイッチトランジスタの一端に、残りの前記第2ストレージノードまたは前記第1ストレージノードの他方から電圧が印加可能な第2メモリセルとを有した不揮発メモリ部と
   を備えた不揮発性ＳＲＡＭメモリセルを有しており、
   前記ＳＲＡＭは、
   他方の前記第2ロードトランジスタおよび前記第2ドライブトランジスタのゲートと、一方の前記第1ストレージノードとに一端が接続されているとともに、他端が相補型第1ビット線に接続され、ゲートがワード線に接続された第1アクセストランジスタと、
   一方の前記第1ロードトランジスタおよび前記第1ドライブトランジスタのゲートと、他方の前記第2ストレージノードとに一端が接続されているとともに、他端が相補型第2ビット線に接続され、ゲートが前記ワード線に接続された第2アクセストランジスタとを備え、
   前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚が4［nm］以下に形成されており、
   前記不揮発メモリ部は、
   第1ゲート線が前記第1スイッチトランジスタのゲートに接続されているとともに、前記第1ゲート線とは異なる第2ゲート線が前記第2スイッチトランジスタに接続されており、前記第1スイッチトランジスタおよび前記第2スイッチトランジスタが独立にオンオフ動作する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第1ストレージノードおよび前記第2ストレージノードの電圧の違いにより、前記第1スイッチトランジスタまたは前記第2スイッチトランジスタのいずれか一方のみをオン動作させ、前記第1スイッチトランジスタおよび前記第2スイッチトランジスタのオンオフ動作によって、前記第1メモリトランジスタまたは前記第2メモリトランジスタへのデータの書き込みと、データの書き込み阻止とが決定される
   ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
3. 前記不揮発メモリ部における前記第1スイッチトランジスタおよび前記第2スイッチトランジスタの各ゲート絶縁膜の膜厚が4［nm］以下に形成されている
   ことを特徴とする請求項1または2記載の不揮発性半導体記憶装置。
4. 前記第1スイッチトランジスタの一端には、前記第1ストレージノードが接続されており、該第1ストレージノードの電圧が印加され、
   前記第2スイッチトランジスタの一端には、前記第2ストレージノードが接続されており、該第2ストレージノードの電圧が印加される
   ことを特徴とする請求項1〜3のうちいずれか1項記載の不揮発性半導体記憶装置。
5. 一端が前記第1ストレージノードに接続され、他端が前記第1メモリトランジスタに接続された第1読み出しトランジスタと、
   一端が前記第2ストレージノードに接続され、他端が前記第2メモリトランジスタに接続された第2読み出しトランジスタとを備え、
   前記第1スイッチトランジスタの一端には、前記第2ストレージノードが接続されており、該第2ストレージノードの電圧が印加され、
   前記第2スイッチトランジスタの一端には、前記第1ストレージノードが接続されており、該第1ストレージノードの電圧が印加される
   ことを特徴とする請求項1〜3のうちいずれか1項記載の不揮発性半導体記憶装置。
6. 前記ＳＲＡＭと前記不揮発メモリ部とに接続されたスイッチ機構を備えており、
   前記スイッチ機構は、
   前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方だけを、前記第1スイッチトランジスタに対し選択的に接続させ、かつ残りの前記第2ストレージノードまたは前記第1ストレージノードの他方だけを、前記第2スイッチトランジスタに対し選択的に接続させる
   ことを特徴とする請求項1〜3のうちいずれか1項記載の不揮発性半導体記憶装置。
7. 前記不揮発性ＳＲＡＭメモリセルは、
   1つの前記ＳＲＡＭに対して複数の前記不揮発メモリ部が並列に接続されている
   ことを特徴とする請求項1〜6のうちいずれか1項記載の不揮発性半導体記憶装置。
8. 前記ＳＲＡＭを構成する前記第1ロードトランジスタおよび前記第2ロードトランジスタが形成された第1半導体領域と、
   前記ＳＲＡＭを構成する前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタが形成された第2半導体領域とを有しており、
   前記不揮発メモリ部を構成する前記第1スイッチトランジスタ、前記第1メモリトランジスタ、前記第2スイッチトランジスタ、および前記第2メモリトランジスタは、前記第1半導体領域または前記第2半導体領域のいずれか一方に形成されている
   ことを特徴とする請求項1〜7のうちいずれか1項記載の不揮発性半導体記憶装置。
9. 前記相補型第1ビット線および前記相補型第2ビット線を介して前記第1ストレージノードおよびまたは前記第2ストレージノードの電圧を検知した後、Highレベルの電圧が印加されている一方の前記第1ストレージノードまたは前記第2ストレージノードに、論理反転したLowレベルの電圧を印加させるとともに、別にLowレベルの電圧が印加されている他方の前記第2ストレージノードまたは前記第1ストレージノードに、論理反転したHighレベルの電圧を印加させるデータ反転回路を備え、
   前記ＳＲＡＭは、
   前記第1ストレージノードおよび前記第2ストレージノードから前記不揮発メモリ部にＳＲＡＭデータを書き込む際、前記データ反転回路に基づいて論理反転された前記Lowレベルおよび前記Highレベルの電圧を前記不揮発メモリ部に印加し、前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれかの電荷蓄積領域に電荷を注入させる
   ことを特徴とする請求項1〜3のうちいずれか1項記載の不揮発性半導体記憶装置。
10. 前記相補型第1ビット線および前記相補型第2ビット線を介して前記第1ストレージノードおよびまたは前記第2ストレージノードの電圧を検知した後、Highレベルの電圧が印加されている一方の前記第1ストレージノードまたは前記第2ストレージノードに、論理反転したLowレベルの電圧を印加させるとともに、別にLowレベルの電圧が印加されている他方の前記第2ストレージノードまたは前記第1ストレージノードに、論理反転したHighレベルの電圧を印加させるデータ反転回路を備え、
    前記ＳＲＡＭは、
    前記不揮発メモリ部に保持されたメモリデータを前記ＳＲＡＭに書き込む際、前記不揮発メモリ部における前記第1メモリトランジスタおよび前記第2メモリトランジスタの電荷蓄積領域での電荷注入の有無に基づいて、前記Lowレベルおよび前記Highレベルの電圧が、前記第1ストレージノードおよび前記第2ストレージノードに印加された後に、前記データ反転回路により論理反転された前記Highレベルおよび前記Lowレベルの電圧が、前記第1ストレージノードおよび前記第2ストレージノードに印加される
    ことを特徴とする請求項1〜3のうちいずれか1項記載の不揮発性半導体記憶装置。
11. 前記電源線に電源電圧を印加するＳＲＡＭ電源制御回路を備えており、
    前記ＳＲＡＭ電源制御回路は、
    前記不揮発メモリ部のメモリデータを前記ＳＲＡＭに書き込む際、前記電源線への電圧印加を停止し、前記第1ロードトランジスタおよび前記第2ロードトランジスタをオフ動作させる
    ことを特徴とする請求項1〜8のうちいずれか1項記載の不揮発性半導体記憶装置。
12. 前記相補型第1ビット線または前記相補型第2ビット線のうちいずれか一方に参照電流を供給するビット線制御回路と、
    前記参照電流が前記第1ストレージノードに供給されると、前記第1スイッチトランジスタをオン動作させ、前記第1メモリトランジスタのゲートに所定電圧の測定電圧を印加し、前記参照電流が前記第2ストレージノードに供給されると、前記第2スイッチトランジスタをオン動作させ、前記第2メモリトランジスタのゲートに所定電圧の測定電圧を印加する不揮発メモリ部制御回路とを備えており、
    前記第1ストレージノードおよび前記第2ストレージノードは、
    前記測定電圧によって前記第1メモリトランジスタまたは前記第2メモリトランジスタに流れるメモリ電流が、前記参照電流よりも小さいとき、前記メモリ電流によりLowレベルの電圧にラッチされ、前記メモリ電流が前記参照電流よりも大きいとき、前記参照電流によりHighレベルの電圧にラッチされる
    ことを特徴とする請求項1〜8のうちいずれか1項記載の不揮発性半導体記憶装置。
13. 前記不揮発性ＳＲＡＭメモリセルが行列状に配置されており、
    一方向毎に複数の前記不揮発性ＳＲＡＭメモリセルに接続されたメモリゲート線またはメモリソース線に対し一括して所定電圧が印加される
    ことを特徴とする請求項1〜8のうちいずれか1項記載の不揮発性半導体記憶装置。
14. 一端同士が接続した一方の第1ロードトランジスタおよび第1ドライブトランジスタ間に第1ストレージノードを有するとともに、一端同士が接続した他方の第2ロードトランジスタおよび第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続されたＳＲＡＭ（Static Random Access Memory）と、
    第1メモリトランジスタと直列接続された第1スイッチトランジスタの一端に、前記第1ストレージノードまたは前記第2ストレージノードのいずれか一方から電圧が印加可能な第1メモリセルと、第2メモリトランジスタと直列接続された第2スイッチトランジスタの一端に、残りの前記第2ストレージノードまたは前記第1ストレージノードの他方から電圧が印加可能な第2メモリセルとを有した不揮発メモリ部と
    を備えた不揮発性ＳＲＡＭメモリセルを有しており、
    前記ＳＲＡＭは、
    他方の前記第2ロードトランジスタおよび前記第2ドライブトランジスタのゲートと、一方の前記第1ストレージノードとに一端が接続されているとともに、他端が相補型第1ビット線に接続され、ゲートがワード線に接続された第1アクセストランジスタと、
    一方の前記第1ロードトランジスタおよび前記第1ドライブトランジスタのゲートと、他方の前記第2ストレージノードとに一端が接続されているとともに、他端が相補型第2ビット線に接続され、ゲートが前記ワード線に接続された第2アクセストランジスタとを備え、
    前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚が4［nm］以下に形成されており、
    前記不揮発性ＳＲＡＭメモリセルは、
    1つの前記ＳＲＡＭに対して複数の前記不揮発メモリ部が並列に接続されており、
    複数の前記不揮発メモリ部のうち、一の前記不揮発メモリ部に前記ＳＲＡＭからＳＲＡＭデータが書き込まれる際、他の前記不揮発メモリ部における前記第1スイッチトランジスタおよび前記第2スイッチトランジスタをオフ動作させつつ、前記ＳＲＡＭデータが書き込まれる前記一の不揮発メモリ部と関連付けられた他の不揮発メモリ部の前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれかの電荷蓄積領域に蓄積された電荷を引き抜く
    ことを特徴とする不揮発性半導体記憶装置。

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