KR20080022268A - 비트라인 셰어링을 이용하여 ｓｒａｍ과 비휘발성 메모리를싱글 칩에 집적화한 메모리 장치 - Google Patents

비트라인 셰어링을 이용하여 ｓｒａｍ과 비휘발성 메모리를싱글 칩에 집적화한 메모리 장치

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KR20080022268A
KR20080022268A KR1020060085480A KR20060085480A KR20080022268A KR 20080022268 A KR20080022268 A KR 20080022268A KR 1020060085480 A KR1020060085480 A KR 1020060085480A KR 20060085480 A KR20060085480 A KR 20060085480A KR 20080022268 A KR20080022268 A KR 20080022268A
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(주)오투아이시
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Abstract

본 발명은 비트라인 셰어링을 이용하여 SRAM과 비휘발성 메모리를 싱글 칩에 집적화한 메모리 장치에 대하여 기술된다. 싱글 칩 메모리 장치는, 적어도 하나 이상의 스플릿 게이트 SONOS 구조의 차동 플래쉬 셀들과 SRAM 이 비트라인과 상보 비트라인을 공유한다. 차동 플래쉬 셀들의 프로그래밍 전류가 충분히 작기 때문에, SRAM 셀과 플래쉬 셀을 하나의 칩에 집적화하여 플래쉬-투-SRAM 전송과 SRAM-투-플래쉬 전송이 쉽게 이루어진다. 싱글 칩 메모리 장치는 차동 쌍 플래쉬 셀들의 낮은 프로그래밍전류로 인하여 병렬적으로 동시에 여러 개의 플래쉬 셀들을 프로그램할 수 있다. 이에 따라, 멀티플 SRAM은 비휘발성 메모리 장치의 대용량 병렬 프로그래밍 동작에 사용될 수 있다.

Description

비트라인 셰어링을 이용하여 ＳＲＡＭ과 비휘발성 메모리를 싱글 칩에 집적화한 메모리 장치{Single chip memory device integrated SRAM and non-volatile memory using bitline sharing}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 셰어링을 이용하여 SRAM과 비휘발성 메모리를 싱글 칩에 집적화한 메모리 장치에 관한 것이다.
셀룰러 폰들, 디지털 카메라들, 그리고 모바일 플랫폼들을 포함하는 최근의 시스템들은, 휘발성 메모리 장치와 비휘발성 메모리 장치 둘 다를 채용하는 아키텍쳐를 이용한다. SRAM 또는 DRAM과 같은 휘발성 메모리 장치들은 비교적 빠른 억세스 시간의 장점을 갖는 대신에, 전원이 꺼졌을 때 데이터 유지가 어려운 단점을 지닌다. 플래쉬 메모리와 같은 비휘발성 메모리 장치는 전원이 꺼졌을 때 데이터를 유지하는 장점을 갖는 대신에, 전형적으로 비교적 느린 억세스 시간과 프로그램 시간의 단점을 지닌다. 이에 따라, 비휘발적인 데이터 저장과 빠른 데이터 억세스 시간 둘 다를 요구하는 시스템 아키텍쳐에서, 이들 두 가지 타입의 메모리 장치들이 종종 사용된다. 예를 들어, 비휘발성 메모리 장치를 코드 및 데이터 저장을 위해 사용하는 반면에, 빠른 억세스를 위해 시스템에 자주 억세스되는 메모리 소자로 사용하거나 빠른 코드 실행을 위해 SRAM을 사용할 수 있다.
이상적인 메모리 테크놀로지는, 고속의 SRAM, 비휘발성의 플래쉬, 그리고, 고용량의 DRAM을 구현할 수 있어서, 여러 가지 타입의 메모리들을 필요로 하지 않는다. 이러한 성능들을 만족시키는 가능성 있는 것으로, 예를 들면, MRAM(Magnetoresistive RAM), FeRAM(Ferroelectric RAM), 그리고 PC-RAM(Phase Change RAM)과 같은 메모리 테크놀로지들이 등장했다가 사라지고 있다. 이러한 테크놀로지들이 기대되고 있지만, 각 테크놀로지와 관련된 많은 도전들과 이슈들이 내재하고 있다. 예컨대, MRAM은 두 자성층의 자기 방향을 바꿈으로써 데이터를 저장한다. MRAM과 관련된 도전들 중의 하나는, 센싱 동작이 어렵기 때문에, 자기저항(magnetoresistance)을 향상시키는 것이다. 다른 이슈는 큰 소비 전력을 유발하는 MRAM의 높은 프로그래밍 전류이다. FeRAM은 강유전체의 변형을 통하여 데이터를 저장한다. 그러나, FeRAM은 셀 크기의 비례 축소(scalabilty)가 도전으로 남아있다. PC-RAM은 캘코제나이드(chalcogenide) 물질 안에 열적으로 유도되는 위상 변화에 의해 데이터를 저장한다. PC-RAM과 관련된 도전으로는 높은 프로그래밍 전류들과 제조 공정중 구조적인 변화에 대한 민감도를 포함한다. 추가적으로, 이들 테크놀로지들은 CMOS 프로세스에 새로운 물질들의 추가를 요구한다. 이러한 이유들로 인해, 가까운 미래에도 SRAM 또는 DRAM과 같은 휘발성 메모리 장치와 플래쉬 메모리와 같은 비휘발성 메모리 장치들은, 주도적인 역할을 계속할 것이고, 많은 시스템 내에 2가지 또는 그 이상의 타입들의 메모리들의 사용이 요구된다.
동일한 시스템 내에 다양한 타입들의 메모리를 사용하고 메모리 타입들 간에 잦은 데이터 전송을 요구하게 되면, 속도, 전력, 제조 공정 그리고 데이터 전송을 구현하기 위해 요구되는 추가적인 로직들을 유발하게 된다. 플래쉬 메모리와 RAM을 내재한 멀티 칩 패키지와 같이, 시스템의 집적 레벨을 증가시키는 추세에도 불구하고, 플래쉬 메모리는 통상적으로 동일한 어레이 내 RAM과는 분리되어진다. 고전압과 30uA를 넘는 높은 프로그래밍 전류는 RAM 셀의 손상과 축퇴를 유발하기 때문에, 플래쉬의 소스/드레인 노드들과 저전압 RAM 셀 노드는 공유되어서는 안된다. 또한, 플래쉬 메모리의 플로팅 게이트는 RAM과는 다른 제조 공정을 요구하고, 많은 추가적인 마스크 스텝들을 요구한다. 이에 따라, 앞서 언급한 전력과 속도 문제들을 함께 고려하여, 플래쉬 메모리와 RAM은 일반적으로 분리되어 구현된다.
그러나, 플래쉬 메모리의 프로그래밍 전류를 낮추어 RAM과 함께 하나의 싱글 칩 내에 집적화할 수 있다면, 새로운 시스템 아키텍쳐들, 임베디드 시스템 디자인들, 그리고 새로운 메모리 어플리케이션 등을 만들어낼 수 있을 것이다.
본 발명의 목적은 비트라인 셰어링을 이용하여 스플릿 게이트 구조의 플래쉬 소자와 SRAM을 싱글 칩에 집적화한 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 싱글 칩 메모리 장치는, 제1 플래쉬 셀의 소스가 비트라인에 연결되고 제2 플래쉬 셀의 소스가 상보 비트라인에 연결되고 제1 및 제2 플래쉬 셀들의 콘트롤 게이트들이공유되고 제1 및 제2 플래쉬 셀들의 선택 게이트들이 공유되고 제1 및 제2 플래쉬 셀들의 드레인들이 공유되는 적어도 하나 이상의 차동 쌍 플래쉬 셀과, 비트라인과 상보 비트라인 사이에 연결되고 워드라인에 연결되는 적어도 하나 이상의 SRAM 셀을 포함한다.
본 발명의 실시예들에 따라, 차동 셀 플래쉬 셀은, 기판과, 기판 표면에 이격되어 형성된 소스 및 드레인 영역들과, 소스 영역과 드레인 영역 사이의 기판의 일부 표면 위에 형성된 ONO막과, ONO막 위에 형성된 콘트롤 게이트와, 소스 영역과 드레인 영역 사이의 기판의 나머지 표면 위와 ONO 막 및 상기 콘트롤 게이트 측면과 콘트롤 게이트의 상부 일부분에 걸쳐 형성되는 선택 게이트로 구성되는 스플릿 게이트 SONOS 구조를 갖는다.
본 발명의 실시예들에따라, SRAM 셀은 비트라인이 그 드레인에 연결되고 워드라인이그 게이트에 연결되는 제1 엔모스 트랜지스터와, 상보 비트라인이 그 드레인에 연결되고 워드라인이 그 게이트에 연결되는 제2 엔모스 트랜지스터와, 전원 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 제2 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제1 피모스 트랜지스터와, 전원 전압이 그 소스에 연결되고 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 제1 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제2 피모스 트랜지스터와, 접지 전압이 그 소스에 연결되고 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 제2 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제3 엔모스 트랜지스터와, 그리고 접지 전압이 그 소스에 연결되고 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 제1 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제4 엔모스 트랜지스터를 포함한다.
본 발명의 실시예들에따라, 싱글 칩 메모리 장치는 비트라인과 상보 비트라인 사이에 프리차아지회로를 더 포함하고, 프리차아지 회로는 전원 전압이 그 소스에 연결되고 프리차아지 신호가 그 게이트에 연결되고 비트라인이 그 드레인에 연결되는 제1 피모스 트랜지스터와, 전원 전압이 그 소스에 연결되고 프리차아지 신호가 그 게이트에 연결되고 상보 비트라인이 그 드레인에 연결되는 제2 피모스 트랜지스터와, 비트라인과 상보 비트라인 사이에 연결되고 프리차아지 신호가 그 게이트에 연결되는 제3 피모스 트랜지스터를 포함한다.
본 발명의 실시예들에따라, 싱글 칩 메모리 장치는 비트라인과 상보 비트라인 사이에 디스차아지회로를 더 포함하고, 디스차아지 회로는 접지 전압이 그 소스에 연결되고 디스차아지 신호가 그 게이트에 연결되고 비트라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터와, 접지 전압이 그 소스에 연결되고 디스차아지 신호가 그 게이트에 연결되고 상보 비트라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터와, 비트라인과 상보 비트라인 사이에 연결되고 디스차아지 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터를 포함한다.
본 발명의 실시예들에따라, 싱글 칩 메모리 장치는 비트라인 및 상보 비트라인을 로직 로우로 디스차아지시킨 후, 차동 쌍 플래쉬 셀들로 독출 전압을 인가하여 제1 및 상기 제2 플래쉬 셀들의 데이터에 따라 비트라인 및 상보 비트라인이 디벨롭(develop)되면, SRAM 셀의 워드라인이 인에이블되어 플래쉬-투-SRAM 전송이 이루어진다.
본 발명의 실시예들에 따라, 싱글 칩 메모리 장치는 비트라인 및 상보 비트라인을 로직 하이로 프리차아지시킨 후, SRAM 셀의 워드라인이 활성화되어 SRAM 셀의 데이터에 따라 비트라인 및 상보 비트라인이디벨롭(develop)되면, 차동 쌍 플래쉬 들의 콘트롤 게이트와 선택 게이트로 플래쉬 프로그래밍 전압들이 인가되어 SRAM-투-플래쉬 전송이 이루어진다.
따라서, 싱글 칩 메모리 장치에 의하면, 비휘발성 메모리 소자의 프로그래밍 전류가 충분히 작기 때문에 SRAM 셀의 어떠한 노드와 비휘발성 메모리 소자를 하나의 칩에 집적할 수 있다. 이에 따라. 비휘발성 메모리 소자와 SRAM은 비트라인 셰어링 방식으로 연결되고 공유된 비트라인을 통하여 두 메모리 타입 간의 데이터 전송이 쉽게 이루어진다. 또한, 싱글 칩 메모리 장치는 플래쉬 메모리 소자의 낮은 프로그래밍 전류로 인하여 병렬적으로 동시에 여러 개의 비휘발성 메모리 소자가 프로그램되도록 허용한다. 이에 따라, 멀티플 SRAM은 비휘발성 메모리 장치의 대용량 병렬 프로그래밍 동작에 사용될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a 및 도 1b은 본 발명에 따른 개선된 스플릿 게이트SONOS 구조를 갖는 비휘발성 메모리 셀의 회로 다이어그램과 단면도이다. 도 1b를 참조하면, 스플릿 게이트 SONOS 구조의 플래쉬 셀은, 기판(100) 표면에 이격되어 형성된 소스 및 드레인 영역들(130, 140)과, 소스 영역(130)과 드레인 영역(140) 사이의 기판(100)의 일부 표면 위에 형성된 ONO 막(110)과, ONO막(110) 위에 형성된 콘트롤 게이트(120)과, 소스 영역(130)과 드레인 영역(140) 사이의 기판(100)의 나머지 표면 위와, ONO 막(110) 및 콘트롤 게이트(120) 측면과, 콘트롤 게이트(120)의 상부 일부분에 걸쳐 형성되는 선택 게이트(115)로 구성된다.
ONO 유전막(110)이 셀프 얼라인된 선택 게이트(115) 옆에 놓여있는 콘트롤 게이트(120) 아래에 형성되어 있다. 선택 게이트(155)는 소스 영역(130) 근처에서 측면으로 높은 전계를 유발하기 위하여 사용된다. 소스 영역(130) 측면 주입으로 인해 ONO 유전막(110)은 소스 영역(130) 근처의 차아지를 끌어당기게 되고, 이에 따라 문턱 전압이 상승한다.
도 1a 및 도 1b의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그래밍 동작은, 콘트롤 게이트(Vcg), 선택 게이트(Vsg), 드레인 전압(VPP), 그리고 소스 전압(Vs, bit-line)에 적절한 바이어스 전압, 즉 프로그래밍 바이어스를 인가함으로써 수행된다. 프로그래밍 바이어스는 표 1에 정리된다.
노드 전압
소스 OV
선택 게이트(Vsg) 1.0V~1.5V
콘트롤 게이트(Vcg) 8.0V~9.5V
드레인 4.5V~7.4V
도 2는 프로그래밍 시간에 따른 문턱 전압의 변화 추이를 나타내는 도면이다. 도 2를 참조하면, 다른 콘트롤 게이트들, 예컨대, Vcg=7.5V, 8.5V, 9.5V, 그리고 10V에 대응하여 다른 커브들이 나타나는 것을 볼 수 있다. 9.5V의 콘트롤 게이트 전압이 사용되었을 때, 프로그래밍 시간은 10us 이하로 걸리고, 문턱 전압은 3.0V 정도 변화된다. 또한, 가장 낮은 커브에서 보여주듯이, 낮은 콘트롤 게이트 전압 Vcg=7.5V을 사용할 수 있다. 그런데, 동일하게 3.0V 문턱 전압 변화를 얻기 위해서는 프로그래밍 시간은 90배나 걸린다.
도 3은 프로그래밍 시간을 10us으로 고정시킨 조건에서 콘트롤 게이트 전압과 문탁 전압 변화 사이의 관계를 나타내는 도면이다. 도 3을 참조하면, 콘트롤 게이트 전압(Vcg)이 프로그래밍 동작의 주요 파라미터로 작용하는 것을 알 수 있다.
도 4는 콘트롤 게이트 전압 Vcg=9.5V, 선택 게이트 전압 Vsg=1V, 그리고 소스 전압 Vs=0V로 고정된 조건에서 드레인 전압 Vd 바이어스에 종속되는 문턱 전압 변화 추이를 나타내는 도면이다. 도 4를 참조하면, Vd=7.5V와 Vd=4.5V 사이의 최대 문턱 전압 변화는 0.3V 정도로 나타난다. 이것은 Vd 전압이 바이어스 조건들 중에서 가장 중요하지 않은 파라미터임을 의미한다.
한편, 선택 게이트 전압 Vsg=0.8V, Vsg=1.0V, 그리고 Vsg=1.5V 각각의 바이어스 조건에 대하여, 프로그래밍 전류는 0.8uA, 1.2uA, 그리고5.0uA로 각각 측정된다. 종래의 플로팅 게이트의 프로그램 전류는 300uA 내지 500uA 정도이다. 스플릿 게이트 구조를 사용하는 플로팅 게이트의 경우에, 프로그래밍 전류는 5uA 이하이다. 그런데, 독출 동작 동안에 소스와 드레인은 서로 바뀌어야 한다.
또한, 플래쉬 메모리 장치의 프로그래밍 동작은 소스 바이어스에 종속적이다. 만약 소스 바이어스가 1.5V 보다 높은 전압으로 바이어스되면, 선택 게이트 전압 Vgs는 선택 게이트의 문턱 전압 보다 낮아질 것이고, 이에 따라 소스 측면 주입 전류가 발생하지 않아서 비휘발성 메모리 장치는 프로그래밍되지 않는다.
도 5는 콘트롤 게이트 전압 Vcg=9.5V, 드레인 전압 Vd=6.5V, 그리고 선택 게이트 전압 Vsg=1V 조건에서, 서로 다른 소스 전압들 Vs=0V, Vs=1.0V, 그리고 Vs=2.0V일 때의 문턱 전압 변화 추이를 나타내는 도면이다. 도 5를 참조하면, Vs=1.0V 커브는 문턱 전압의 변화가 아주 작게 나타나고, Vs=2.0V 커브는 문턱 전압 변화가 없는 것을 볼 수 있다.
비휘발성 메모리 장치의 소스 노드는 비트 라인 노드에 연결될 수 있다. 이 때, 프로그래밍 동작을 위하여, 비트라인은 0V로 바이어스되어야 한다. 만약 비트라인이 3.0V 정도로 높게 바이어스되어 있다면, 콘트롤 게이트, 선택 게이트, 그리고 드레인에 프로그래밍 전압들이 인가된다 하더라도, 비휘발성 메모리 장치는 프로그램되지 않는다.
트랩드 ONO 막 내 차아지는 아래 산화막을 통한 터널링에 의해 제거될 수 있다. 이것은, 높은 부(-) 전압을 콘트롤 게이트에 인가하고 벌크 영역에 접지 전압을 인가하여, 이룰 수 있다. 또는, 콘트롤 게이트와 드레인에 높은 부(-) 전압을 인가함에 따른 핫-홀 주입(hot-hole injection)에 의해 삭제 동작을 구현할 수 있다.
도 6은 터널링 삭제와 핫-홀 주입 삭제 시간에 따른 문턱 전압 변화 추이를 나타내는 도면이다. 도 6을 참조하면, 콘트롤 게이트 Vcg=-9.5V 인 조건에서 100ms 동안의 터널링 삭제 동작에 의해, 프로그램된 상태의 문턱 전압 Vt=4.3V 가 3.4V 정도 전압 강하되는 것을 볼 수 있다. 한편, 콘트롤 게이트에 Vcg=-9.0V 또는 좀 더 높은 전압(즉, 낮은 절대값을 갖는 부(-) 전압)을 인가하여, 삭제 동작을 이룰 수 있다. 이 때, 100ms 동안 인가되는 콘트롤 게이트 Vcg=-9.5V 일 때의 동작과 비교하면, 동일한 문턱 전압 변화를 얻기 위하여 콘트롤 게이트Vcg=-9,0V를 인가하게 되면 10배로 긴 삭제 시간이 요구된다.
스플릿 선택 게이트를 사용하게 되면 과삭제(over-erase) 문제를 해결한다. 과삭제는 삭제 사이클링이 너무 긴 경우에 일어나고, 문턱 전압이 부(-) 전압으로 되어 전류 경로를 발생시킨다. 통상적으로, 이러한 현상을 없애기 위하여, 설계 과정에서 특별한 조처가 필요해진다. 그러나, 스플릿 게이트 구조에서, 선택 게이트는 임의의 드레인 전류 발생을 방지하기 때문에, 과삭제 문제를 회피할 수 있다.
플래쉬 메모리 장치의 독출 동작은 선택 게이트 Vsg=3V, 콘트롤 게이트 Vcg=2V, 그리고 드레인(VPP) Vd=1.0V ~ 3.0V를 인가함으로써 구현된다. 플래쉬 메모리 장치가 삭제 동작에 있을 때, 플래쉬 메모리 장치는 40uA의 전류를 흘린다. 플래쉬 메모리 장치가 프로그램된 상태에 있을 때에는 높은 문턱 전압 때문에 1.0uA 보다 적은 전류가 흐른다.
상술한 플래쉬 메모리 장치의 프로그램 동작, 삭제 동작, 그리고 독출 동작을 위한 최적의 조건들은 표 2와 같이 정리된다.
Vcg Vsg VPP BL
프로그램 동작 9.5V 1.2V 6.5V 0V
독출 동작 2.0V 3.0V 3.0V 0V
삭제 동작 -9.5V -1.5V 플로팅 플로팅
메모리 장치의 프로그래밍 전류는, RAM 셀의 어떠한 노드와 비휘발성 메모리 장치를 집적할 수 있을 만큼 충분히 작다. 비휘발성 메모리 장치를 RAM과 함께 직접 집적화의 이점은, 공유된 노드를 통하여 두 메모리 타입 간의 데이터 전송이 쉽게 이루어진다는 점이다. 또한, 낮은 프로그래밍 전류는 병렬적으로 동시에 여러개의 비휘발성 메모리 장치가 프로그램되도록 허용한다. 이에 따라, 멀티플 SRAM은 비휘발성 메모리 장치의 대용량 병렬 프로그래밍 동작에 사용될 수 있다.
비휘발성 메모리 장치를 RAM과 함께 직접 집적화하는 방법에는 여러 가지가 있다. 하나의 방법으로, 스토리지 노드(storage node)를 공유(sharing)하는 방법(이하 "SN 셰어링 방법"이라 칭한다)은, RAM 내부의 내부 노드를 통하여 비휘발성 메모리 장치를 연결시키는 방법이다. 다른 방법으로는 플래쉬 메모리와 RAM의 비트라인들을 공유하는 것으로, 작은 칩 사이즈를 구현하고 비용을 줄일 수 있다.
도 7은 SRAM 셀 내부의 노드 셰어링을 설명하는 회로 다이어그램이다. 도 7을 참조하면, 2개의 플래쉬 메모리 셀들과 1개의 SRAM 셀이 하나의 쌍을 이루는 구조로 배열되어 있다. 플래쉬 메모리 셀들 둘다의 드레인들이 Vpp 라인에 연결되고, 콘트롤 게이트들이 서로 연결되고, 선택 게이트들이 서로 연결된다. 플래쉬 메모리 셀 하나의 소스는 SRAM 셀의 노드 A에 연결되고, 나머지 하나의 플래쉬 메모리 셀의 소스는 SRAM 셀의 노드 B에 연결된다.
이러한 구조에서, SRAM 데이터는, 워드라인을 턴온시키지않고 프로그래밍 전압들을 인가함으로써 플래쉬 메모리로 전달된다. 왜냐하면, 데이터가 SRAM의 노드 A 및 노드 B에 로우-하이 또는 하이-로우로 저장되기 때문에, 하나의 플래쉬 메모리 셀이 삭제된 상태에 있는 동안에 나머지 하나의 플래쉬 메모리 셀은 프로그램될 수 있다. 플래쉬 메모리 셀 쌍은, SRAM의 Vcc 전원을 낮추거나, 전달하기 전에 셀 데이터를 디스차아징시키고 독출 전압들을 인가함으로써, SRAM 셀로 데이터를 재저장하는 데 이용될 수 있다.
프로그램된 플래쉬 메모리 셀은 전류를 흘리지 않고, 삭제된 플래쉬 메모리 셀은 SRAM 셀을 기록하면서효과적으로 공유된 노드의 전압을 보다 높은 전압으로 상승시킨다. SN 셰어링 구조에서 RAM과 비휘발성 메모리 장치 사이의 데이터 전송은, 워드라인을 턴온시키지 않고 수행된다. 이에 따라, SRAM 셀과 플래쉬 메모리 셀 사이의 프로그래밍 및 리콜(recall) 동작들은, 전체 전송 전력을 낮추는 이점을 가지고 병렬적으로 일어날 수 있다. 그런데, 이러한 SN 셰어링 구조는 SRAM 셀 마다 2개의 플래쉬 메모리 셀들이 배열되기 때문에, 빠른 성능과 저전력의 장점의 반대로 면적이 큰 단점을 지닌다.
도 8은 비휘발성 메모리 장치를 RAM과 함께 직접 집적화하는다른 방법인 플래쉬 메모리와 RAM의 비트라인들을 공유하는 것(이하 "비트라인 셰어링"이라 칭한다)을 설명하는 도면이다. 도 8을 참조하면, 플래쉬 메모리 셀의 소스는 RAM 셀의 소스처럼 동일한 비트라인에 연결된다. 프로그래밍 동작을 위한 비트라인, 즉 플래쉬 메모리 셀의 소스 노드의 바이어스는, 비트라인의 기입 드라이버를 통하여 입출력(I/O)으로 제공되는 외부 데이터를 사용하거나, RAM 워드라인을 오픈시켜서RAM 셀의 데이터를 비트라인으로 바이어스시킴으로써 구현할 수 있다. 플래쉬 메모리 셀의 독출 동작은 SRAM 셀을 통하거나 상보 비트라인의 플래쉬 기준 셀을 이용하여 2 플래쉬 메모리 셀들에 독출 전압들을 인가함으로써 수행된다.
비트라인 셰어링의 다른 방법은 차동 쌍 플래쉬 셀을 이용하는 방법이다. 도 9는 2개의 플래쉬 셀들이 차동쌍 구조로 배열되어 있다. 플래쉬 셀 둘다의 드레인이 글로벌 Vpp 라인에 연결되고, 콘트롤 게이트들은 함께 연결되고, 선택 게이트들도 함께 연결된다. 플래쉬 셀 하나의 소스는 비트라인(bitline)에 연결되고 나머지 플래쉬 셀의 소스는 상보 비트라인(/bitline)에 연결된다. 차동 쌍 플래쉬 셀의 프로그래밍은 비트라인들의 한쪽을 낮은 전압으로 제1 바이어싱하고, 비트라인들의 다른 한쪽은 SRAM 또는 외부 I/O를 통하여 높은 전압을 연결한다. 예를 들어, 로직 "0"을 저장하기 위하여, 비트라인은 낮은 전압으로 바이어스되고 상보 비트라인은 높은 전압으로 바이어스된다. 로직 "1"을 저장하기 위해서는 반대로 바이어스한다. 이 후, 프로그래밍 전압들이 두 플래쉬 셀들로 인가되면, 한쪽은 프로그래밍되고 나머지 한쪽은 삭제된 상태로 유지된다. 여기에서, 삭제 동작은 프로그래밍 동작 이전에 수행되어야 한다.
프로그램된 차동 쌍 플래쉬 셀의 데이터를 독출하기 위하여, 먼저 비트라인들은 접지 전압으로 디스차아지된다. 이 후, 도 10에 도시된 바와 같이, 플래쉬 독출 전압들이 차동 쌍 플래쉬 셀들로 인가되면, 프로그램된 플래쉬 셀로는 전류가 흐르지 못하고, 삭제된 플래쉬 셀로는 전류가 흐른다.
비트라인들의 전압은 항상 상보적으로존재하기 때문에, 비트라인과 상보 비트라인 사이의 전압 차는 센스 앰프에 의해 차동 쌍의 어느 쪽이 프로그램되었는 지 아닌지를 판별하는 데 사용되어, 로직 "0" 또는 로직 "1"을 판별한다.
차동 쌍 플래쉬가 사용되면, 싱글 사이드 플래쉬에 비해 프로그래밍 속도와 독출 속도가 크게 향상될 수 있다. 왜냐하면, 차동 쌍 플래쉬는 데이터를 독출할 때 큰 임계 차를 필요로 하지 않기 때문이다. 비트라인 셰어링된 차동 쌍 플래쉬와 SRAM이 도 11에 도시된 바와 같이 집적화된다. 도 11의 다이(die) 사진에는 SRAM의 8 로우(row)들과 플래쉬의 128 로우들의 결합으로 구현되는 데, 각각의 로우는 32개 칼럼들을 포함하기 때문에, 256 SRAM 셀들과 4096 플래쉬 셀들로 구성된다. 도 12는 도 11의 다이의 회로 다이어그램을 나타내는 도면이다. 도 12에서, 칼럼 디코더(미도시), 센스 앰프(미도시), 기입 드라이버 회로들(미도시)이 SRAM과 플래쉬 어레이 둘다에 공유되어 사용되기 때문에, 칩 면적을 줄일 수 있다. 비트라인 셰어링 방식을 사용하여, 다음과 같은 동작들, SRAM 독출, SRAM 기입, 플래쉬 독출, 플래쉬 프로그램, 플래쉬 삭제, 플래쉬-투-SRAM 전송, 그리고 SRAM-투-플래쉬 전송 등의 동작이 구현된다.
SRAM 독출과 SRAM 기입 동작들은, 비트라인을 선택하기 위한 칼럼 어드레스와 SRAM 워드라인을 선택하기 위한 SRAM 로우 어드레스를 이용하여 하나의 싱글 SRAM 셀로 독출 및 기입하는 노멀 SRAM 동작과 같다. 플래쉬 독출 및 프로그램 동작들 또한 비트라인을 선택하기 위한 칼럼 어드레스와 플래쉬 로우를 선택하기 위한 콘트롤 게이트/ 선택 게이트 전압들을 이용하여 하나의 싱글 플래쉬 셀로 독출 및 기입하는 비트 레벨 동작들이다. 플래쉬 독출 동작은 플래쉬 셀 데이터를 검출하기 위한 센스 앰프를 이용하고, 플래쉬 프로그램 동작은 비트라인들을 바이어스하는 기입 드라이버를 이용한다.
도 13은 플래쉬-투-SRAM 전송 동작을 설명하는 타이밍 다이어그램이다. 플래쉬-투-SRAM 전송 동작은 플래쉬 셀들의 하나의 선택된 로우에서 SRAM 셀들의 하나의 선택된 로우로 데이터의 동시 전송을 필요로 한다. 플래쉬의 로우와 SRAM의 로우는 전송을 위하여 독립적으로 선택될 수 있다. 도 13을 참조하면, 먼저, 비트라인들이 디스차아지된다. 이 후, 독출 전압들이 플래쉬 로우로 인가되어, 플래쉬 셀들의 내용을 반영하는 비트라인의 바이어스가 발생된다. 마지막으로, SRAM 워드라인이 로직 하이로 상승되어, 플래쉬 셀의 데이터에 따라 비트라인 상으로 차아지되어 SRAM의 데이터로 낳아 채진다. 이러한 전송은 센스-앰프 또는 기입 드라이버의 사용 없이 수행되고, 하나의 로우 전체에 대하여 동시에 이루어진다.
도 14는 SRAM-투-플래쉬 전송 동작을 설명하는 타이밍 다이어그램이다. SRAM-투-플래쉬 전송 동작은 SRAM 셀들의 하나의 선택된 로우에서 플래쉬 셀들의 하나의 선택된 로우로 데이터들이 동시에 이동한다. 도 14를 참조하면, 먼저 비트라인들이 로직 하이로 프리차아지된다. 이 후, SRAM 워드라인이 로직 하이가 되어, SRAM 셀들의 내용들에 의해 비트라인들이 바이어스된다. 비트라인들이 바이어스되어 있는 동안에, 플래쉬 프로그래밍 전압들이 플래쉬 로우의 콘트롤 게이트와 선택 게이트로 인가된다.
로우 기반의 전송 동작은, 개별 셀들을 순차적으로 독출 및 프로그램하지 않고, 로우 전체를 한번에 병렬로 프로그래밍하는 이점이 있다. 플래쉬 삭제 동작은 어레이 기반의 동작으로, 어레이 내의 모든 셀들에 한꺼번에 이루어진다. 추가적인 제어 로직들이 어드레스 디코더, 센스 앰프, 그리고 기입 드라이버 회로들을 제어하기 위하여 구현되는 데, 도 15는 비트라인 프리차아지 및 디스차아지회로들을 나타낸다.
도 15를 참조하면, 프리차아지 회로(200)는, 전원 전압(VCC)이 그 소스에 연결되고 프리차아지 신호(precharge)가 그 게이트에 연결되고 비트라인(BL)이 그 드레인에 연결되는 제1 피모스 트랜지스터(201)와, 전원 전압(VCC)이 그 소스에 연결되고 프리차아지 신호(precharge)가 그 게이트에 연결되고 상보 비트라인(/BL)이 그 드레인에 연결되는 제2 피모스 트랜지스터(202)와, 비트라인(BL)과 상보 비트라인(/BL) 사이에 연결되고 프리차아지 신호(precharge)가 그 게이트에 연결되는 제3 피모스 트랜지스터(203)를 포함한다.
디스차아지 회로(300)는, 접지 전압(VSS)이 그 소스에 연결되고, 디스차아지 신호(discharge)가 그 게이트에 연결되고 비트라인(BL)이 그 드레인에 연결되는 제1 엔모스 트랜지스터(301)와, 접지 전압(VSS)이 그 소스에 연결되고 디스차아지 신호(discharge)가 그 게이트에 연결되고 상보 비트라인(/BL)이 그 드레인에 연결되는 제2 엔모스 트랜지스터(302)와, 비트라인(BL)과 상보 비트라인(/BL) 사이에 연결되고 디스차아지 신호(discharge)가 그 게이트에 연결되는 제3 엔모스 트랜지스터(303)를 포함한다.
비트라인 셰어링 아키텍쳐는 적절한 공정 변경을 동원한 0.25um CMOS 로직 프로세스로 구현된 도 11의 테스트 칩으로 입증하였다. 공정 변경은 플래쉬 프로세스 모듈의 로직 프로세스를 개선하기 위하여 사용된다. 1개의 추가적인 마스크 스텝이 플래쉬 메모리를 위해 사용되고, 3개의 추가적인 마스크 스텝이 고전압 게이트들을 위해 사용된다. 2개의 마스크 스텝은 고전압 웰들을 형성하기 위하여 사용되고, 나머지 1개의 마스크 스텝은 내부 고전압 발생 회로 내 두꺼운 게이트 산화막을 형성하기 위하여 사용된다.
플래쉬 소자의 크기는 10.8F2 이다. 로직 회로들의 게이트 산화막 두께는 55이다. 프로그램 및 삭제 사이클들 후의 문턱 전압의 분포는 0.25V 이내로 나타난다. 플래쉬 소자는 적절한 공정 변화를 동원하여0.04um CMOS 로직 프로세스로까지 스케일 다운될 수 있다. 예컨대, 소자 구조는 스케일링 한계를 강요하지 않는다.
도 16은 추정된 데이터 보유 시간을 나타내는 도면이다. 상온에서는 300년 이상 추정되고, 100℃에서는 적어도 20년 정도로 예견된다. 집적화된 플래쉬 소자의 전형적인 바이어스는표 3과 같다.
시간 Vcg Vpp
프로그램 10us 9.5V 6.5V
삭제 20ms -9.5V 0V
억세스 20ns 3.0V 0V
플래쉬 셀의 프로그래밍 전류는 1.2uA로 측정된다. 차동 쌍 플래쉬 셀의 외부 기입 드라이버를 이용한 프로그래밍 시간은 10us 정도이다. 게다가 SRAM-투-플래쉬 전송 동작을 통하여 32 플래쉬 셀들의 동시 프로그래밍을 행하는 데 걸리는 시간도 또한 10us으로, 셀 당 0.31us 정도의 프로그래밍 시간이 소요된다. 도 17에 도시된 바와 같이, SRAM의 독출 억세스 시간은 20ns 정도로 나타난다. 플래쉬 셀의 삭제 시간은 20ms 정도로 나타난다. 비트라인 셰어링 메모리 어레이의 프로그래밍과 삭제를 위한 동작 전압 범위는 도 18과 도 19의 슈무도(schmoo plot)로 나타난다. SRAM과 플래쉬 사이의 32 비트 동시 데이터 전송 또한 검증된다. 게다가, 1uA 이하의 적은 프로그래밍 전류에 의해, 차아지 펌핑 능력에 의해 제한되던 많은 셀들의 동시 데이터 전송을 수행하는 아키텍쳐의 설계가 가능하다. 예를 들어, 4096 셀들이 4mA 이하의 차아지 펌핑 전류로 동시에 프로그래밍된다면, 셀 당 등가의 프로그래밍 시간은 약 25ns 정도로, 종래의 플래쉬 셀들의 약 500ns을 비교하여 상당히 빠르다. SRAM-투-플래쉬 전송과 플래쉬-투-SRAM 전송을 위한 동작 전압의 범위는, 프로그래밍 및 삭제 동작 범위와 함께, 표 4에 도시된다
전압 범위
프로그래밍 동작 Vcg 8.0V~9.5V
Vpp 4.5V~7V
삭제 동작 Vbg삭제 동작 -8.0V~9.5V
SRAM-투-플래쉬 전송 VCC 2.5V~3.7V
플래쉬-투-SRAM 전송 VCC 2.5V~3.7V
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다
상술한 본 발명의 싱글 칩 메모리 장치에 의하면, 비휘발성 메모리 소자의 프로그래밍 전류가 충분히 작기 때문에 SRAM 셀의 어떠한 노드와 비휘발성 메모리 소자를 하나의 칩에 집적할 수 있다. 이에 따라. 비휘발성 메모리 소자와 SRAM은 비트라인 셰어링 방식으로 연결되고 공유된 비트라인을 통하여 두 메모리 타입 간의 데이터 전송이 쉽게 이루어진다.
또한, 싱글 칩 메모리 장치는 플래쉬 메모리 소자의 낮은 프로그래밍 전류로 인하여 병렬적으로 동시에 여러 개의 비휘발성 메모리 소자가 프로그램되도록 허용한다. 이에 따라, 멀티플 SRAM은 비휘발성 메모리 장치의 대용량 병렬 프로그래밍 동작에 사용될 수 있다.
도 1a 및 도 1b은 본 발명에 따른 개선된 스플릿 게이트 SONOS 구조를 갖는 비휘발성 메모리 셀의 회로 다이어그램과 단면도이다.
도 2 내지 도 6은도 1의 SONOS 구조의 비휘발성 메모리 셀의 특성을 설명하는 그래프들이다.
도 7은 SRAM 셀 내부의 노드 셰어링을 설명하는 회로 다이어그램이다.
도 8은 비휘발성 메모리 장치를 RAM과 함께 직접 집적화하는비트라인 셰어링을 설명하는 도면이다.
도 9는 본 발명에 따른 차동 쌍 플래쉬 셀과 SRAM이 비트라인 셰어링된 구조를 설명하는 도면이다.
도 10은 도 9의 차동 쌍 플래쉬 셀의 독출 동작을 설명하는 도면이다.
도 11은 비트라인 셰어링된 차동 쌍 플래쉬 셀과 SRAM을 집적화한 다이의 사진이다.
도 12는 도 11의 다이 내 셀 어레이의 회로 다이어그램을 나타내는 도면이다.
도 13은 플래쉬-투-SRAM 전송 동작을 설명하는 타이밍 다이어그램이다.
도 14는 SRAM-투-플래쉬 전송 동작을 설명하는 타이밍 다이어그램이다.
도 15는 비트라인 프리차아지 및 디스차아지 회로를 설명하는 도면이다.
도 16 내지 도 19는 도 11 의 다이의 특성들을 설명하는 그래프들이다.

Claims (7)

  1. 제1 플래쉬 셀의 소스가 비트라인에 연결되고, 제2 플래쉬 셀의 소스가 상보 비트라인에 연결되고, 상기 제1 및 제2 플래쉬 셀들의 콘트롤 게이트들이공유되고, 상기 제1 및 제2 플래쉬 셀들의 선택 게이트들이 공유되고, 상기 제1 및 제2 플래쉬 셀들의 드레인들이 공유되는 적어도 하나 이상의 차동 쌍 플래쉬 셀; 및
    상기 비트라인과 상기 상보 비트라인 사이에 연결되고, 워드라인에 연결되는 적어도 하나 이상의 SRAM 셀을 구비하는 것을 특징으로 하는 싱글 칩 메모리 장치.
  2. 제1항에 있어서, 상기 차동 셀 플래쉬 셀은
    기판;
    상기 기판 표면에 이격되어 형성된 소스 및 드레인 영역들
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판의 일부 표면 위에 형성된 ONO막;
    상기 ONO막 위에 형성된 콘트롤 게이트; 및
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판의 나머지 표면 위와, 상기 ONO 막 및 상기 콘트롤 게이트 측면과, 상기 콘트롤 게이트의 상부 일부분에 걸쳐 형성되는 선택 게이트로 구성되는 스플릿 게이트 SONOS 구조를 갖는 것을 특징으로 하는 싱글 칩 메모리 장치.
  3. 제1항에 있어서, 상기 SRAM 셀은
    상기 비트라인이 그 드레인에 연결되고, 상기 워드라인이 그 게이트에 연결되는 제1 엔모스 트랜지스터;
    상기 상보 비트라인이그 드레인에 연결되고, 상기 워드라인이 그 게이트에 연결되는 제2 엔모스 트랜지스터;
    전원 전압이 그 소스에 연결되고, 상기 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고, 상기 제2 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되고, 상기 제1 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제2 피모스 트랜지스터;
    접지 전압이 그 소스에 연결되고, 상기 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고, 상기 제2 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제3 엔모스 트랜지스터; 및
    상기 접지 전압이 그 소스에 연결되고, 상기 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되고, 상기 제1 엔모스 트랜지스터의 소스가 그 게이트에 연결되는 제4 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 칩 메모리 장치.
  4. 제1항에 있어서, 상기 싱글 칩 메모리 장치는
    상기 비트라인과 상기 상보 비트라인 사이에 프리차아지 회로를 더 구비하고,
    상기 프리차아지 회로는
    전원 전압이 그 소스에 연결되고, 프리차아지 신호가 그 게이트에 연결되고, 상기 비트라인이 그 드레인에 연결되는 제1 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되고, 상기 상보 비트라인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 및
    상기 비트라인과 상기 상보 비트라인 사이에 연결되고, 상기 프리차아지 신호가 그 게이트에 연결되는 제3 피모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 칩 메모리 장치.
  5. 제1항에 있어서, 상기 싱글 칩 메모리 장치는
    상기 비트라인과 상기 상보 비트라인 사이에 디스차아지 회로를 더 구비하고,
    상기 디스차아지 회로는
    접지 전압이 그 소스에 연결되고, 디스차아지 신호가 그 게이트에 연결되고, 상기 비트라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터;
    상기 접지 전압이 그 소스에 연결되고, 상기 디스차아지 신호가 그 게이트에 연결되고, 상기 상보 비트라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터; 및
    상기 비트라인과 상기 상보 비트라인 사이에 연결되고, 상기 디스차아지 신호가 그 게이트에 연결되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 싱글 칩 메모리 장치.
  6. 제1항에 있어서, 상기 싱글 칩 메모리 장치는
    상기 비트라인 및 상기 상보 비트라인을 로직 로우로 디스차아지시킨 후, 상기 차동 쌍 플래쉬 셀들로 독출 전압을 인가하여 상기 제1 및 상기 제2 플래쉬 셀들의 데이터에 따라 상기 비트라인 및 상기 상보 비트라인이디벨롭(develop)되면, 상기 SRAM 셀의 워드라인이 인에이블되어 플래쉬-투-SRAM 전송이 이루어지는 것을 특징으로 하는 싱글 칩 메모리 장치.
  7. 제1항에 있어서, 상기 싱글 칩 메모리 장치는
    상기 비트라인 및 상기 상보 비트라인을 로직 하이로 프리차아지시킨 후, 상기 SRAM 셀의 워드라인이 활성화되어, 상기 SRAM 셀의 데이터에 따라 상기 비트라인 및 상기 상보 비트라인이 디벨롭(develop)되면, 상기 차동 쌍 플래쉬 들의 콘트롤 게이트와 선택 게이트로 플래쉬 프로그래밍 전압들이 인가되어 SRAM-투-플래쉬 전송이 이루어지는것을 특징으로 하는 싱글 칩 메모리 장치.
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