TW201314689A - 非揮發性記憶體的編程方法 - Google Patents

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Abstract

記憶體的每一記憶單元包含一井區、一源極區、一汲極區、一儲存層及一閘極。該複數個記憶單元排列成一矩陣。同一行的汲極區耦接到相同的位元線，同一列的閘極耦接到相同的字元線，同一行的源極區耦接到相同的源極線。該記憶體的編程方法包含供應一第一電壓於一字元線；供應一第二電壓於一位元線；供應一第三電壓於一源極線；供應一基底電壓於該複數個記憶單元。該第二電壓與該第一電壓的壓差及該第三電壓與該第一電壓的壓差至少大於一編程閥值電壓。

Description

非揮發性記憶體的編程方法
本發明係關於非揮發性記憶體，尤指一種非揮性記憶體的編程方法。
當今非揮發性記憶體的應用中，關鍵尺寸(critical dimension)的敏感度(sensitivity)常常成為非揮發記憶體的性能發展的瓶頸。利用Fowler-Nordheim(FN)機制來編程非揮發記憶體因具有良好的一致性，所以降低了對關鍵尺寸的敏感度，然而利用(FN)機制編程卻有速度較慢的缺點。利用熱載子(例如能帶對能帶熱電子(BBHE))機制來編程非揮發記憶體具有較快的速度，但是對關鍵尺寸有較高的敏感度，因此限制了該編程方法於非揮發性記憶體的應用。是故，如何有效提高非揮發記憶體的編程速度且又不受對關鍵尺寸的敏感度影響將是本發明之重點。
本發明的一實施例揭露一種用於記憶體的編程方法，其中該記憶體的複數個記憶單元的每一記憶單元包含具有一第一導電類型的一井區、具有與該第一導電類型相反的一第二導電類型的一源極區及一汲極區、一儲存層及一閘極，該複數個記憶單元排列成一矩陣。位於該矩陣同一行的M個記憶單元的M個汲極區耦接於一位元 線，該M個記憶單元的M個源極區耦接於一源極線，且位於該矩陣同一列的N個記憶單元的N個閘極耦接於一字元線。該編程方法包含供應一第一電壓於該字元線；供應相異於該第一電壓的一第二電壓於該位元線，且該第二電壓與該第一電壓的壓差至少大於一編程閥值電壓；供應相異於該第一電壓的一第三電壓於該源極線，且該第三電壓與該第一電壓的壓差至少大於該編程閥值電壓；供應一基底電壓於該複數個記憶單元。
本發明的另一實施例揭露一種記憶體陣列，包含複數個記憶單元、一字元線耦接於該記憶體陣列的一列複數個記憶單元之複數個閘極用以於執行一編程操作時提供一第一電壓予該複數個閘極、一位元線耦接於該記憶體陣列的一行複數個記憶單元之複數個第一端用以於執行該編程操作時提供一第二電壓予該複數個第一端且該第二電壓與該第一電壓的壓差至少大於一編程閥值電壓、一源極線耦接於該記憶體陣列的該行複數個記憶單元之複數個第二端且與其他條源極線不互相耦接，該源極線係用以於執行該編程操作時提供一第三電壓予該複數個第二端且該第三電壓與該第一電壓的壓差至少大於該編程閥值電壓及一基底電壓傳輸線用以於執行該編程操作時提供一基底電壓予每一記憶單元的井端。
利用本發明的記憶體架構及編程方法可使記憶體陣列具有雙邊能帶對能帶熱電子(BBHE)機制的編程速度且對關鍵尺寸的變化不敏感。
請參照第1圖，第1圖係為本發明的一實施例說明一記憶體陣列10的示意圖。記憶體陣列10包含複數條字元線100A-100C、複數條位元線110A-110C、複數條源極線120A-120C及複數個記憶單元130A-130I。為方便說明，在第1圖中僅畫出九個記憶單元。實際上，記憶體陣列10可包含更多的記憶單元。
舉例而言，記憶單元130E可以為一金氧半導體(MOS)電晶體，例如P型MOS(PMOS)或N型MOS(NMOS)電晶體，且可以包含一堆疊式介電儲存層。記憶單元130E具有一閘極耦接於字元線100B、一汲極耦接於位元線110B及一源極耦接於源極線120B。複數條源極線120A-120C不互相耦接。
請參照第2圖及第3圖。第2圖係為記憶體陣列10的記憶單元130E的編程操作示意圖。第3圖係為記憶單元130E於執行編程操作時的示意圖。記憶單元130E包含一多晶矽閘極131、一源極區132、一汲極區133、一基底區134及一電荷捕捉層135。若記憶單元130E為一PMOS電晶體，則編程記憶單元130E時，透過字元線100B供應一高電壓V1到記憶單元130E的閘極131；透過位元線110B供應一第一低電壓V2到記憶單元130E的汲極133；並透過源極線120B供應一第二低電壓V3到記憶單元130E的源極132。在一實施例中，高電壓V1可為7V，第一低電壓V2可為-5V，第二低 電壓V3可為-5V。上述實施例中第一低電壓V2及第二低電壓V3的電壓相同。在另一實施例中第一低電壓V2及第二低電壓V3的電壓可以相異。又另一實施例中，可設定足以用來編程記憶單元130E的一編程閥值電壓，也就是足以對記憶單元130E執行能帶對能帶熱電子編程(BBHE)的電壓值。編程閥值電壓可為7V，此時第一低電壓V2可設定為-5V且第二低電壓V3可設定為-3V。如此一來，第一低電壓V2與高電壓V1間只需至少有大於編程閥值電壓的電壓差，且第二低電壓V3與高電壓V1間也只需至少有大於編程閥值電壓的電壓差，即可執行編程操作。利用上述方法，熱電子136、137穿隧到電荷捕捉層135，而電洞138、139被吸引到基底區134。於執行編程記憶單元130E操作中，所有其他的字元線、其他的位元線及其他的源極線可以設定為0V。
如第2圖所示，於執行編程記憶單元130E時，記憶體10的記憶單元130E以外的其他記憶單元處於不同的狀態。記憶單元130D及130F受到來自列的電壓應力，因為記憶單元130D及130F的閘極接受到字元線100B的高電壓V1，而汲極及源極則接受到0V電壓。記憶單元130B及130H受到來自行的電壓應力，因為記憶單元130B及130H的閘極接受到0V電壓，而汲極及源極則分別接受到第一低電壓V2及第二低電壓V3。記憶單元130A、130C、130G及130I則受到井區干擾，因為其閘極、汲極及源極都接受0V電壓。
請參考第4圖，第4圖係為記憶體陣列10的記憶單元130E於 執行一讀取操作時的電壓示意圖。執行讀取操作時，高電壓V1設定為0V，第一低電壓V2設定為-1.5V且第二低電壓V3設定為0V。所有其他的源極線及位元線的電壓都設定為0V，且所有其他的字元線的電壓都設定為4V。由記憶單元130E中讀出讀取電流以判定記憶單元130E編程後的狀態(1或0)。
請參考第5圖，第5圖係為第1圖的記憶體陣列10的佈局示意圖。複數條字元線100A-100C可以由多晶矽所形成，複數條位元線110A-110C及複數條源極線120A-120C可形成於一金屬層，例如製程中典型的Metal 1(M1)層。複數個連接端140用以導通複數條位元線110A-110C與相對應的複數個記憶單元130A-130I的各別的汲極區，並且用以導通複數條源極線120A-120C與相對應的複數個記憶單元130A-130I的各別的源極區。複數條源極線120A-120C不互相耦接。記憶體陣列10可以形成於一具有一第一導電類型的一井區，第一導電類型可以是N型。複數個記憶單元130A-130I的汲極及源極可以為與第一導電類型相反的一第二導電類型，第二導電類型可以是P型。
利用上述的記憶體架構及編程方法可使記憶體陣列10具有雙邊能帶對能帶熱電子(BBHE)機制的編程速度且對關鍵尺寸的變化不敏感。同時編程時只受到非常小的干擾。能帶對能帶熱電子(BBHE)編程機制也可使記憶體陣列10有良好的編程抹去窗口。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧記憶體陣列
100A-100C‧‧‧字元線
110A-110C‧‧‧位元線
120A-120C‧‧‧源極線
130A-130I‧‧‧記憶單元
131‧‧‧閘極
132‧‧‧源極區
133‧‧‧汲極區
134‧‧‧基底區
135‧‧‧電荷捕捉層
136、137‧‧‧熱電子
138、139‧‧‧電洞
140‧‧‧連接端
M1‧‧‧金屬層
V1‧‧‧高電壓
V2‧‧‧第一低電壓
V3‧‧‧第二低電壓
第1圖係為本發明的一實施例說明記憶體陣列的示意圖。
第2圖係為記憶體陣列的記憶單元的編程操作示意圖。
第3圖係為記憶單元於執行編程操作時的示意圖。
第4圖係為記憶體陣列的記憶單元於執行讀取操作時的電壓示意圖。
第5圖係為第1圖的記憶體陣列的佈局示意圖。
10‧‧‧記憶體陣列
100A-100C‧‧‧字元線
110A-110C‧‧‧位元線
120A-120C‧‧‧源極線
130A-130I‧‧‧記憶單元
V1‧‧‧高電壓
V2‧‧‧第一低電壓
V3‧‧‧第二低電壓

Claims (15)

  1. 一種用於記憶體的編程方法，該記憶體的複數個記憶單元的每一記憶單元包含具有一第一導電類型的一井區、具有與該第一導電類型相反的一第二導電類型的一源極區及一汲極區、一儲存層及一閘極，該複數個記憶單元排列成一矩陣，位於該矩陣同一行的M個記憶單元的M個汲極區耦接於一位元線，該M個記憶單元的M個源極區耦接於一源極線，且位於該矩陣同一列的N個記憶單元的N個閘極耦接於一字元線，該編程方法包含：供應一第一電壓於該字元線；供應相異於該第一電壓的一第二電壓於該位元線，且該第二電壓與該第一電壓的壓差至少大於一編程閥值電壓；供應相異於該第一電壓的一第三電壓於該源極線，且該第三電壓與該第一電壓的壓差至少大於該編程閥值電壓；及供應一基底電壓於該複數個記憶單元；其中M>1，N>1。
  2. 如請求項1所述的方法，其中該第二電壓實質上等於該第三電壓。
  3. 如請求項1所述的方法，其中該第二電壓相異於該第三電壓。
  4. 如請求項1所述的方法，其中該第一導電類型為N型，該第二 導電類型為P型，該第二電壓低於該第一電壓且該第三電壓低於該第一電壓。
  5. 如請求項1所述的方法，其中該編程閥值電壓的電壓值足以對該記憶單元引發能帶對能帶熱電子編程。
  6. 如請求項1所述的方法，其中該記憶體的N條源極線不互相耦接。
  7. 如請求項1所述的方法，其中該儲存層係為一堆疊式介電儲存層。
  8. 一種記憶體陣列，包含：複數個記憶單元，其中每一記憶單元包含：一閘極；一第一端；一第二端；及一井端；一字元線，耦接於該記憶體陣列的一列複數個記憶單元的複數個閘極，用以於執行一編程操作時提供一第一電壓予該複數個閘極；一位元線，耦接於該記憶體陣列的一行複數個記憶單元的複數個第一端，用以於執行該編程操作時提供一第二電壓予該複 數個第一端，且該第二電壓與該第一電壓的壓差至少大於一編程閥值電壓；一源極線，耦接於該記憶體陣列的該行複數個記憶單元的複數個第二端，且與其他條源極線不互相耦接，該源極線係用以於執行該編程操作時提供一第三電壓予該複數個第二端，且該第三電壓與該第一電壓的壓差至少大於該編程閥值電壓；及一基底電壓傳輸線，用以於執行該編程操作時提供一基底電壓予每一記憶單元的井端。
  9. 如請求項8所述的記憶體陣列，其中該第二電壓實質上等於該第三電壓。
  10. 如請求項8所述的記憶體陣列，其中該第二電壓相異於該第三電壓。
  11. 如請求項8所述的記憶體陣列，其中該井端耦接於該記憶單元中具有一第一導電類型的的一井區，該第一端耦接於具有與該第一導電類型相反的一第二導電類型的一汲極區，該第二端耦接於具有該第二導電類型的一源極區。
  12. 如請求項11所述的記憶體陣列，其中該第一導電類型為N型，該第二導電類型為P型，該第二電壓低於該第一電壓且該第三 電壓低於該第一電壓。
  13. 如請求項8所述的記憶體陣列，其中該編程閥值電壓的電壓值足以對該記憶單元引發能帶對能帶熱電子編程。
  14. 如請求項8所述的記憶體陣列，其中該記憶單元另包含一儲存層。
  15. 如請求項14所述的記憶體陣列，其中該儲存層係為一堆疊式介電儲存層。
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