JP2013080549A - メモリのプログラミング方法及びメモリアレイ - Google Patents

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Abstract

【課題】クリティカル・ディメンションの変動に鈍感であり且つ高速なメモリプログラミング方法等を提供する。
【解決手段】メモリの複数のメモリセルの夫々は、ウェルと、ソース及びドレイン領域と、記憶レイヤと、ゲートとを有する。メモリセルはマトリクス状である。同じ列ドレイン領域は同じビットラインへ接続し、同じ行ゲートは同じワードラインへ接続し、同じ列ソース領域は同じソースラインへ接続する。メモリは、いずれかのメモリセルへ電気的に接続されたワードラインへ第１の電圧を印加し、そのメモリセルへ電気的に接続されたビットラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第２の電圧を印加し、そのメモリセルへ電気的に接続されたソースラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第３の電圧を印加し、複数のメモリセルへ基板電圧を印加することによって、プログラミングされる。
【選択図】図２

Description

本発明は、不揮発性メモリに関し、より具体的には、不揮発性メモリをプログラミングする方法に関する。
現在の不揮発性メモリ応用では、クリティカル・ディメンション感度は、性能改善における障壁である。クリティカル・ディメンションに対して低い感度を示す１つのプログラミング方法はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）プログラミングであり、これは良好な一様性を有し、従って、クリティカル・ディメンション感度が低い。しかし、ＦＮプログラミングはスローでもある。ホットキャリア・プログラミング（例えば、バンド間ホットエレクトロン（band-to-band hot electron）（ＢＢＨＥ）・プログラミング）はより速いが、クリティカル・ディメンションに対してより敏感であり、このことは、不揮発性メモリプログラミング技術としてのその用途を制限する。
本発明は、クリティカル・ディメンションの変動に鈍感であり且つ高速なメモリプログラミング方法及びメモリアレイを提供することを目的とする。
実施形態に従って、プログラミング方法は、メモリにおける使用のためである。前記メモリの複数のメモリセルの夫々のメモリセルは、第１の導電型を有するウェルと、該第１の導電型とは反対の第２の導電型のソース及びドレイン領域と、記憶レイヤと、ゲートとを有する。前記複数のメモリセルは、同じビットラインへ電気的に接続された同じ列にあるドレイン領域と、同じワードラインへ電気的に接続された同じ行にあるゲートと、同じソースラインへ接続された同じ列にあるソース領域とを有してマトリクス状に配置される。当該プログラミング方法は、前記複数のメモリセルのいずれかのメモリセルへ電気的に接続されたワードラインへ第１の電圧を印加するステップと、当該メモリセルへ電気的に接続されたビットラインへ、少なくともプログラミング閾値だけ前記第１の電圧と異なる第２の電圧を印加するステップと、当該メモリセルへ電気的に接続されたソースラインへ、少なくとも前記プログラミング閾値だけ前記第１の電圧と異なる第３の電圧を印加するステップと、前記複数のメモリセルへ基板電圧を印加するステップとを有する。
実施形態に従って、メモリアレイは、当該メモリアレイのメモリセルの列へ電気的に接続されるビットラインと、当該メモリアレイのメモリセルの列へ電気的に接続され、当該メモリアレイの他のソースラインへは電気的に接続されないソースラインと、当該メモリアレイのメモリセルの行へ電気的に接続されるワードラインと、メモリセルとを有する。前記メモリセルは、プログラミング動作中に第１の電圧を受けるよう前記ワードラインへ電気的に接続されるゲート端子と、前記プログラミング動作中に少なくともプログラミング閾値だけ前記第１の電圧と異なる第２の電圧を受けるよう前記ビットラインへ電気的に接続される第１の端子と、前記プログラミング動作中に少なくとも前記プログラミング閾値だけ前記第１の電圧と異なる第３の電圧を受けるよう前記ソースラインへ電気的に接続される第２の端子と、前記プログラミング動作中に基板電圧を受けるウェル端子とを有する。
本発明の実施形態によれば、クリティカル・ディメンションの変動に鈍感であり且つ高速なメモリプログラミング方法及びメモリアレイを提供することが可能となる。
実施形態に従うメモリアレイの図である。 メモリアレイのメモリセル１３０Ｅのプログラミングを説明する図である。 プログラミングの間のメモリセル１３０Ｅの図である。 メモリアレイのメモリセルに対する読出動作の電圧を示す図である。 図１のメモリアレイ１０のレイアウトを示す図である。
本発明の上記の及び他の目的は、図面において表される好ましい実施形態の以下の詳細な説明を読むことで間違いなく当業者に明らかになるであろう。
図１を参照されたい。図１は、実施形態に従うメモリアレイ１０の図である。メモリアレイ１０は、複数のワードライン１００Ａ〜１００Ｃと、複数のビットライン１１０Ａ〜１１０Ｃと、複数のソースライン１２０Ａ〜１２０Ｃと、複数のメモリセル１３０Ａ〜１３０Ｉとを有する。記載の簡単さのために、図１においては、９つのメモリセルしか示されていない。実際には、メモリアレイ１０は、図１に示された９つよりも多い多数のメモリセルを有してよい。
メモリセル１３０Ｅを例とすると、メモリセル１３０Ｅは、金属酸化膜半導体（ＭＯＳ）トランジスタ（例えば、Ｐ型ＭＯＳ（ＰＭＯＳ）又はＮ型ＭＯＳ（ＮＭＯＳ）トランジスタ）であってよく、スタック誘電体記憶レイヤを有してよい。メモリセル１３０Ｅは、ワードライン１００Ｂへ電気的に接続されているゲート端子と、ビットライン１１０Ｂへ電気的に接続されているドレイン端子と、ソースライン１２０Bへ電気的に接続されているソース端子とを有する。ソースライン１２０Ａ〜１２０Ｃは、互いに電気的に接続されていない。
図２及び図３を参照されたい。図２は、メモリアレイ１０のメモリセル１３０Ｅのプログラミングを説明する図である。図３は、プログラミングの間のメモリセル１３０Ｅの図である。メモリセル１３０Ｅは、ポリシリコンゲート１３１と、ソース領域１３２と、ドレイン領域１３３と、基板領域１３４と、電荷トラップレイヤ１３５とを有する。メモリセル１３０Ｅをプログラミングするよう、メモリセル１３０ＥがＰＭＯＳトランジスタである場合に、ハイ電圧Ｖ１がワードライン１００Ｂを通じてメモリセル１３０Ｅのゲート１３１へ印加され、第１のロー電圧Ｖ２がビットライン１１０Ｂを通じてメモリセル１３０Ｅのドレイン１３３へ印加され、第２のロー電圧Ｖ３がソースライン１２０Ｂを通じてメモリセル１３０Ｅのソース１３２へ印加される。例えば、ハイ電圧Ｖ１は７ボルトであってよく、第１のロー電圧Ｖ２は−５ボルトであってよく、第２のロー電圧Ｖ３は−５ボルトであってよい。この例において、第１のロー電圧Ｖ２及び第２のロー電圧Ｖ３は同じである。第１のロー電圧Ｖ２及び第２のロー電圧Ｖ３は異なってもよい。例えば、例えばＢＢＨＥプログラミングによりメモリセル１３０Ｅをプログラミングするに十分な電圧差を示すプログラミング閾値が設定されてよい。プログラミング閾値は７ボルトであってよい。その場合に、第１のロー電圧Ｖ２は−５ボルトに設定されてよく、第２のロー電圧Ｖ３は−３ボルトに設定されてよい。よって、第１のロー電圧Ｖ２は、プログラミング閾値を超えるほど十分にハイ電圧Ｖ１と異なってさえいればよく、第２のロー電圧Ｖ３は、プログラミング閾値を超えるほど十分にハイ電圧Ｖ１と異なってさえいればよい。上記の方法によれば、ホットエレクトロン１３６、１３７は電荷トラップレイヤ１３５へ通り抜け、ホール１３８、１３９は基板１３４と引き下がる。メモリセル１３０Ｅのプログラミングの間、全ての他のワードライン、ビットライン、及びソースラインは０ボルトに設定されてよい。
図２において示されるように、プログラミングの間、プログラミング下のセル（図２のセル１３０Ｅ）以外のアレイ１０のセルは異なった状態にある。セル１３０Ｄ及び１３０Ｆは、ゲート端子へハイ電圧Ｖ１を印加され且つソース及びドレイン端子へ０ボルトを印加された行ストレスを受ける。セル１３０Ｂ及び１３０Ｈは、ゲート端子へ０ボルトを印加され且つドレイン及びソース端子へ夫々第１及び第２のロー電圧Ｖ２、Ｖ３を印加された列ストレスを受ける。セル１３０Ａ、１３０Ｃ、１３０Ｇ及び１３０Ｉは、全ての端子（ゲート、ドレイン、ソース）が０ボルトに設定されたウェルディスターブ（well disturb）を受ける。
図４を参照されたい。図４は、メモリアレイ１０のメモリセル１３０Ｅに対する読出動作の電圧を示す図である。読出の間、電圧Ｖ１は０ボルトに設定され、電圧Ｖ２は−１．５ボルトに設定され、電圧Ｖ３は０ボルトに設定される。全ての他のソース及びビットライン電圧は０ボルトに設定され、全ての他のワードライン電圧は４ボルトに設定される。読出電流は、メモリセル１３０Ｅのプログラム状態（１又は０）を決定するよう、メモリセル１３０Ｅから読み出される。
図５を参照されたい。図５は、図１のメモリアレイ１０のレイアウトを示す図である。ワードライン１００Ａ〜１００Ｃはポリシリコンから形成されてよく、ビットライン１１０Ａ〜１１０Ｃ及びソースライン１２０Ａ〜１２０Ｃは金属レイヤ（例えば、典型的なプロセルの金属１（Ｍ１））から形成されてよい。接点１４０は、ビットライン１１０Ａ〜１１０Ｃを、対応するメモリセル１３０Ａ〜１３０Ｉの夫々のドレイン領域へ電気的に接続し、ソースライン１２０Ａ〜１２０Ｃを、対応するメモリセル１３０Ａ〜１３０Ｉの夫々のソース領域へ電気的に接続する。ソースライン１２０Ａ〜１２０Ｃは相互には電気的に接続されない。メモリアレイ１０は、第１の導電型（例えば、Ｎ型）を有するウェルにおいて構成されてよい。夫々のメモリセル１３０Ａ〜１３０Ｉのソース及びドレイン領域は、第１の導電型とは反対の第２の導電型（例えば、Ｐ型）であってよい。
上記のアーキテクチャ及びプログラミング方法によれば、メモリアレイ１０は、ポリシリコン・クリティカル・ディメンション（ＣＤ）の変動に対して鈍感であるツインサイド(twin-side)ＢＢＨＥ速度を有する。プログラム障害（program disturbance）もごく僅かである。また、ＢＢＨＥプログラミングは、メモリアレイ１０において良好なプログラム・イレースウィンドウ（erase window）を達成する。
装置及び方法の多数の代替及び変更が本発明の教示を維持しながら行われてよいことは、当業者に容易に理解されるであろう。従って、上記の開示は、添付の特許請求の範囲の技術的範囲によってのみ限定されると解されるべきである。
［関連出願の相互参照］
本願は、２０１１年９月３０日付けで出願された米国特許仮出願第６１／５４１０８５号（発明の名称「Method of Programming Nonvolatile Memory」）に基づく優先権を主張するものです。その内容は、全文を参照により本願に援用される。
１０ メモリアレイ
１００Ａ〜１００Ｃ ワードライン
１１０Ａ〜１１０Ｃ ビットライン
１２０Ａ〜１２０Ｃ ソースライン
１３０Ａ〜１３０Ｉ メモリセル
１３１ ポリシリコンゲート
１３２ ソース領域
１３３ ドレイン領域
１３４ 基板領域
１３５ 電荷トラップレイヤ
１３６，１３７ ホットエレクトロン
１３８，１３９ ホール
１４０ 接点
Ｖ１ ハイ電圧
Ｖ２，Ｖ３ ロー電圧

Claims (15)

  1. メモリにおける使用のためのプログラミング方法であって、前記メモリの複数のメモリセルの夫々のメモリセルは、第１の導電型を有するウェルと、該第１の導電型とは反対の第２の導電型のソース及びドレイン領域と、記憶レイヤと、ゲートとを有し、前記複数のメモリセルは、同じビットラインへ電気的に接続された同じ列にあるドレイン領域と、同じワードラインへ電気的に接続された同じ行にあるゲートと、同じソースラインへ接続された同じ列にあるソース領域とを有してマトリクス状に配置される、プログラミング方法において、
    前記複数のメモリセルのいずれかのメモリセルへ電気的に接続されたワードラインへ第１の電圧を印加するステップと、
    当該メモリセルへ電気的に接続されたビットラインへ、少なくともプログラミング閾値だけ前記第１の電圧と異なる第２の電圧を印加するステップと、
    当該メモリセルへ電気的に接続されたソースラインへ、少なくとも前記プログラミング閾値だけ前記第１の電圧と異なる第３の電圧を印加するステップと、
    前記複数のメモリセルへ基板電圧を印加するステップと
    を有するプログラミング方法。
  2. 前記第２の電圧は、前記第３の電圧と略同じである、
    請求項１に記載のプログラミング方法。
  3. 前記第２の電圧は、前記第３の電圧と異なる、
    請求項１に記載のプログラミング方法。
  4. 前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、
    前記第２の電圧は前記第１の電圧よりも低く、前記第３の電圧は前記第１の電圧よりも低い、
    請求項１に記載のプログラミング方法。
  5. 前記プログラミング閾値は、前記メモリセルのバンド間ホットエレクトロン・プログラミングを引き起こすほど十分に大きい、
    請求項１に記載のプログラミング方法。
  6. 前記メモリのソースラインどうしは、電気的に接続されない、
    請求項１に記載のプログラミング方法。
  7. 前記記憶レイヤは、スタック誘電体記憶レイヤである、
    請求項１に記載のプログラミング方法。
  8. メモリアレイであって、
    当該メモリアレイのメモリセルの列へ電気的に接続されるビットラインと、
    当該メモリアレイのメモリセルの列へ電気的に接続され、当該メモリアレイの他のソースラインへは電気的に接続されないソースラインと、
    当該メモリアレイのメモリセルの行へ電気的に接続されるワードラインと
    を有し、
    前記メモリセルの夫々は、
    プログラミング動作中に第１の電圧を受けるよう前記ワードラインへ電気的に接続されるゲート端子と、
    前記プログラミング動作中に少なくともプログラミング閾値だけ前記第１の電圧と異なる第２の電圧を受けるよう前記ビットラインへ電気的に接続される第１の端子と、
    前記プログラミング動作中に少なくとも前記プログラミング閾値だけ前記第１の電圧と異なる第３の電圧を受けるよう前記ソースラインへ電気的に接続される第２の端子と、
    前記プログラミング動作中に基板電圧を受けるウェル端子と
    を有する、メモリアレイ。
  9. 前記第２の電圧は、前記第３の電圧と略同じである、
    請求項８に記載のメモリアレイ。
  10. 前記第２の電圧は、前記第３の電圧と異なる、
    請求項８に記載のメモリアレイ。
  11. 前記ウェル端子は、第１の導電型を有する前記メモリセルのウェル領域へ電気的に接続され、前記第１の端子は、前記第１の導電型とは反対の第２の導電型のソース領域へ電気的に接続され、前記第２の端子は、前記第２の導電型のドレイン領域へ電気的に接続される、
    請求項８に記載のメモリアレイ。
  12. 前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、
    前記第２の電圧は前記第１の電圧よりも低く、前記第３の電圧は前記第１の電圧よりも低い、
    請求項１１に記載のメモリアレイ。
  13. 前記プログラミング閾値は、前記メモリセルのバンド間ホットエレクトロン・プログラミングを引き起こすほど十分に大きい、
    請求項８に記載のメモリアレイ。
  14. 前記メモリセルは、記憶レイヤを更に有する、
    請求項８に記載のメモリアレイ。
  15. 前記記憶レイヤは、スタック誘電体記憶レイヤである、
    請求項１４に記載のメモリアレイ。
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