KR102167600B1 - 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자 - Google Patents

이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자 Download PDF

Info

Publication number
KR102167600B1
KR102167600B1 KR1020140051419A KR20140051419A KR102167600B1 KR 102167600 B1 KR102167600 B1 KR 102167600B1 KR 1020140051419 A KR1020140051419 A KR 1020140051419A KR 20140051419 A KR20140051419 A KR 20140051419A KR 102167600 B1 KR102167600 B1 KR 102167600B1
Authority
KR
South Korea
Prior art keywords
selection
unit cells
lines
selection lines
field effect
Prior art date
Application number
KR1020140051419A
Other languages
English (en)
Other versions
KR20150124660A (ko
Inventor
이용섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140051419A priority Critical patent/KR102167600B1/ko
Priority to TW103125074A priority patent/TWI618065B/zh
Priority to US14/341,505 priority patent/US9355726B2/en
Priority to CN201410400687.8A priority patent/CN105023611B/zh
Publication of KR20150124660A publication Critical patent/KR20150124660A/ko
Priority to US14/968,096 priority patent/US9916898B2/en
Application granted granted Critical
Publication of KR102167600B1 publication Critical patent/KR102167600B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

이피롬 셀 어레이는, 플로팅 게이트를 갖는 단일 모스 전계효과트랜지스터로 이루어지는 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이와, 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들과, 그리고 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하고, 프로그램 또는 리드되는 선택 단위셀은 상기 제1 선택라인들 및 제2 선택라인들에 의해 선택된다.

Description

이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자{EPROM cell array, method of operating the same, and memory device having the same}
본 출원은 불휘발성 메모리소자에 관한 것으로서, 특히 전기적으로 프로그램 가능한 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자에 관한 것이다.
이피롬(EPROM; Electrically Programmable ROM)은 전기적으로 프로그램 가능한 롬(ROM)을 의미한다. 램(RAM)과 다르게 이피롬은 메모리로의 파워 공급이 스위치 오프되더라도 정보를 유지하는 메모리로 이루어진다. 이피롬 소자는 소스, 드레인, 및 소스와 드레인 사이의 도전 채널을 갖는 전계효과트랜지스터(FET)를 포함한다. 이 전계효과트랜지스터는 채널 위에 배치되는 플로팅 게이트를 갖는다. 플로팅 게이트는 전기적으로 독립적이다. 정보는 플로팅 게이트에 전하들이 주입됨으로써 저장될 수 있다. 전기적으로 독립되어 있으므로, 파워 공급이 스위치 오프되더라도 전하들은 플로팅 게이트에 남아 있게 된다. 플로팅 게이트의 전하들은 전계효과트랜지스터의 소스 및 드레인 사이의 채널의 도전성에 영향을 준다. 따라서 소스와 드레인 사이에 흐르는 전류를 검출함으로써 메모리소자로부터의 정보를 판독할 수 있다.
본 출원이 해결하고자 하는 과제는, 모스(MOS; Metal Oxide Semiconductor) 구조의 플로팅 게이트를 갖는 전계효과트랜지스터(FET)가 단위셀들로 이루어지는 셀 어레이에서 선택 트랜지스터 없이 선택된 단위셀에 대한 프로그램 및 리드 동작 이루어지도록 할 수 있는 이피롬 셀 어레이를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 이피롬 셀 어레이의 동작 방법을 제공하는 것이다.
본 출원이 해결하고자 하는 또 다른 과제는, 위와 같은 이피롬 셀 어레이를 포함하는 메모리소자를 제공하는 것이다.
일 예에 따른 이피롬 셀 어레이는, 플로팅 게이트를 갖는 단일 모스 전계효과트랜지스터로 이루어지는 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이와, 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들과, 그리고 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하고, 프로그램 또는 리드되는 선택 단위셀은 상기 제1 선택라인들 및 제2 선택라인들에 의해 선택된다.
일 예에 따른 이피롬 셀 어레이의 동작방법은, 플로팅 게이트를 갖는 단일 모스 트랜지스터로 이루어진 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이와, 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들과, 그리고 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하는 이피롬 셀 어레이의 동작 방법에 있어서, 선택된 단위셀에 연결되는 제1 선택라인에 0V를 인가하고 나머지 제1 선택라인들은 플로팅시키며, 선택된 단위셀에 연결되는 제2 선택라인에 프로그램 전압을 인가하고 나머지 제2 선택라인들을 플로팅시켜 상기 선택된 단위셀을 프로그램하는 단계를 포함한다.
일 예에 따른 이피롬 셀 어레이를 포함하는 메모리소자는, 플로팅 게이트를 갖는 단일 모스 전계효과트랜지스터로 이루어지는 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이와, 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들과, 그리고 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하는 이피롬 셀 어레이와, 제1 선택라인들과 연결되어 제1 선택라인들에 선택적으로 0V가 인가되도록 하는 스위칭부와, 스위칭부에 선택적인 인에이블 신호를 입력하기 위한 제1 디멀티플렉서와, 제2 선택라인들 중 선택된 단위셀들에 연결되는 제2 선택라인들은 선택하기 위한 제2 디멀티플렉서와, 그리고 제2 디멀티플렉서에 프로그램 전압 또는 리드 전압이 전달되도록 하는 스위칭소자를 포함한다.
다른 예에 다른 이피롬 셀 어레이를 포함하는 메모리소자는, 플로팅 게이트를 갖는 단일 모스 전계효과트랜지스터로 이루어지는 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이와, 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들과, 그리고 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하는 이피롬 셀 어레이와, 제1 선택라인들과 연결되어 제1 선택라인들에 선택적으로 0V가 인가되도록 하는 스위칭부와, 스위칭부에 선택적인 인에이블 신호를 입력하기 위한 제1 디멀티플렉서와, 제2 선택라인들의 각각에 연결되는 센스앰플리파이어와, 그리고 제2 선택라인 및 센스앰플리파이어 사이에 연결되는 스위칭소자를 포함한다.
본 예에 따르면, 모스(MOS; Metal Oxide Semiconductor) 구조의 플로팅 게이트를 갖는 전계효과트랜지스터(FET)의 복수개의 단위셀들로 이루어지는 이피롬 셀 어레이에서 선택 트랜지스터 없이 선택된 단위셀에 대한 프로그램 및 리드 동작 이루어지도록 할 수 있으며, 이에 따라 이피롬 셀 어레이의 면적을 감소시킬 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 실시예에 따른 이피롬 셀 어레이를 나타내 보인 도면이다.
도 2는 도 1의 이피롬 셀 어레이를 구성하는 단위셀의 일 예를 나타내 보인 단면도이다.
도 3은 도 1의 이피롬 셀 어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 4는 도 1의 이피롬 셀 어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 5는 도 1의 이피롬 셀 어레이의 프로그램 동작의 또 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 6은 도 1의 이피롬 셀 어레이의 리드 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 7은 도 1의 이피롬 셀 어레이의 리드 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 8은 본 개시의 다른 실시예에 따른 이피롬 셀 어레이를 나타내 보인 도면이다.
도 9는 도 8의 이피롬 셀 어레이를 구성하는 단위셀의 일 예를 나타내 보인 단면도이다.
도 10은 본 개시의 일 실시예에 따른 이피롬 셀 어레이를 포함하는 메모리소자의 일 예를 나타내 보인 도면이다.
도 11은 본 개시의 다른 실시예에 따른 이피롬 셀 어레이를 포함하는 메모리소자의 일 예를 나타내 보인 도면이다.
도 12는 본 개시의 또 다른 실시예에 따른 이피롬 셀 어레이를 포함하는 메모리소자의 일 예를 나타내 보인 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
모스(MOS) 구조의 플로팅 게이트를 갖는 전계효과트랜지스터(FET)의 복수개의 단위셀들로 이루어지는 이피롬 셀 어레이에서, 특정 단위셀에 대한 프로그램 및 리드 동작을 수행하기 위해서는 복수개의 단위셀들 중 프로그램 또는 리드 동작이 이루어지는 특정 단위셀을 선택하기 위한 선택 트랜지스터가 필요하다. 선택 트랜지스터는 복수개의 단위셀들의 개수만큼 요구되고, 이로 인해 이피롬 셀 어레이의 면적은 크게 증가된다. 본 예에 따른 이피롬 셀 어레이는 선택 트랜지스터 없이도 특정 단위셀에 대한 프로그램 및 리드 동작이 수행되도록 할 수 있으며, 이에 따라 이피롬 셀 어레이의 면적을 감소시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 이피롬 셀 어레이를 나타내 보인 도면이다. 도 1을 참조하면, 이피롬 셀 어레이(10)는 제1 방향 및 제2 방향을 따라 m×n 어레이(m×n array) 형태로 배치되는 복수개의 단위셀(100)들을 포함하여 구성된다. 제1 방향 및 제2 방향은 서로 교차하는 방향일 수 있다. 제1 방향을 따라 동일한 행(row)으로 배치되는 단위셀(100)들은 공통의 제1 선택라인(X1, X2, …, 또는 Xn)과 연결된다. 제2 방향을 따라 동일한 열(column)로 배치되는 단위셀(100)들은 공통의 제2 선택라인(Y1, Y2, …, 또는 Ym)과 연결된다. 제1 선택라인(X1, X2, …, 또는 Xn)은 이피롬 셀 어레이(10)의 행(row)의 개수와 동일한 n개이며, 제2 선택라인(Y1, Y2, …, 또는 Ym)은 이피롬 셀 어레이(10)의 열(column)의 개수와 동일한 m개이다. 각각의 단위셀(100)은 드레인단자(D) 및 소스단자(S)를 갖는다. 각각의 단위셀(100)의 드레인단자(D)는 제1 선택라인(X1, X2, …, 또는 Xn)과 연결된다. 각각의 단위셀(100)의 소스단자(S)는 제2 선택라인(Y1, Y2, …, 또는 Ym)과 연결된다.
도 2는 도 1의 이피롬 셀 어레이를 구성하는 단위셀의 일 예를 나타내 보인 단면도이다. 도 2를 참조하면, 단위셀(100)은 n형의 도전형을 갖는 기판(110)의 상부 영역에서 상호 이격되도록 배치되는 드레인영역(120) 및 소스영역(130)을 갖는다. 드레인영역(120) 및 소스영역(130)은 p+형의 도전형을 갖는다. 다른 예에서, 기판(110)이 p형의 도전형을 갖는 경우, 기판(110) 내에 n형의 웰영역이 배치되고, 드레인영역(120) 및 소스영역(130)은 n형의 웰영역 내에 배치될 수 있다. 드레인영역(120) 및 소스영역(130) 사이의 n형 기판(110)의 상부 영역은 채널영역으로 작용할 수 있다. 채널영역 위에는 게이트절연층(140) 및 플로팅게이트층(150)이 순차적으로 배치된다. 일 예에서 게이트절연층(140)은 옥사이드(oxide)층으로 이루어질 수 있다. 일 예에서 플로팅게이트층(150)은 폴리실리콘층으로 이루어질 수 있다. 드레인영역(120)은 드레인단자(D)에 전기적으로 연결되며, 이에 따라 제1 선택라인(X1, X2, …, 또는 Xn)과 연결된다. 소스영역(130)은 소스단자(S)에 전기적으로 연결되며, 이에 따라 제2 선택라인(Y1, Y2, …, 또는 Ym)과 연결된다. 플로팅게이트층(150)은 어떠한 전기적인 컨택도 없는 플로팅 상태로 배치된다.
이와 같은 단위셀(100)의 동작은 전자들의 애벌런치 인젝션(avalanche injection)에 의한 플로팅게이트층(150)으로의 전하 수송(charge transport)에 좌우된다. 드레인영역(120) 또는 소스영역(130)에서 애벌런치 인젝션 조건이 충족되면, 전하가 플로팅게이트층(150)으로 전달될 수 있다. 예컨대 드레인영역(120)이 접지되어 있는 상태에서 소스영역(130)에 포지티브 프로그램 전압이 인가되는 경우, 소스영역(130)에 인가되는 포지티브 프로그램 전압은 기판(110)으로 전달되고, 이에 따라 기판(110)과 드레인영역(120)은 역방향 바이어스가 인가되는 상태가 된다. 포지티브 프로그램 전압이 충분히 큰 경우, 기판(110)과 드레인영역(120) 사이의 접합에서는 애벌런치 브레이크다운이 유도되며, 드레인영역(120)과 기판(110) 사이에는 강한 전계가 형성된다. 이 강한 전계에 의해 드레인영역(120)과 기판(110) 사이의 디플리션영역 내의 핫 전자들(hot electrons)이 게이트절연층(140)을 관통하여 플로팅게이트층(150)으로 축적되기 시작한다. 플로팅게이트층(150)에 전자들이 축적되게 되면, 소자의 문턱전압(threshold voltage)이 낮아지는 프로그램 상태가 된다.
도 3은 도 1의 이피롬 셀 어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 도 3을 참조하면, 선택된 단위셀(310)에 대한 프로그램 동작을 예로 들면, 선택된 단위셀(310)의 드레인단자(D)에 연결되는 제1 선택라인(X1)으로는 0V를 인가하고, 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨다. 선택된 단위셀(310)의 소스단자(S)에 연결되는 제2 선택라인(Y1)으로는 포지티브 프로그램 전압(Vpp)을 인가하고, 나머지 제2 선택라인들(Y2, …, Ym)은 플로팅시킨다. 선택된 단위셀(310)의 경우, 제1 선택라인(X1) 및 제2 선택라인(Y1)을 통해 각각 OV 및 포지티브 프로그램 전압(Vpp)이 인가됨에 따라, 도 2를 참조하여 설명한 바와 같이 핫 전자들이 단위셀(310)의 플로팅게이트층으로 축적되어 프로그램 상태가 된다. 선택된 단위셀(310)과 제1 선택라인(X1)을 공유하는 다른 단위셀(320)의 경우 드레인단자(D)에 0V가 인가되지만 소스단자(S)는 플로팅됨에 따라 애벌런치 브레이크다운이 발생되지 않으며, 그 결과 프로그램되지 않는다. 이는 선택된 단위셀(310)과 제1 선택라인(X1)을 공유하는 다른 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀(310)과 제2 선택라인(Y1)을 공유하는 다른 단위셀(330)의 경우, 소스단자(S)에 포지티브 프로그램 전압(Vpp)이 인가되지만 드레인단자(D)는 플로팅됨에 따라 애벌런치 브레이크다운이 발생되지 않으며, 그 결과 프로그램되지 않는다. 이는 선택된 단위셀(310)과 제2 선택라인(Y1)을 공유하는 단위 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀(310)과 제1 선택라인(X1) 및 제2 선택라인(Y1)을 공유하지 않는 다른 단위셀들의 경우 드레인단자(D) 및 소스단자(S) 모두 플로팅됨에 따라 프로그램되지 않는다.
도 4는 도 1의 이피롬 셀 어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 예의 경우 동일한 행에 배치되는 단위셀들, 즉 제1 선택라인을 공유하는 단위셀들 중 적어도 2개 이상의 복수의 단위셀에 대한 프로그램 동작이 이루어지도록 하는 경우이다. 도 4를 참조하면, 첫번째 행에 배치되는 단위셀들(410-1, 410-2, 410-3, …, 410-m) 중 2개의 단위셀들(410-1, 410-2)을 동시에 프로그램하는 경우를 예로 들면, 선택된 단위셀들(410-1, 410-2)에 연결되는 제1 선택라인(X1)에는 0V를 인가하고, 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨다. 선택된 단위셀들(410-1, 410-2)의 각각에 연결되는 제2 선택라인들(Y1, Y2)에는 포지티브 프로그램 전압(Vpp)을 인가하고, 나머지 제2 선택라인들(Y3, …, Ym)은 플로팅시킨다. 선택된 단위셀들(410-1, 410-2)의 경우, 각각 드레인단자(D) 및 소스단자(S)에 각각 0V 및 포지티브 프로그램 전압(Vpp)이 인가됨에 따라 프로그램 동작이 이루어진다.
선택된 단위셀들(410-1, 410-2)과 제1 선택라인(X1)을 공유하는 나머지 단위셀들(410-3, …, 410-m)의 경우 드레인단자(D)에는 0V가 인가되지만 소스단자(S)는 플로팅됨에 따라 프로그램 동작이 이루어지지 않는다. 선택된 단위셀(410-1)과 제2 선택라인(Y1)을 공유하는 단위셀(420-1)의 경우 소스단자(S)에는 포지티브 프로그램 전압(Vpp)이 인가되지만 드레인단자(D)는 플로팅됨에 따라 프로그램되지 않는다. 이는 선택된 단위셀(410-1)과 제2 선택라인(Y1)을 공유하는 다른 단위셀들에 대해서도 동일하게 적용된다. 마찬가지로, 선택된 단위셀(410-2)과 제2 선택라인(Y2)을 공유하는 단위셀(420-2)의 경우 소스단자(S)에는 포지티브 프로그램 전압(Vpp)이 인가되지만 드레인단자(D)는 플로팅됨에 따라 프로그램되지 않는다. 이는 선택된 단위셀(410-2)과 제2 선택라인(Y2)을 공유하는 다른 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀들(410-1, 410-2)과 제1 선택라인(X1) 및 제2 선택라인(Y1, Y2)을 공유하지 않는 다른 단위셀들의 경우 소스단자(S) 및 드레인단자(D)가 모두 플로팅됨에 따라 프로그램 동작이 이루어지지 않는다.
지금까지 첫번째 행에 배치되는, 즉 제1 선택라인(X1)을 공유하는 m개의 단위셀들(410-1, 410-2, 410-3, …, 410-m) 중 2개의 단위셀들(410-1, 410-2)을 프로그램시키는 경우를 예로 들었지만, 동일한 방식으로 3개 이상의 선택된 단위셀들을 동시에 프로그램시킬 수 있다는 것은 당연하다. 예컨대 제1 선택라인(X1)에 0V를 인가하고 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨 상태에서, 선택된 복수개의 단위셀들과 연결되는 제2 선택라인들에는 포지티브 프로그램 전압(Vpp)을 인가하고 나머지 제2 선택라인들을 플로팅시키는 경우, 선택된 복수개의 단위셀들을 동시에 프로그램시킬 수 있다. 제1 선택라인(X1)에 연결되는 모든 단위셀들(410-1, 410-2, 410-3, …, 410-m)을 모두 프로그램할 수도 있는데, 이를 위해 제1 선택라인(X1)에 0V를 인가하고 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨 상태에서 모든 제2 선택라인(Y1, Y2, …, Ym)에 포지티브 프로그램 전압(Vpp)을 인가시킨다.
도 5는 도 1의 이피롬 셀 어레이의 프로그램 동작의 또 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 예의 경우 동일한 열에 배치되는 단위셀들, 즉 제2 선택라인을 공유하는 단위셀들 중 적어도 2개 이상의 복수의 단위셀에 대한 프로그램 동작이 이루어지도록 하는 경우이다. 도 5를 참조하면, 첫번째 열에 배치되는 단위셀들(510-1, 510-2, 510-3, …, 510-n) 중 2개의 단위셀들(510-1, 510-2)을 동시에 프로그램하는 경우를 예로 들면, 선택된 단위셀들(510-1, 510-2)에 연결되는 제2 선택라인(Y1)에는 포지티브 프로그램 전압(Vpp)을 인가하고, 나머지 제2 선택라인들(Y2, …, Ym)은 플로팅시킨다. 선택된 단위셀들(510-1, 510-2)의 각각에 연결되는 제1 선택라인들(X1, X2)에는 0V를 인가하고, 나머지 제1 선택라인들(X3, …, Xn)은 플로팅시킨다. 선택된 단위셀들(510-1, 510-2)의 경우, 각각 드레인단자(D) 및 소스단자(S)에 각각 0V 및 포지티브 프로그램 전압(Vpp)이 인가됨에 따라 프로그램 동작이 이루어진다.
선택된 단위셀들(510-1, 510-2)과 제2 선택라인(Y1)을 공유하는 나머지 단위셀들(510-3, …, 510-n)의 경우 소스단자(S)에는 포지티브 프로그램 전압(Vpp)이 인가되지만 드레인단자(D)는 플로팅됨에 따라 프로그램 동작이 이루어지지 않는다. 선택된 단위셀(510-1)과 제1 선택라인(X1)을 공유하는 단위셀(520-1)의 경우 드레인단자(D)에는 0V가 인가되지만 소스단자(S)는 플로팅됨에 따라 프로그램되지 않는다. 이는 선택된 단위셀(510-1)과 제1 선택라인(X1)을 공유하는 다른 단위셀들에 대해서도 동일하게 적용된다. 마찬가지로, 선택된 단위셀(510-2)과 제2 선택라인(X2)을 공유하는 단위셀(520-2)의 경우 드레인단자(D)에는 0V가 인가되지만 소스단자(S)는 플로팅됨에 따라 프로그램되지 않는다. 이는 선택된 단위셀(510-2)과 제2 선택라인(X2)을 공유하는 다른 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀들(510-1, 510-2)과 제2 선택라인(Y1) 및 제1 선택라인(X1, X2)을 공유하지 않는 다른 단위셀들의 경우 소스단자(S) 및 드레인단자(D)가 모두 플로팅됨에 따라 프로그램 동작이 이루어지지 않는다.
지금까지 첫번째 열에 배치되는, 즉 제2 선택라인(Y1)을 공유하는 n개의 단위셀들(510-1, 510-2, 510-3, …, 510-n) 중 2개의 단위셀들(510-1, 510-2)을 프로그램시키는 경우를 예로 들었지만, 동일한 방식으로 3개 이상의 선택된 단위셀들을 동시에 프로그램시킬 수 있다는 것은 당연하다. 예컨대 제1 선택라인(X1)에 0V를 인가하고 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨 상태에서, 복수개의 선택된 단위셀들과 연결되는 제2 선택라인들에는 포지티브 프로그램 전압(Vpp)을 인가하고 나머지 제2 선택라인들은 플로팅시키는 경우, 선택된 복수개의 단위셀들을 동시에 프로그램시킬 수 있다. 제2 선택라인(Y1)에 연결되는 모든 단위셀들(510-1, 510-2, 510-3, …, 510-n)을 모두 프로그램할 수도 있는데, 이를 위해 제2 선택라인(Y1)에 포지티브 프로그램 전압(Vpp)을 인가하고 나머지 제2 선택라인들(Y2, …, Ym)은 플로팅시킨 상태에서 모든 제1 선택라인(X1, X2, …, Xn)에 0V를 인가한다.
도 6은 도 1의 이피롬 셀 어레이의 리드 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 도 6을 참조하면, 선택된 단위셀(610)에 대한 리드 동작을 예로 들면, 선택된 단위셀(610)의 드레인단자(D)에 연결되는 제1 선택라인(X1)으로는 0V를 인가하고, 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨다. 선택된 단위셀(610)의 소스단자(S)에 연결되는 제2 선택라인(Y1)으로는 포지티브 리드 전압(Vrd)을 인가하고, 나머지 제2 선택라인들(Y2, …, Ym)은 플로팅시킨다. 선택된 단위셀(610)의 경우, 제1 선택라인(X1) 및 제2 선택라인(Y1)을 통해 각각 0V 및 포지티브 리드 전압(Vrd)이 인가됨에 따라, 단위셀(610)의 문턱전압에 따라 소스단자(S)에서 드레인단자(D)로 전류가 흐르거나 흐르지 않는다. 단위셀(610)이 프로그램된 상태인 경우, 즉 단위셀(610)이 낮은 문턱전압을 갖는 경우 소스단자(S)에서 드레인단자(D)로 전류가 흐른다. 반면에 단위셀(610)이 프로그램된 상태가 아닌 경우, 즉 단위셀(610)이 높은 문턱전압을 갖는 경우 소스단자(S)에서 드레인단자(D)로 전류가 흐르지 않으며, 흐르더라도 누설 전류(leakage current)만 흐른다. 이와 같이 단위셀(610)의 소스단자(S)와 드레인단자(D) 사이로 전류가 흐르는지의 여부를 센싱하여 단위셀(610)이 프로그램 상태인지 아닌지를 판독한다.
선택된 단위셀(610)과 제1 선택라인(X1)을 공유하는 다른 단위셀(620)의 경우 드레인단자(D)에 0V가 인가되지만 소스단자(S)는 플로팅됨에 따라 소스단자(S)와 드레인단자(D) 사이에 전류가 흐르지 않는다. 이는 선택된 단위셀(610)과 제1 선택라인(X1)을 공유하는 다른 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀(610)과 제2 선택라인(Y1)을 공유하는 다른 단위셀(630)의 경우, 소스단자(S)에 포지티브 리드 전압(Vrd)이 인가되지만 드레인단자(D)는 플로팅됨에 따라 소스단자(S)와 드레인단자(D) 사이에 전류가 흐르지 않는다. 이는 선택된 단위셀(610)과 제2 선택라인(Y1)을 공유하는 단위 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀(610)과 제1 선택라인(X1) 및 제2 선택라인(Y1)을 공유하지 않는 다른 단위셀들의 경우 드레인단자(D) 및 소스단자(S) 모두 플로팅됨에 따라 소스단자(S)와 드레인단자(D) 사이에 전류가 흐르지 않는다.
도 7은 도 1의 이피롬 셀 어레이의 리드 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 예의 경우 동일한 행에 배치되는 단위셀들, 즉 제1 선택라인을 공유하는 단위셀들 중 적어도 2개 이상의 복수의 단위셀에 대한 리드 동작이 이루어지도록 하는 경우이다. 도 7을 참조하면, 첫번째 행에 배치되는 단위셀들(710-1, 710-2, 710-3, …, 710-m) 중 2개의 단위셀들(710-1, 710-2)을 동시에 리드하는 경우를 예로 들면, 선택된 단위셀들(710-1, 710-2)에 연결되는 제1 선택라인(X1)에는 0V를 인가하고, 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨다. 선택된 단위셀들(710-1, 710-2)의 각각에 연결되는 제2 선택라인들(Y1, Y2)에는 포지티브 리드 전압(Vrd)을 인가하고, 나머지 제2 선택라인들(Y3, …, Ym)은 플로팅시킨다. 선택된 단위셀들(710-1, 710-2)의 경우, 프로그램 여부에 따라 소스단자(S)와 드레인단자(D) 사이로 전류가 흐르거나 흐르지 않는다. 제2 선택라인(Y1)에 흐르는 전류를 센싱함으로써 선택된 단위셀(710-1)의 상태를 판독할 수 있으며, 마찬가지로 제2 선택라인(Y2)에 흐르는 전류를 센싱함으로써 선택된 단위셀(710-2)의 상태를 판독할 수 있다.
선택된 단위셀들(710-1, 710-2)과 제1 선택라인(X1)을 공유하는 다른 단위셀들(710-3, …, 710-m)의 경우 드레인단자(D)에 0V가 인가되지만 소스단자(S)는 플로팅됨에 따라 소스단자(S)와 드레인단자(D) 사이에 전류가 흐르지 않는다. 선택된 단위셀(710-1)과 제2 선택라인(Y1)을 공유하는 다른 단위셀(720-1)의 경우, 소스단자(S)에 포지티브 리드 전압(Vrd)이 인가되지만 드레인단자(D)는 플로팅됨에 따라 소스단자(S)와 드레인단자(D) 사이에 전류가 흐르지 않는다. 이는 선택된 단위셀(710-1)과 제2 선택라인(Y1)을 공유하는 단위 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀(710-2)과 제2 선택라인(Y2)을 공유하는 다른 단위셀(720-2)의 경우에도, 소스단자(S)에 포지티브 리드 전압(Vrd)이 인가되지만 드레인단자(D)는 플로팅됨에 따라 소스단자(S)와 드레인단자(D) 사이에 전류가 흐르지 않는다. 이는 선택된 단위셀(710-2)과 제2 선택라인(Y2)을 공유하는 단위 단위셀들에 대해서도 동일하게 적용된다. 선택된 단위셀들(710-1, 710-2)과 제1 선택라인(X1) 및 제2 선택라인(Y1, Y2)을 공유하지 않는 다른 단위셀들의 경우 소스단자(S) 및 드레인단자(D)가 모두 플로팅됨에 따라 리드 동작이 이루어지지 않는다.
지금까지 첫번째 행에 배치되는, 즉 제1 선택라인(X1)을 공유하는 m개의 단위셀들(710-1, 710-2, 710-3, …, 710-m) 중 2개의 단위셀들(710-1, 710-2)을 리드하는 경우를 예로 들었지만, 동일한 방식으로 3개 이상의 선택된 단위셀들을 동시에 리드할 수 있다는 것은 당연하다. 예컨대 제1 선택라인(X1)에 0V를 인가하고 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨 상태에서, 선택된 복수개의 단위셀들과 연결되는 제2 선택라인들에는 포지티브 리드 전압(Vrd)을 인가하고 나머지 제2 선택라인들을 플로팅시키는 경우, 선택된 복수개의 단위셀들을 동시에 리드할 수 있다. 제1 선택라인(X1)에 연결되는 모든 단위셀들(710-1, 710-2, 710-3, …, 710-m)을 모두 리드할 수도 있는데, 이를 위해 제1 선택라인(X1)에 0V를 인가하고 나머지 제1 선택라인들(X2, …, Xn)은 플로팅시킨 상태에서 모든 제2 선택라인(Y1, Y2, …, Ym)에 포지티브 리드 전압(Vrd)을 인가시키면 된다.
도 8은 본 개시의 다른 실시예에 따른 이피롬 셀 어레이를 나타내 보인 도면이다. 도 8을 참조하면, 이피롬 셀 어레이(20)는 제1 방향 및 제2 방향을 따라 m×n 어레이(m×n array) 형태로 배치되는 복수개의 단위셀(200)들을 포함하여 구성된다. 제1 방향 및 제2 방향은 서로 교차하는 방향일 수 있다. 제1 방향을 따라 동일한 행(row)으로 배치되는 단위셀(200)들은 공통의 제1 선택라인(X1, X2, …, 또는 Xn)과 연결된다. 제2 방향을 따라 동일한 열(column)로 배치되는 단위셀(200)들은 공통의 제2 선택라인(Y1, Y2, …, 또는 Ym)과 연결된다. 제1 선택라인(X1, X2, …, 또는 Xn)은 이피롬 셀 어레이(20)의 행(row)의 개수와 동일한 n개이며, 제2 선택라인(Y1, Y2, …, 또는 Ym)은 이피롬 셀 어레이(20)의 열(column)의 개수와 동일한 m개이다.
각각의 단위셀(200)은 제1 모스 전계효과트랜지스터(MOSFET)(200A) 및 제2 모스 전계효과트랜지스터(MOSFET)(200B)가 병렬로 연결되는 구조를 갖는다. 제1 모스 전계효과트랜지스터(200A) 및 제2 모스 전계효과트랜지스터(200B)는 p채널형이다. 제1 모스 전계효과트랜지스터(200A)는 제1 드레인단자(D1) 및 공통소스단자(S)를 갖는다. 제2 모스 전계효과트랜지스터(200B)는 제2 드레인단자(D2) 및 공통소스단자(S)를 갖는다. 제1 모스 전계효과트랜지스터(200A)의 제1 드레인단자(D1)와 제2 모스 전계효과트랜지스터(200B)의 제2 드레인단자(D2)는 서로 연결되며, 제1 선택라인(X1, X2, …, 또는 Xn)과 연결된다. 제1 모스 전계효과트랜지스터(200A)와 제2 모스 전계효과트랜지스터(200B)는 공통소스단자(S)를 공유하며, 제2 선택라인(Y1, Y2, …, 또는 Ym)과 연결된다.
본 예에 따른 이피롬 셀 어레이(20)에 있어서, 단위셀(200)에 대한 프로그램 및 리드 동작시 단위셀(200)을 구성하는 제1 모스 전계효과트랜지스터(200A) 및 제2 모스 전계효과트랜지스터(200B)에 대해 프로그램 동작 및 리드 동작이 함께 이루어진다. 이에 따라 제1 모스 전계효과트랜지스터(200A) 및 제2 모스 전계효과트랜지스터(200B) 중 어느 하나가 프로그램 오류 또는 리드 오류가 발생하더라도 나머지 하나가 정상적인 경우 단위셀(200)에 대한 프로그램 동작 및 리드 동작이 정상적으로 이루어질 수 있으며, 이에 따라 이피롬 셀 어레이의 리던던시 특성(redundancy characteristics)을 향상시킬 수 있다.
도 9는 도 8의 이피롬 셀 어레이를 구성하는 단위셀의 일 예를 나타내 보인 단면도이다. 도 9를 참조하면, 단위셀(200)은 n형의 도전형을 갖는 기판(210)의 상부 영역에서 상호 이격되도록 배치되는 제1 드레인영역(221), 공통소스영역(230), 및 제2 드레인영역(222)을 갖는다. 제1 드레인영역(221), 공통소스영역(230), 및 제2 드레인영역(222)은 p+형의 도전형을 갖는다. 다른 예에서, 기판(210)이 p형의 도전형을 갖는 경우, 기판(210) 내에 n형의 웰영역이 배치되고, 제1 드레인영역(221), 공통소스영역(230), 및 제2 드레인영역(222)은 n형의 웰영역 내에 배치될 수 있다. 제1 드레인영역(221) 및 공통소스영역(230) 사이의 p형 기판(210)의 상부 영역은 제1 모스 전계효과트랜지스터(200A)의 채널영역으로 작용할 수 있다. 제2 드레인영역(222) 및 공통소스영역(230) 사이의 p형 기판(210)의 상부 영역은 제2 모스 전계효과트랜지스터(200B)의 채널영역으로 작용할 수 있다.
제1 모스 전계효과트랜지스터(200A)의 채널영역 위에는 제1 게이트절연층(241) 및 제1 플로팅게이트층(251)이 순차적으로 배치된다. 제2 모스 전계효과트랜지스터(200B)의 채널영역 위에는 제2 게이트절연층(242) 및 제2 플로팅게이트층(252)이 순차적으로 배치된다. 일 예에서 제1 게이트절연층(241) 및 제2 게이트절연층(242)은 옥사이드(oxide)층으로 이루어질 수 있다. 일 예에서 제1 플로팅게이트층(251) 및 제2 플로팅게이트층(252)은 폴리실리콘층으로 이루어질 수 있다. 제1 드레인영역(221)은 제1 드레인단자(D1)에 전기적으로 연결되며, 제2 드레인영역(222)은 제2 드레인단자(D2)에 전기적으로 연결된다. 도 8을 참조하여 설명한 바와 같이, 제1 드레인단자(D1) 및 제2 드레인단자(D2)는 제1 선택라인(X1, X2, …, 또는 Xn)과 연결된다. 공통소스영역(230)은 공통소스단자(S)에 전기적으로 연결되며, 이에 따라 제2 선택라인(Y1, Y2, …, 또는 Ym)과 연결된다. 제1 플로팅게이트층(251) 및 제2 플로팅게이트층(252)은 어떠한 전기적인 컨택도 없는 플로팅 상태로 배치된다.
도 10은 본 개시의 일 실시예에 따른 이피롬 셀 어레이를 포함하는 메모리소자의 일 예를 나타내 보인 도면이다. 도 10을 참조하면, 메모리소자(1100)는 m×n 어레이로 단위셀들이 배열되는 셀 어레이(10)를 포함한다. 셀 어레이(10)는 도 1을 참조하여 설명한 바와 동일하며, 이에 따라 이하에서 중복되는 설명은 생략하기로 한다. 다른 예에서 셀 어레이(10)는 도 8을 참조하여 설명한 셀 어레이(20)일 수도 있으며, 이 경우에도 이하의 설명은 동일하게 적용될 수 있다.
셀 어레이(10)의 n개의 제1 선택라인들(X1, X2, …, Xn)의 각각은 스위칭부(1110)의 n개의 출력라인들의 각각과 연결된다. 스위칭부(1110)는 복수개의 스위칭소자들(1110-1, 1110-2, …, 1110-n)을 포함한다. 스위칭소자들(1110-1, 1110-2, …, 1110-n)의 개수는 제1 선택라인들(X1, X2, …, Xn)의 개수와 동일하다. 일 예에서 스위칭소자들(1110-1, 1110-2, …, 1110-n)의 각각은 n채널형 모스 전계효과트랜지스터로 구성될 수 있다. 스위칭소자들(1110-1, 1110-2, …, 1110-n)의 각각은, 게이트단자(G)와, 제1 선택라인(X1, X2, …, 또는 Xn)과 연결되는 드레인단자(D)와, 그리고 그라운드(ground)에 연결되는 소스단자(S)를 갖는다.
스위칭소자들(1110-1, 1110-2, …, 1110-n)의 각각은 게이트단자(G)로 입력되는 신호를 통해 적어도 어느 하나가 턴 온 될 수 있다. 도 3, 도 4, 도 6, 및 도 7를 참조하여 설명한 바와 같이, 하나의 제1 선택라인(X1, X2, …, 또는 Xn)에 연결되는 하나의 단위셀 또는 복수개의 단위셀들에 대해 선택적인 프로그램 또는 리드를 수행하는 경우, 선택된 단위셀 또는 단위셀들에 연결되는 하나의 제1 선택라인(X1, X2, …, 또는 Xn)과 연결되는 스위칭소자만 턴 온 된다. 반면에 도 5를 참조하여 설명한 바와 같이, 제2 선택라인을 공유하면서 복수개의 제1 선택라인들에 연결되는 복수개의 단위셀들에 대해 선택적인 프로그램을 수행하는 경우, 그 복수개의 제1 선택라인과 연결되는 복수개의 스위칭소자들이 턴 온 된다.
도 3, 도 4, 도 6, 및 도 7을 참조하여 설명한 바와 같이, 제1 선택라인(X1)에 연결되는 하나의 단위셀 또는 복수개의 단위셀들에 대한 프로그램 또는 리드 동작시, 제1 선택라인(X1)에 연결되는 스위칭소자(1110-1)만 턴 온 되며, 이에 따라 스위칭소자(1110-1)의 드레인단자(D)에 연결되는 제1 선택라인(X1)은 그라운드에 연결된다(즉 0V가 인가된다). 반면 나머지 제1 선택라인들(X2, …, Xn)에 연결되는 스위칭소자들(1110-2, …, 1110-n)은 턴 오프되며, 이에 따라 스위칭소자들(1110-2, …, 1110-n)의 각각의 드레인단자(D)에 연결되는 제1 선택라인들(X2, …, Xn)은 플로팅 상태가 된다. 도 5를 참조하여 설명한 바와 같이, 2개의 제1 선택라인들(X1, X2)에 연결되는 하나의 단위셀 또는 복수개의 단위세들에 대한 프로그램 또는 리드 동작시, 제1 선택라인(X1, X2)에 연결되는 스위칭소자들(1110-1, 1110-2)만 턴 온 되며, 이에 따라 스위칭소자들(1110-1, 1110-2)의 드레인단자(D)들에 연결되는 제1 선택라인(X1, X2)은 그라운드에 연결된다(즉 0V가 인가된다). 반면 나머지 제1 선택라인들에 연결되는 스위칭소자들은 턴 오프되며, 이에 따라 그 스위칭소자들의 각각의 드레인단자(D)에 연결되는 나머지 제1 선택라인들은 플로팅 상태가 된다.
스위칭부(1110)에 적어도 하나의 입력신호를 공급하기 위해, 스위칭소자들(1110-1, 1110-2, …, 1110-n)의 각각의 게이트단자(G)는 X-디멀티플렉서(1120)와 연결된다. X-디멀티플렉서(1120)는 스위칭소자들(1110-1, 1110-2, …, 1110-n) 및 제1 선택라인들(X1, X2, …, 또는 Xn)의 개수와 동일한 개수의 출력라인들과, 하나의 입력라인과, 그리고 선택라인을 가질 수 있다. X-디멀티플렉서(1120)의 출력라인들의 각각은 스위칭소자들(1110-1, 1110-2, …, 1110-n)의 각각의 게이트단자(G)에 연결된다. X-디멀티플렉서(1120)의 입력라인은 제1 인에이블신호(ENa) 입력라인과 연결된다. X-디멀티플렉서(1120)의 선택라인은 선택신호(S1) 입력라인과 연결된다. 일 예에서 선택신호(S1)는 멀티 비트(bit)의 어드레스 형식의 데이터일 수 있으며, 이 경우 하나의 선택라인만 배치될 수 있다. 다른 예에서 선택신호(S1)는 단일 비트(bit)의 데이터일 수 있으며, 이 경우 선택라인은 복수개로 배치될 수도 있다.
제2 선택라인들(Y1, Y2, …, Ym)의 각각은 Y-디멀티플렉서(1130)와 연결된다. Y-디멀티플렉서(1130)는 복수개의 출력라인들, 하나의 입력라인, 및 선택라인을 갖는다. Y-디멀티플렉서(1130)의 복수개의 출력라인들의 각각은 제2 선택라인들(Y1, Y2, …, Ym)의 각각과 연결된다. Y-디멀티플렉서(1130)의 입력라인은 하나의 센스앰플리파이어(SA; Sense Amplifier)(1140)와 연결된다. Y-디멀티플렉서(1130)의 선택라인은 선택신호(S2) 입력라인과 연결된다. 일 예에서 선택신호(S2)는 멀티 비트(bit)의 어드레스 형식의 데이터일 수 있으며, 이 경우 하나의 선택라인만 배치될 수 있다. 다른 예에서 선택신호(S2)는 단일 비트(bit)의 데이터일 수 있으며, 이 경우 선택라인은 복수개로 배치될 수도 있다. 센스앰플리파이어(1140)와 Y-디멀티플렉서(1130) 사이에는 스위칭소자(1150)가 배치된다. 스위칭소자(1150)는 p채널형 모스 전계효과트랜지스터로서, 게이트단자(G), 드레인단자(D), 및 소스단자(S)를 갖는다. 스위칭소자(1150)의 게이트단자(G)에는 제2 인에이블신호(ENb) 입력라인이 연결되고, 드레인단자(D)에는 프로그램 전압(Vpp) 또는 리드 전압(Vrd) 입력라인이 연결되며, 그리고 소스단자(S)는 Y-디멀티플렉서(1130)의 입력라인에 연결된다.
프로그램 동작시 또는 리드 동작시 스위칭소자(1150)의 게이트단자(G)에는 제2 인에이블신호(ENb)가 입력되고, 이에 따라 스위칭소자(1150)는 턴 온 된다. 스위칭소자(1150)가 턴 온 됨에 따라 드레인단자(D)로 입력되는 프로그램 전압(Vpp) 또는 리드 전압(Vrd)은 Y-디멀티플렉서(1130)로 전달된다. Y-디멀티플렉서(1130)는 입력되는 선택신호(S2)에 따라 복수개의 제2 선택라인들(Y1, Y2, …, Ym) 중 선택되는 어느 하나의 제2 선택라인(Y1, Y2, …, 또는 Ym)에 프로그램 전압(Vpp) 또는 리드 전압(Vrd)을 전달한다. 나머지 제2 선택라인들은 플로팅 상태가 된다. 선택신호(S2)에 의해 선택되는 제2 선택라인(Y1, Y2, …, 또는 Ym)은 프로그램 또는 리드 동작이 수행되는 단위셀에 연결되는 제2 선택라인이다.
도 3 및 도 5를 참조하여 설명한 바와 같이 하나의 제2 선택라인(Y1, Y2, …, 또는 Yn)에 연결되는 하나의 단위셀 또는 복수개의 단위셀들에 대해 선택적인 프로그램을 수행하거나, 도 6을 참조하여 설명한 바와 같이 하나의 제2 선택라인(Y1, Y2, …, 또는 Yn)에 연결되는 하나의 단위셀에 대해 선택적인 리드를 수행하는 경우, 선택된 단위셀 또는 단위셀들에 연결되는 하나의 제2 선택라인(Y1, Y2, …, 또는 Ym)에만 프로그램 전압(Vpp) 또는 리드 전압(Vrd)이 인가되고, 나머지 제2 선택라인들은 플로팅 상태가 된다. 도 4 및 도 7을 참조하여 설명한 바와 같이, 복수개의 제2 선택라인(Y1, Y2, …, Yn)들에 연결되는 단위셀들에 대해 선택적인 프로그램 또는 선택적인 리드를 수행하는 경우, 선택된 단위셀들에 연결되는 제2 선택라인(Y1, Y2, …, Ym)들에만 프로그램 전압(Vpp) 또는 리드 전압(Vrd)이 인가되고, 나머지 제2 선택라인들은 플로팅 상태가 된다.
메모리소자(1100)의 하나의 선택된 단위셀에 대한 리드 동작시 선택된 단위셀에 흐르는 전류는 선택된 단위셀에 연결되는 제2 선택라인(Y1, Y2, …, 또는 Ym)을 통해 센스앰플리파이어(1140)로 전달되며, 센스앰플리파이어(1140)는 전류량을 감지하여 선택된 단위셀에 대한 리드 결과를 판정한다. 메모리소자(1100)의 복수개의 선택된 단위셀들에 대한 리드 동작시 선택된 단위셀들의 각각에 흐르는 전류는 선택된 단위셀들의 각각과 연결되는 제2 선택라인(Y1, Y2, …, 또는 Ym)을 통해 센스앰플리파이어(1140)로 전달되며, 센스앰플리파이어(1140)는 전류량을 감지하여 선택된 단위셀들에 대한 리드 결과를 판정한다. 이 경우 센스앰플리파이어(1140)는 선택된 단위셀들의 개수만큼의 센스앰플리파이어 내부회로를 포함할 수 있다.
도 11은 본 개시의 다른 실시예에 따른 이피롬 셀 어레이를 포함하는 메모리소자의 일 예를 나타내 보인 도면이다. 도 11을 참조하면, 메모리소자(2100)는 m×n 어레이로 단위셀들이 배열되는 셀 어레이(10)를 포함한다. 셀 어레이(10)는 도 1을 참조하여 설명한 바와 동일하며, 이에 따라 이하에서 중복되는 설명은 생략하기로 한다. 다른 예에서 셀 어레이(10)는 도 8을 참조하여 설명한 셀 어레이(20)일 수도 있으며, 이 경우에도 이하의 설명은 동일하게 적용될 수 있다.
셀 어레이(10)의 n개의 제1 선택라인들(X1, X2, …, Xn)의 각각은 스위칭부(2110)의 출력라인들의 각각과 연결된다. 스위칭부(2110)는 복수개의 스위칭소자들(2110-1, 2110-2, …, 2110-n)을 포함한다. 스위칭소자들(2110-1, 2110-2, …, 2110-n)의 개수는 제1 선택라인들(X1, X2, …, Xn)의 개수와 동일하다. 일 예에서 스위칭소자들(2110-1, 2110-2, …, 2110-n)의 각각은 n채널형 모스 전계효과트랜지스터로 구성될 수 있다. 스위칭소자들(2110-1, 2110-2, …, 2110-n)의 각각은, 게이트단자(G)와, 제1 선택라인(X1, X2, …, 또는 Xn)과 연결되는 드레인단자(D)와, 그리고 그라운드에 연결되는 소스단자(S)를 갖는다.
스위칭소자들(2110-1, 2110-2, …, 2110-n)의 각각은 게이트단자(G)로 입력되는 신호를 통해 적어도 어느 하나가 턴 온 될 수 있다. 도 3, 도 4, 도 6, 및 도 7를 참조하여 설명한 바와 같이, 하나의 제1 선택라인(X1, X2, …, 또는 Xn)에 연결되는 하나의 단위셀 또는 복수개의 단위셀들에 대해 선택적인 프로그램 또는 리드를 수행하는 경우, 선택된 단위셀 또는 단위셀들에 연결되는 하나의 제1 선택라인(X1, X2, …, 또는 Xn)과 연결되는 스위칭소자만 턴 온 된다. 반면에 도 5를 참조하여 설명한 바와 같이, 제2 선택라인을 공유하면서 복수개의 제1 선택라인들에 연결되는 복수개의 단위셀들에 대해 선택적인 프로그램을 수행하는 경우, 그 복수개의 제1 선택라인과 연결되는 복수개의 스위칭소자들이 턴 온 된다.
일 예에서, 제1 선택라인(X1)에 연결되는 하나의 단위셀 또는 복수개의 단위셀들에 대한 프로그램 또는 리드 동작시, 제1 선택라인(X1)에 연결되는 스위칭소자(2110-1)만 턴 온 되며, 이에 따라 스위칭소자(2110-1)의 드레인단자(D)에 연결되는 제1 선택라인(X1)은 그라운드에 연결된다(즉 0V가 인가된다). 반면 나머지 제1 선택라인들(X2, …, Xn)에 연결되는 스위칭소자들(2110-2, …, 2110-n)은 턴 오프되며, 이에 따라 스위칭소자들(2110-2, …, 2110-n)의 각각의 드레인단자(D)에 연결되는 제1 선택라인들(X2, …, Xn)은 플로팅 상태가 된다.
다른 예에서, 2개의 제1 선택라인들(X1, X2)에 연결되는 하나의 단위셀 또는 복수개의 단위셀들에 대한 프로그램 또는 리드 동작시, 제1 선택라인(X1, X2)에 연결되는 스위칭소자들(2110-1, 2110-2)만 턴 온 되며, 이에 따라 스위칭소자들(2110-1, 2110-2)의 드레인단자(D)들에 연결되는 제1 선택라인(X1, X2)은 그라운드에 연결된다(즉 0V가 인가된다). 반면 나머지 제1 선택라인들에 연결되는 스위칭소자들은 턴 오프되며, 이에 따라 그 스위칭소자들의 각각의 드레인단자(D)에 연결되는 나머지 제1 선택라인들은 플로팅 상태가 된다.
스위칭부(2110)에 적어도 하나의 입력신호를 공급하기 위해, 스위칭소자들(2110-1, 2110-2, …, 2110-n)의 각각의 게이트단자(G)는 X-디멀티플렉서(2120)와 연결된다. X-디멀티플렉서(2120)는 스위칭소자들(2110-1, 2110-2, …, 2110-n) 및 제1 선택라인들(X1, X2, …, 또는 Xn)의 개수와 동일한 개수의 출력라인들과, 하나의 입력라인과, 그리고 선택라인을 가질 수 있다. X-디멀티플렉서(2120)의 출력라인들의 각각은 스위칭소자들(2110-1, 2110-2, …, 2110-n)의 각각의 게이트단자(G)에 연결된다. X-디멀티플렉서(2120)의 입력라인은 제1 인에이블신호(ENa) 입력라인과 연결된다. X-디멀티플렉서(2120)의 선택라인은 선택신호(S1) 입력라인과 연결된다. 일 예에서 선택신호(S1)는 멀티 비트(bit)의 어드레스 형식의 데이터일 수 있으며, 이 경우 하나의 선택라인만 배치될 수 있다. 다른 예에서 선택신호(S1)는 단일 비트(bit)의 데이터일 수 있으며, 이 경우 선택라인은 복수개로 배치될 수도 있다.
제2 선택라인들(Y1, Y2, …, Ym)의 각각은 Y-디멀티플렉서(2130)와 연결된다. Y-디멀티플렉서(1130)는 복수개의 출력라인들, 하나의 입력라인, 및 선택라인을 갖는다. Y-디멀티플렉서(1130)의 복수개의 출력라인들의 각각은 제2 선택라인들(Y1, Y2, …, Ym)의 각각과 연결된다. Y-디멀티플렉서(2130)의 입력라인들의 각각은 복수개, 예컨대 k개의 센스앰플리파이어(SA)들(2140-1, 2140-2, …, 2140-k)의 각각과 연결된다. 센스앰플리파이어들(2140-1, 2140-2, …, 2140-k)의 개수는 Y-디멀티플렉서(2130)의 입력라인들의 개수와 동일하며, 제2 선택라인들(Y1, Y2, …, Ym)의 개수보다 작다. 센스앰플리파이어들(2140-1, 2140-2, …, 2140-k)의 개수(k)와 제2 선택라인들(Y1, Y2, …, Ym)의 개수(m) 사이에는 2y=m/k(y는 선택신호(S2)의 어드레스 비트 수, 또는 선택라인의 수)의 수식이 적용될 수 있다. Y-디멀티플렉서(2130)의 선택라인은 선택신호(S2) 입력라인과 연결된다. 일 예에서 선택신호(S2)는 멀티 비트(bit), 예컨대 k비트의 어드레스 형식의 데이터일 수 있으며, 이 경우 하나의 선택라인만 배치될 수 있다. 다른 예에서 선택신호(S2)는 단일 비트(bit)의 데이터일 수 있으며, 이 경우 선택라인은 복수개, 예컨대 k개가 배치될 수 있다.
센스앰플리파이어들(2140-1, 2140-2, …, 2140-k)의 각각과 Y-디멀티플렉서(2130) 사이에는 스위칭소자(2150)가 배치된다. 스위칭소자(2150)는 p채널형 모스 전계효과트랜지스터로서, 게이트단자(G), 드레인단자(D), 및 소스단자(S)를 갖는다. 스위칭소자(2150)의 게이트단자(G)에는 제2 인에이블신호(ENb) 입력라인이 연결되고, 드레인단자(D)에는 프로그램 전압(Vpp) 또는 리드 전압(Vrd) 입력라인이 연결되며, 그리고 소스단자(S)는 Y-디멀티플렉서(2130)의 입력라인에 연결된다.
메모리소자(2100)의 프로그램 동작시, 셀어레이(10) 내의 선택된 단위셀들에 연결된 제2 선택라인들은 선택신호(S2)에 의해 Y-디멀티플렉서(2130)의 어느 하나의 입력라인(이하 선택 입력라인)과 연결되고, 나머지 제2 선택라인들은 다른 입력라인(이하 비선택 입력라인)과 연결된다. 선택 입력라인과 연결되는 스위칭소자(2150)의 게이트단자(G)로는 제2 인에이블신호(ENb)가 입력되고, 이에 따라 선택 입력라인과 연결되는 스위칭소자(2150)는 턴 온 된다. 스위칭소자(2150)가 턴 온 됨에 따라 스위칭소자(2150)의 드레인단자(D)로 인가되는 프로그램 전압(Vpp)은 Y-디멀티플렉서(2130)의 선택 입력라인을 통해 Y-디멀티플렉서(2130)로 전달된다. Y-디멀티플렉서(2130)로 전달되는 프로그램 전압(Vpp)은 선택된 단위셀들에 연결된 제2 선택라인들로 전달된다. 반면에 비선택 입력라인과 연결되는 스위칭소자(2150)의 게이트단자(G)에는 제2 인에이블신호(ENb)가 입력되지 않고, 이에 따라 비선택 입력라인과 연결되는 스위칭소자(2150)는 턴 오프 된다. 스위칭소자(2150)가 턴 오프됨에 따라 비선택 입력라인과 연결되는 제2 선택라인들은 플로팅 상태가 된다.
메모리소자(2100)의 리드 동작시, 복수개의 스위칭소자(2150)들 중 일부의 스위칭소자(2150)의 게이트단자(G)로 제2 인에이블신호(ENb)가 입력되고, 이에 따라 일부의 스위칭소자(2150)들은 턴 온 된다. 턴 온 된 스위칭소자(2150)들의 드레인단자(D)로 리드 전압(Vrd)이 인가되고, 이 리드 전압(Vrd)은 Y-디멀티플렉서(2130)의 입력단자들을 통해 Y-디멀티플렉서(2130)로 전달된다. Y-디멀티플렉서(2130)은 입력되는 선택신호(S2)에 의해 선택되는 일부 제2 선택라인들(Y1, Y2, …, Ym)로 리드 전압(Vrd)을 전달한다. 선택신호(S2)는 선택되는 제2 선택라인들과 입력라인들이 1:1로 연결되도록 Y-디멀티플렉서(2130) 내의 디코딩 회로에 대한 어드레스 신호를 제공한다. 선택된 단위셀의 경우 제1 선택라인(X1, X2, …, 또는 Xn)을 통해 0V가 인가되고, 제2 선택라인(Y1, Y2, …, 또는 Ym)을 통해 리드 전압(Vrd)이 인가되며, 이에 따라 도 2를 참조하여 설명한 바와 동일하게 리드 동작이 이루어진다.
도 12는 본 개시의 또 다른 실시예에 따른 이피롬 셀 어레이를 포함하는 메모리소자의 일 예를 나타내 보인 도면이다. 도 12를 참조하면, 메모리소자(3100)는 m×n 어레이로 단위셀들이 배열되는 셀 어레이(10)를 포함한다. 셀 어레이(10)는 도 1을 참조하여 설명한 바와 동일하며, 이에 따라 이하에서 중복되는 설명은 생략하기로 한다. 다른 예에서 셀 어레이(10)는 도 8을 참조하여 설명한 셀 어레이(20)일 수도 있으며, 이 경우에도 이하의 설명은 동일하게 적용될 수 있다.
셀 어레이(10)는 n개의 제1 선택라인들(X1, X2, …, Xn)과 m개의 제2 선택라인들(Y1, Y2, …, Ym)을 갖는다. 제1 선택라인들(X1, X2, …, Xn)의 각각은 스위칭부(3110)의 출력라인들의 각각과 연결된다. 스위칭부(3110)는 복수개의 스위칭소자들(3110-1, 3110-2, …, 3110-n)을 포함한다. 스위칭소자들(3110-1, 3110-2, …, 3110-n)의 개수는 제1 선택라인들(X1, X2, …, Xn)의 개수와 동일하다. 일 예에서 스위칭소자들(3110-1, 3110-2, …, 3110-n)의 각각은 n채널형 모스 전계효과트랜지스터로 구성될 수 있다. 스위칭소자들(3110-1, 3110-2, …, 3110-n)의 각각은, 게이트단자(G), 드레인단자(D), 및 소스단자(S)를 갖는다. 게이트단자(G)는 스위칭부(3110)의 입력라인으로 작용한다. 드레인단자(D)는 제1 선택라인(X1, X2, …, 또는 Xn)과 연결된다. 소스단자(S)는 그라운드(ground)에 연결된다.
스위칭소자들(3110-1, 3110-2, …, 3110-n)의 각각은 게이트단자(G)로 입력되는 신호를 통해 적어도 어느 하나가 턴 온 될 수 있다. 턴 온 되는 스위칭소자의 드레인단자(D)에 연결되는 제1 선택라인(X1, X2, …, 또는 Xn)은 그라운드에 연결된다(즉 0V가 인가된다). 턴 오프 되는 스위칭소자의 드레인단자(D)에 연결되는 제1 선택라인(X1, X2, …, 또는 Xn)은 플로팅 상태가 된다. 스위칭부(3110)에 적어도 하나의 입력신호를 공급하기 위해, 스위칭소자들(3110-1, 3110-2, …, 3110-n)의 각각의 게이트단자(G)는 X-디멀티플렉서(3120)의 출력라인들의 각각과 연결된다. X-디멀티플렉서(3120)는 입력라인과 선택라인을 갖는다. 입력라인을 통해서 X-디멀티플렉서(3120)로 제1 인에이블신호(ENa)가 입력된다. 선택라인을 통해서는 X-디멀티플렉서(3120)로 출력라인을 선택하기 위한 선택신호(S1)가 입력된다. 일 예에서 선택신호(S1)는 단일 비트(bit)의 데이터일 수 있으며, 이 경우 선택라인은 복수개로 배치될 수 있다. 다른 예에서 선택신호(S1)는 멀티 비트(bit)의 어드레스 형식의 데이터일 수 있으며, 이 경우 하나의 선택라인만 배치될 수 있다.
제2 선택라인들(Y1, Y2, …, Ym)의 각각은 센스앰플리파이어(SA)(3140)와 연결된다. 따라서 센스앰플리파이어(3140)는 제2 선택라인들(Y1, Y2, …, Ym)의 개수와 동일한 개수로 배치된다. 제2 선택라인들(Y1, Y2, …, Ym)의 각각과 센스앰플리파이어(3140) 사이에는 스위칭소자(3150)가 배치된다. 스위칭소자(3150)는 p채널형 모스 전계효과트랜지스터로서, 게이트단자(G), 드레인단자(D), 및 소스단자(S)를 갖는다. 스위칭소자(3150)의 게이트단자(G)에는 제2 인에이블신호(ENb) 입력라인이 연결되고, 드레인단자(D)에는 프로그램 전압(Vpp) 또는 리드 전압(Vrd) 입력라인이 연결되며, 그리고 소스단자(S)는 제2 선택라인들(Y1, Y2, …, Ym)의 각각에 연결된다.
본 예에 따른 메모리소자(3100)에 있어서, X-디멀티플렉서(3120)로 입력되는 제1 인에이블신호(ENa)는 선택신호(S1)에 의해 X-디멀티플렉서(3120)의 n개의 출력라인들 중 적어도 어느 하나로 전달된다. 제1 인에이블신호(ENa)가 전달된 스위칭부(3110) 내의 스위칭소자(3110-1, 3110-2, …, 또는 3110-n)는 턴 온 되고 나머지 스위칭소자들은 턴 오프된다. 턴 온된 스위칭소자의 드레인단자(D)에 연결되는 제1 선택라인(X1, X2, …, 또는 Xn)은 그라운드에 연결되고, 턴 오프된 스위칭소자들의 각각의 드레인단자(D)에 연결되는 제1 선택라인들은 플로팅 상태가 된다.
메모리소자(3100)의 프로그램 동작시, 셀어레이(10) 내의 선택된 단위셀들에 연결된 제2 선택라인들과 연결되는 스위칭소자(3150)의 게이트단자(G)로 제2 인에이블신호(ENb)가 입력된다. 반면에 나머지 제2 선택라인들에 연결되는 스위칭소자(3150)의 게이트단자(G)에는 제2 인에이블신호(ENb)가 입력되지 않거나, 별도의 디스에이블 신호가 입력된다. 이에 따라 선택된 단위셀들에 연결된 제2 선택라인들에는 프로그램 전압(Vpp)이 인가되고, 나머지 제2 선택라인들은 플로팅 상태가 된다. 선택된 메모리셀은 제1 선택라인 및 제2 선택라인에 각각 0V 및 프로그램 전압(Vpp)이 인가되고, 따라서 선택된 메모리셀에 대해서 도 2를 참조하여 설명한 바와 같이 프로그램 동작이 이루어진다.
메모리소자(3100)의 리드 동작시, 셀어레이(10) 내의 선택된 단위셀들에 연결된 제2 선택라인들과 연결되는 스위칭소자(3150)의 게이트단자(G)로 제2 인에이블신호(ENb)가 입력된다. 반면에 나머지 제2 선택라인들에 연결되는 스위칭소자(3150)의 게이트단자(G)에는 제2 인에이블신호(ENb)가 입력되지 않거나, 별도의 디스에이블 신호가 입력된다. 이에 따라 선택된 단위셀들에 연결된 제2 선택라인들에는 리드 전압(Vrd)이 인가되고, 나머지 제2 선택라인들은 플로팅 상태가 된다. 선택된 메모리셀은 제1 선택라인 및 제2 선택라인에 각각 0V 및 리드 전압(Vrd)이 인가되고, 따라서 선택된 메모리셀에 대해서 도 2를 참조하여 설명한 바와 같이 프로그램 동작이 이루어진다.
본 예에 따른 이피롬 셀 어레이 및 메모리소자는 다양한 응용분야에 적용될 수 있다. 일 예로 본 예에 따른 이피롬 셀 어레이 및 메모리소자는, 트리밍 아날로그(triming analog) 회로에 적용될 수 있다. 다이(die)별로 또는 웨이퍼(wafer)별로 존재하는 산포로 인해 전자소자의 규격(specification)이 달라질 수 있는데, 이 경우 트리밍 회로 내에서 메모리장치에 특정 코드(code)를 입력하여 다이별 또는 웨이퍼별 고유의 캘리브레이션(calibration)이 이루어지도록 할 필요가 있다. 본 예에 따른 이피롬 셀 어레이 및 메모리소자는 트리밍 회로 내의 메모리장치 내에 집적될 수 있다.
다른 예에서 본 예에 따른 이피롬 셀 어레이 및 메모리소자는, 물리적인 불량 셀에 대해 리던던시 셀(redundancy cell)로 리페어(repair)하는 장치에 적용될 수 있다. CIS(CMOS Image Sensor)와 같은 이미지 센서의 경우 불량 픽셀을 발견한 후에 불량 픽셀의 어드레스를 저장한 후 프로세서의 이미지 정보를 통해 불량 픽셀을 리페어시킨다. 이 과정에서 본 예에 따른 이피롬 셀 어레이 및 메모리소자는 불량 픽셀에 대한 데이터를 처리하기 위한 메모리장치에 적용될 수 있다.
또 다른 예에서 본 예에 따른 이피롬 셀 어레이 및 메모리소자는, 전자시스템의 펌웨어(firmware)를 저장하기 위한 메모리장치에 적용되거나, 제품 관련 정보가 저장되는 메모리장치에 적용될 수도 있다. 또한 결제정보, 카드 정보, 임베디드 불휘발성 메모리(eNVM; embedded Non Volatile Memory), RFID 메모리 등에 적용될 수도 있다. 어느 경우이던지 선택 트랜지스터 없이 선택된 단위셀에 대한 프로그램 및 리드 동작 이루어지도록 할 수 있으며, 이에 따라 본 예에 따른 이피롬 셀 어레이를 적용한 전자 시스템의 전체 면적을 감소시킬 수 있다
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
10...이피롬 셀 어레이 100...단위셀
110...기판 120...드레인영역
130...소스영역 140...게이트절연층
150...플로팅게이트층

Claims (25)

  1. 플로팅 게이트를 갖는 p-채널 모스트랜지스터 단일로 이루어지는 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이;
    상기 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들; 및
    상기 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하고,
    상기 단위셀들 중 선택 단위셀은, 상기 선택 단위셀에 결합되는 제1 선택라인 및 제2 선택라인에 각각 프로그램전압 및 그라운드전압을 인가하거나, 또는 상기 선택 단위셀에 결합되는 제2 선택라인 및 제1 선택라인에 각각 프로그램전압 및 그라운드전압을 인가하여 프로그램되는 이피롬 셀 어레이.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 선택 단위셀은, 상기 선택 단위셀에 연결되는 제1 선택라인에 0V를 인가시키고 나머지 제1 선택라인들은 플로팅시키며, 상기 선택 단위셀에 연결되는 제2 선택라인에 프로그램 전압 또는 리드 전압을 인가시키고 나머지 제2 선택라인들은 플로팅시켜 선택되도록 하는 이피롬 셀 어레이.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    플로팅 게이트를 갖는 단일 모스 전계효과트랜지스터로 이루어지는 단위셀들의 각각은, 상기 단일 모스 전계효과트랜지스터와 또 하나의 단일 모스 전계효과트랜지스터가 서로 병렬로 연결되어 구성되는 이피롬 셀 어레이.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 단일 모스 전계효과트랜지스터의 드레인단자와 상기 또 하나의 단일 모스 전계효과트랜지스터의 드레인단자는 상기 제1 선택라인에 공통으로 연결되고, 상기 단일 모스 전계효과트랜지스터의 소스단자와 상기 또 하나의 단일 모스 전계효과트랜지스터의 소스는 상기 제2 선택라인에 공통으로 연결되는 이피롬 셀 어레이.
  6. 삭제
  7. 삭제
  8. 플로팅 게이트를 갖는 p-채널 모스트랜지스터 단일로 이루어지는 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이와, 상기 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들과, 그리고 상기 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하고, 상기 단위셀들 중 선택 단위셀은, 상기 선택 단위셀에 결합되는 제1 선택라인 및 제2 선택라인에 각각 프로그램전압 및 그라운드전압을 인가하거나, 또는 상기 선택 단위셀에 결합되는 제2 선택라인 및 제1 선택라인에 각각 프로그램전압 및 그라운드전압을 인가하여 프로그램되는 이피롬 셀 어레이;
    상기 제1 선택라인들과 연결되어 상기 제1 선택라인들에 선택적으로 0V가 인가되도록 하는 스위칭부;
    상기 스위칭부에 선택적인 인에이블 신호를 입력하기 위한 제1 디멀티플렉서;
    상기 제2 선택라인들 중 선택된 단위셀들에 연결되는 제2 선택라인들은 선택하기 위한 제2 디멀티플렉서; 및
    상기 제2 디멀티플렉서에 프로그램 전압 또는 리드 전압이 전달되도록 하는 스위칭소자를 포함하는 메모리소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 스위칭부는, 복수개의 n채널형 모스 전계효과트랜지스터들로 이루어지는 메모리소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 n채널형 모스 전계효과트랜지스터들의 각각의 게이트단자는 상기 제1 디멀티플렉서의 출력라인들의 각각에 연결되고, 드레인단자는 상기 제1 선택라인들의 각각에 연결되며, 그리고 소스단자는 그라운드에 연결되는 메모리소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 디멀티플렉서는, 상기 n채널형 모스 전계효과트랜지스터들의 각각의 게이트단자에 연결되는 출력단자들과, 제1 인에이블신호가 입력되는 입력단자와, 그리고 상기 제1 인에이블신호가 출력되는 출력단자들을 선택하기 위한 선택신호가 입력되는 선택라인을 포함하는 메모리소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2 디멀티플렉서는, 상기 스위칭소자와 연결되는 입력라인과, 상기 제2 선택라인들에 연결되는 출력라인들과, 그리고 상기 출력라인들을 선택하기 위한 선택신호가 입력되는 선택라인을 포함하는 메모리소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 입력라인에 연결되는 센스앰플리파이어를 더 포함하는 메모리소자.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 입력라인에 연결되는 스위칭소자를 더 포함하는 메모리소자.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 스위칭소자는 p채널형 모스 전계효과트랜지스터로 이루어지는 메모리소자.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 p채널형 모스 전계효과트랜지스터의 게이트단자는 제2 인에이블신호 입력라인에 연결되고, 드레인단자는 프로그램 전압 또는 리드 전압 입력라인에 연결되며, 그리고 소스단자는 상기 제2 디멀티플렉서의 입력라인에 연결되는 메모리소자.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제2 디멀티플렉서의 입력라인은 복수개로 배치되는 메모리소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 복수개의 입력라인들의 각각에 연결되는 센스앰플리파이어를 더 포함하는 메모리소자.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 복수개의 입력라인들의 각각에 연결되는 스위칭소자를 더 포함하는 메모리소자.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 스위칭소자는 p채널형 모스 전계효과트랜지스터로 이루어지는 메모리소자.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 p채널형 모스 전계효과트랜지스터의 게이트단자는 제2 인에이블신호 입력라인에 연결되고, 드레인단자는 프로그램 전압 또는 리드 전압 입력라인에 연결되며, 그리고 소스단자는 상기 제2 디멀티플렉서의 각 입력라인에 연결되는 메모리소자.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 복수개의 입력라인들의 개수는 상기 제2 선택라인들의 개수보다 작은 메모리소자.
  23. 플로팅 게이트를 갖는 p-채널 모스트랜지스터 단일로 이루어지는 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배치되는 셀 어레이와, 상기 단위셀들 중 동일한 행에 배치되는 단위셀들의 각각의 드레인단자에 연결되는 제1 선택라인들과, 그리고 상기 단위셀들 중 동일한 열에 배치되는 단위셀들의 각각의 소스단자에 연결되는 제2 선택라인들을 포함하고, 상기 단위셀들 중 선택 단위셀은, 상기 선택 단위셀에 결합되는 제1 선택라인 및 제2 선택라인에 각각 프로그램전압 및 그라운드전압을 인가하거나, 또는 상기 선택 단위셀에 결합되는 제2 선택라인 및 제1 선택라인에 각각 프로그램전압 및 그라운드전압을 인가하여 프로그램되는 이피롬 셀 어레이;
    상기 제1 선택라인들과 연결되어 상기 제1 선택라인들에 선택적으로 0V가 인가되도록 하는 스위칭부;
    상기 스위칭부에 선택적인 인에이블 신호를 입력하기 위한 제1 디멀티플렉서;
    상기 제2 선택라인들의 각각에 연결되는 센스앰플리파이어; 및
    상기 제2 선택라인 및 센스앰플리파이어 사이에 연결되는 스위칭소자를 포함하는 메모리소자.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 스위칭소자는 p채널형 모스 전계효과트랜지스터로 이루어지는 메모리소자.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제24항에 있어서,
    상기 p채널형 모스 전계효과트랜지스터의 게이트단자는 제2 인에이블신호 입력라인에 연결되고, 드레인단자는 프로그램 전압 또는 리드 전압 입력라인에 연결되며, 그리고 소스단자는 상기 제2 선택라인에 연결되는 메모리소자.
KR1020140051419A 2014-04-29 2014-04-29 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자 KR102167600B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020140051419A KR102167600B1 (ko) 2014-04-29 2014-04-29 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자
TW103125074A TWI618065B (zh) 2014-04-29 2014-07-22 電性可程式化唯讀記憶體單元陣列、操作其之方法以及包含其之記憶體裝置
US14/341,505 US9355726B2 (en) 2014-04-29 2014-07-25 EPROM cell array, method of operating the same, and memory device including the same
CN201410400687.8A CN105023611B (zh) 2014-04-29 2014-08-14 Eprom单元阵列、其操作方法及包括其的存储器件
US14/968,096 US9916898B2 (en) 2014-04-29 2015-12-14 EPROM cell array, method of operating the same, and memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140051419A KR102167600B1 (ko) 2014-04-29 2014-04-29 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자

Publications (2)

Publication Number Publication Date
KR20150124660A KR20150124660A (ko) 2015-11-06
KR102167600B1 true KR102167600B1 (ko) 2020-10-19

Family

ID=54335384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140051419A KR102167600B1 (ko) 2014-04-29 2014-04-29 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자

Country Status (4)

Country Link
US (1) US9355726B2 (ko)
KR (1) KR102167600B1 (ko)
CN (1) CN105023611B (ko)
TW (1) TWI618065B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102535414B1 (ko) * 2016-05-17 2023-05-24 에스케이하이닉스 주식회사 균일한 프로그램 특성을 갖도록 하는 이피롬 메모리 장치 및 그 이피롬 메모리 장치의 프로그램 방법
CN107342107B (zh) * 2017-07-05 2020-07-17 上海华虹宏力半导体制造有限公司 存储器件及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100391117B1 (ko) 1995-06-21 2003-08-19 아드밴스트 마이크로 디이바이시스 인코포레이티드 채널 핫 캐리어 주입을 이용하여 플래시 메모리로 페이지를 기록하는 방법
US20060133151A1 (en) 2004-12-22 2006-06-22 Ralph Oberhuber Single poly EPROM device
US20100172184A1 (en) * 2008-02-25 2010-07-08 Tower Semiconductor Ltd. Asymmetric Single Poly NMOS Non-Volatile Memory Cell
US20140085984A1 (en) * 2012-09-21 2014-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Two-Transistor Non-Volatile Memory Cell and Related Program and Read Methods

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199001A (en) * 1990-10-29 1993-03-30 Intel Corporation Architecture for erasing very small areas of flash EPROMs
JP4392404B2 (ja) * 2005-12-07 2010-01-06 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
CN102426852B (zh) * 2011-11-30 2015-03-04 中国科学院微电子研究所 一种存储阵列单元信息读取方法及系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100391117B1 (ko) 1995-06-21 2003-08-19 아드밴스트 마이크로 디이바이시스 인코포레이티드 채널 핫 캐리어 주입을 이용하여 플래시 메모리로 페이지를 기록하는 방법
US20060133151A1 (en) 2004-12-22 2006-06-22 Ralph Oberhuber Single poly EPROM device
US20100172184A1 (en) * 2008-02-25 2010-07-08 Tower Semiconductor Ltd. Asymmetric Single Poly NMOS Non-Volatile Memory Cell
US20140085984A1 (en) * 2012-09-21 2014-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Two-Transistor Non-Volatile Memory Cell and Related Program and Read Methods

Also Published As

Publication number Publication date
TWI618065B (zh) 2018-03-11
CN105023611A (zh) 2015-11-04
TW201541455A (zh) 2015-11-01
US20150310918A1 (en) 2015-10-29
US9355726B2 (en) 2016-05-31
CN105023611B (zh) 2019-12-06
KR20150124660A (ko) 2015-11-06

Similar Documents

Publication Publication Date Title
EP2973581B1 (en) Low leakage, low threshold voltage, split-gate flash cell operation
US9734910B1 (en) Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
CN110419080B (zh) 非易失性半导体存储装置
US8482980B2 (en) Memory array and method of operating the same
US8797804B2 (en) Vertical memory with body connection
JP5280660B2 (ja) 低電圧、低キャパシタンスのフラッシュメモリアレイ
CN105390154A (zh) 页或字可擦除复合非易失性存储器
CN107093460B (zh) 用于管理eeprom存储器存取晶体管的击穿的装置和方法
CN107836023B (zh) 控制电阻式切换存储器单元的方法和半导体存储器装置
CN109313924B (zh) 减少非易失性存储器单元阵列中的编程干扰的方法和设备
KR102167600B1 (ko) 이피롬 셀 어레이 및 그 동작 방법과, 이피롬 셀 어레이를 포함하는 메모리소자
US9530502B2 (en) Configuration memory storing data by injecting carriers in gate insulating layer of MISFET
US9508434B2 (en) Programmable-resistance non-volatile memory
KR100490605B1 (ko) 비휘발성 반도체기억장치
US9916898B2 (en) EPROM cell array, method of operating the same, and memory device including the same
US20150244373A1 (en) Nonvolatile Programmable Logic Switch
KR102535414B1 (ko) 균일한 프로그램 특성을 갖도록 하는 이피롬 메모리 장치 및 그 이피롬 메모리 장치의 프로그램 방법
US9025391B2 (en) Circuit arrangement and method for operating a circuit arrangement
US9123397B2 (en) Circuit arrangement and method for operating a circuit arrangement
WO2012012512A1 (en) Array architecture for reduced voltage, low power single poly eeprom

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant