CN1905066A - 非易失性半导体存储器件 - Google Patents
非易失性半导体存储器件 Download PDFInfo
- Publication number
- CN1905066A CN1905066A CNA2006100802544A CN200610080254A CN1905066A CN 1905066 A CN1905066 A CN 1905066A CN A2006100802544 A CNA2006100802544 A CN A2006100802544A CN 200610080254 A CN200610080254 A CN 200610080254A CN 1905066 A CN1905066 A CN 1905066A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- reference cell
- accumulation region
- write
- charge accumulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000009825 accumulation Methods 0.000 claims description 193
- 238000003860 storage Methods 0.000 claims description 96
- 239000002131 composite material Substances 0.000 claims description 6
- 238000012423 maintenance Methods 0.000 claims description 3
- 238000012935 Averaging Methods 0.000 abstract description 9
- 230000000694 effects Effects 0.000 description 60
- 230000014509 gene expression Effects 0.000 description 24
- 238000012217 deletion Methods 0.000 description 19
- 230000037430 deletion Effects 0.000 description 19
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VVNRQZDDMYBBJY-UHFFFAOYSA-M sodium 1-[(1-sulfonaphthalen-2-yl)diazenyl]naphthalen-2-olate Chemical compound [Na+].C1=CC=CC2=C(S([O-])(=O)=O)C(N=NC3=C4C=CC=CC4=CC=C3O)=CC=C21 VVNRQZDDMYBBJY-UHFFFAOYSA-M 0.000 description 2
- 230000009452 underexpressoin Effects 0.000 description 2
- 241001269238 Data Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种非易失性半导体存储器件。在2个基准单元中的1个基准单元的电荷积累区域积累电荷，使其成为与电流最小的存储单元特性等效的状态。另外，在另一个基准单元的电荷积累区域积累电荷，使其成为与电流最大的存储单元特性等效的状态。利用电流平均化电路来平均从这些基准单元所输出的各电流，作为基准电流(R_REF1)输出。
Description
技术领域
本发明涉及非易失性半导体存储器件，尤其涉及将栅极绝缘膜中具有电荷积累层的MOS晶体管作为存储单元，用电荷积累层内互不相同的电荷积累区域来存储多个信息的非易失性半导体存储器件。
背景技术
非易失性半导体存储器件，由于切断电源后也能保持存储信息，因此广泛应用于信息系统和通信系统。其中，闪速EEPROM(EEPROM：Electrically Erasable Programmable ROM，以下称为闪速存储器)，以芯片整体或以块为单位来进行删除，从而使存储单元尺寸变小，实现了低成本。因此，对闪速存储器的需求迅速扩大。
作为应用于闪速存储器的存储单元，存在包括浮置栅和控制栅的2层多晶硅(polysilicon)结构的存储单元、使用了在栅极绝缘膜中具有电荷积累层的MOS晶体管的存储单元(以下称为MONOS型存储单元)等。其中MONOS型存储单元的特征在于，在1个存储单元的互不相同的2个区域分别存储信息，从而能实现低成本和大容量，并容易微细化。因此，采用MONOS型存储单元的闪速存储器已逐渐成为闪速存储器的主流。(例如，参照美国专利第6,011,725号)
采用了MONOS型存储单元的闪速存储器，例如，通过比较从具有与存储单元相同结构的基准用单元输出的读出基准电流的大小、和从存储单元的1个区域所输出的存储单元电流的大小，来从2个区域中的1个区域读出信息。
进行了写入的存储单元的电流特性为，在仍维持与删除状态的存储单元的电流特性同样的电流特性的同时，阈值已被移位。因此，通过将从基准用单元输出的读出基准电流的电流特性，也设定成在仍维持与存储单元的电流等效的电流特性的同时阈值已被移位这样的特性，能够生成最佳的基准。
在该读出动作中，如果设定读出基准电流，使其成为删除了信息的状态下的存储单元的电流与写入了信息的状态下的存储单元的电流的中间电流，则基准电流与删除状态下的存储单元的电流的差，将等于基准电流与写入了信息状态下的存储单元的电流的差。即，能够使写入读出时的动作余量(margin)最大。
但是，MONOS型存储单元，具有1个区域的存储单元的电流特性受到另一区域的状态影响这样的效应(以下称为第2位效应)(例如，参照美国专利第6,643,170号说明书)。
例如，在1个区域设定了信息后，在另一区域写入信息时，上述1个区域的存储单元的电流特性将发生变动。因此，如上所述地设定了基准电流时，基准电流与删除状态下的存储单元的电流的差，将不同于基准电流与写入了信息的状态下的存储单元的电流的差。该第2位效应，不依赖于存储单元内的电荷积累区域的物理位置，先进行了设定的位的状态，受到之后写入的位的状态影响。
如上所述，在采用了MONOS型存储单元的以往的非易失性半导体存储器件中，存在这样的问题，即：由于上述第2位效应，存储单元电流特性发生变动，因此基准电流与各存储状态间的电流差将变小，信息读出时的动作余量将变小。尤其在通过改变积累的电荷量来实现多个存储状态以存储多位的信息时，因上述第2位效应的影响导致的动作余量的减小将更加显著。
另外，在MONOS型存储单元中，在读出时对存储单元施加预定范围的电压，因此为了避免第2位效应的影响，考虑根据第2位效应导致的变动，预先在所施加的电压范围内的中央附近使基准电流为最佳。但是，这样将产生在该电压范围的下限侧和上限侧其读出余量减少的问题。
但是，采用了MONOS型存储单元的以往的非易失性半导体存储器件，难以实现多位存储。另外，2值存储的MONOS型存储单元，动作余量小时也难以实现低电压动作。
发明内容
本发明是着眼于上述问题而完成的，目的在于提供一种非易失性半导体存储器件，即使受到第2位效应的影响，也能通过设定适当的基准电流来以大的动作余量进行读出动作。
为了解决上述课题，本发明提供一种非易失性半导体存储器件，其特征在于，包括：
存储单元，包括在栅极绝缘膜中具有电荷积累层的晶体管，在上述电荷积累层内互不相同的第1电荷积累区域和第2电荷积累区域积累电荷，与所积累的电荷水平相对应地在各电荷积累区域存储信息；
多个读出用基准单元，与上述存储单元具有相同结构，包括第1读出用基准单元和第2读出用基准单元；
读出用基准单元设定装置，将上述第1读出用基准单元中的上述第1电荷积累区域设定为积累有第1电荷量的第1状态，将上述第2电荷积累区域设定为积累有第2电荷量的第2状态，并将上述第2读出用基准单元中的上述第1电荷积累区域设定为积累有比上述第1电荷量多的第3电荷量的第3状态，将上述第2读出用基准单元中的上述第2电荷积累区域设定为积累有比上述第2电荷量少的第4电荷量的第4状态；以及
基准信息输出装置，将第1信息与第2信息的复合信息，作为从上述存储单元读出信息时的基准的读出用基准输出，其中，所述第1信息是上述第1读出用基准单元的上述第1电荷积累区域的积累信息，所述第2信息是上述第2读出用基准单元的上述第1电荷积累区域的积累信息。
由此，即使由于第2位效应存储单元的电流特性变动，也能使基准电流最佳、使读出时的动作余量最佳。
另外，根据上述非易失性半导体存储器件，其特征在于：
分别设置多个上述第1读出用基准单元和上述第2读出用基准单元，
上述读出用基准单元设定装置，对多个第1读出用基准单元和多个第2读出用基准单元进行上述设定。
另外，根据技术方案1的非易失性半导体存储器件，其特征在于：
上述第1信息是上述第1读出用基准单元的读出电流值，上述第2信息是上述第2读出用基准单元的读出电流值，
上述复合信息是上述第1读出用基准单元的读出电流值与上述第2读出用基准单元的读出电流值的平均值。
另外，根据上述非易失性半导体存储器件，其特征在于：
上述第1信息是上述第1读出用基准单元的读出电流值，上述第2信息是上述第2读出用基准单元的读出电流值，
上述复合信息是多个上述第1读出用基准单元的读出电流值与多个上述第2读出用基准单元的读出电流值的平均值。
由此，即使由于第2位效应存储单元的电流特性变动，也能使基准电流最佳、使读出时的动作余量最佳。
另外，本发明提供一种非易失性半导体存储器件，其特征在于，包括：
存储单元，包括在栅极绝缘膜中具有电荷积累层的晶体管，在上述电荷积累层内互不相同的第1电荷积累区域和第2电荷积累区域积累电荷，与所积累的电荷水平相对应地在各电荷积累区域存储信息；
多个写入检验用基准单元，与上述存储单元具有相同结构，在其中设定成为在上述基准单元中的上述第1电荷积累区域或上述第2电荷积累区域写入信息时要积累的电荷水平的基准的写入检验用基准；
检验用基准设定装置，对相同种类的信息，将多个不同水平的写入检验用基准设定于上述写入检验用基准单元；以及
检验装置，在信息写入后进行的写入检验动作时，利用从上述多个写入检验用基准中选择出的1个写入检验用基准，进行写入检验。
另外，根据上述非易失性半导体存储器件，其特征在于：
上述第1电荷积累区域和上述第2电荷积累区域，从一个电荷积累区域读出的电流值，根据积累在另一个电荷积累区域中的电荷进行变动，
上述检验用基准设定装置，设定适合上述变动量的大小的检验用基准。
由此，根据后写入的信息控制对先写入信息的电荷积累区域的写入水平。由此，能够降低第2位效应的影响，抑制读出动作余量的减少。
另外，本发明提供一种非易失性半导体存储器件，其特征在于，包括：
存储单元阵列，将存储单元配置成阵列状，所述存储单元包括在栅极绝缘膜中具有电荷积累层的晶体管，通过在上述电荷积累层内互不相同的第1电荷积累区域和第2电荷积累区域分别积累电荷，来在各区域存储信息；
写入信息缓存器，保持上述存储单元阵列中的写入信息；
写入装置，将上述写入信息缓存器所保持的信息写入上述第1电荷积累区域；
写入水平控制装置，进行控制使得上述写入装置进行写入，直到上述第1电荷积累区域中所积累的电荷量达到设定水平；以及
水平切换装置，根据要写入上述第2电荷积累区域的信息，多等级地切换对相同种类的信息的上述设定水平。
另外，根据上述非易失性半导体存储器件，其特征在于：
上述写入信息缓存器，具有保持比能对上述存储单元阵列一次写入的信息量多的信息量的存储容量。
另外，根据上述非易失性半导体存储器件，其特征在于：
还包括多个写入检验用基准单元，与上述存储单元具有相同结构，在其中设定成为对上述基准单元中的上述第1电荷积累区域或上述第2电荷积累区域写入信息时要积累的电荷水平的基准的写入检验用基准，
上述写入水平控制装置包括：
检验用基准设定装置，对相同种类的信息，将多个不同水平的写入检验用基准设定于上述写入检验用基准单元；以及
检验装置，在信息写入后进行的写入检验动作时，利用从上述多个写入检验用基准中选择出的1个写入检验用基准，进行写入检验。
另外，根据上述非易失性半导体存储器件，其特征在于：
上述水平切换装置，包括在向上述第1电荷积累区域写入信息时，将要写入上述第2电荷积累区域的数据从写入信息缓存器中读出的装置。
由此，在由于第2位效应存储单元的电流特性变动时，能使基准电流最佳、将读出时的动作余量设定为最佳值。
另外，根据上述非易失性半导体存储器件，其特征在于：
上述水平切换装置，在与最小的电荷水平对应的信息写入上述第1电荷积累区域时，不进行上述切换，
写入水平控制装置，在与最小的电荷水平对应的信息写入上述第1电荷积累区域时，进行控制使得上述写入装置进行写入，直到达到固定地预定好的设定水平。
由此，能够减少写入基准的种类。
另外，根据上述非易失性半导体存储器件，其特征在于：
上述检验用基准设定装置，
在第1写入检验用基准单元的第1电荷积累区域、和第2写入检验用基准单元的第1电荷积累区域，积累目标写入水平的电荷，
在上述第1写入检验用基准单元的第2电荷积累区域，积累目标写入水平的电荷，
对第3写入检验用基准单元的第1电荷积累区域进行写入，使得上述第1写入检验用基准单元的第1电荷积累区域的读出电流、与上述第3写入检验用基准单元的第1电荷积累区域的读出电流的和，为上述第2写入检验用基准单元的第1电荷积累区域的读出电流的2倍。
另外，根据上述非易失性半导体存储器件，其特征在于：
上述检验用基准设定装置，
在第1写入检验用基准单元的第2电荷积累区域、和第2写入检验用基准单元的第2电荷积累区域，积累目标写入水平的电荷，
对上述第2写入检验用基准单元的第1电荷积累区域积累电荷，使得上述第1写入检验用基准单元的第1电荷积累区域的读出电流、与上述第2写入检验用基准单元的第1电荷积累区域的读出电流相等，进而，中和第2写入检验用基准单元的第2电荷积累区域中所积累的电荷。
由此，在写入检验用基准单元中积累与要输出的写入基准电流相应的电荷。
附图说明
图1是表示本发明的实施例1的基准电流生成电路的结构的框图。
图2是表示MONOS型存储单元用的MOS晶体管的结构的图。
图3是表示位A在删除状态下的存储单元的电流特性、和写入了信息的状态下的存储单元的电流特性的图。
图4是表示用存储状态(1)～(4)这4种状态存储2位的信息时的通常的阈值分布的图。
图5是表示各存储状态下的存储单元的电流特性与基准电流R_REF1～R_REF3的关系的图。
图6是表示受到了第2位效应的影响时的各存储状态下的存储单元的电流特性的图。
图7是表示存储状态(1)、(2)下的存储单元的电流特性与基准电流R_REF1的关系的图。
图8是表示生成基准电流R_REF2的基准电流生成电路的结构的图。
图9是表示生成基准电流R_REF3的基准电流生成电路的结构的图。
图10是用于说明本发明的实施例2的写入动作的图。
图11是表示根据4种位B的写入数据，改变写入水平进行了写入的位A的电流特性的图。
图12是表示在对位A的写入动作时进行写入水平控制后，进行了位B的写入时的位A的电流特性的图。
图13是表示本发明的实施例2的检验用基准电流生成电路的结构的框图。
图14是表示实施例3的对基准单元的电荷积累状态的图。
图15是表示实施例3的对基准单元的电荷积累状态(删除状态)的图。
图16是表示实施例3的对基准单元的电荷积累状态的图。
图17是表示发明的实施例3的变形例的检验用基准电流生成电路的结构的框图。
图18是表示实施例3的变形例的对基准单元的电荷积累状态(删除状态)的图。
图19是表示实施例3的变形例的对基准单元的电荷积累状态的图。
图20是表示实施例3的变形例的对基准单元的电荷积累状态的图。
图21是表示本发明的实施例4的闪速存储器的结构例的框图。
图22是表示列选择门、读出/检验电路、写入电路、以及写入缓存器的更详细的结构例的框图。
图23是表示从基准电路输出的基准电流的种类的图。
图24是表示不进行第2位效应的校正时的位A的读出特性的图。
具体实施方式
以下，参照附图说明本发明的实施例。
[实施例1]
作为本发明的实施例1，说明基准电流生成电路，其在从非易失性半导体存储器件的信息用存储单元读出信息时，用于生成成为从信息用存储单元流出的电流大小的判断基准的基准电流。
图1是表示本发明的实施例1的基准电流生成电路100的结构的框图。基准电流生成电路100，如图1所示，包括基准单元部102和电流平均化电路104。
基准单元部102，包括基准单元106和基准单元108。基准单元106、108是与信息用存储单元(图中未示出)结构相同的MONOS型存储单元。这里，首先详细说明MONOS型存储单元。
MONOS型存储单元，具体来讲，由具有图2所示的结构的MOS晶体管1000构成。MOS晶体管1000包括：由形成在P型半导体基板1002的表面的N型半导体区域形成的漏/源区1004、1006；该漏/源区1004、1006间的沟道区域；设置在该沟道区域上方的氧化硅薄膜1008；设置在氧化硅薄膜1008上方的氮化硅薄膜1010；设置在氮化硅薄膜1010上方的氧化硅薄膜1012；以及设置在氧化硅薄膜1012上方的控制栅电极1014。
MOS晶体管1000，通过将电子积累在氮化硅薄膜1010上来存储信息。具体来讲，将电荷积累区域1016和1018这两处作为电子的积累区域，通过在这些区域积累电子，在1个电荷积累区域存储2位的信息。
将使电子积累在电荷积累区域1016或1018的行为称作写入，例如，要在电荷积累区域1016写入信息，则将漏/源区1006取为接地电位，对漏/源区1004施加5V左右的电压，对控制栅电极1014施加9V左右的高电压，从而使电流从漏/源区1004流向漏/源区1006，将在漏/源区1004附近产生的电子注入电荷积累区域1016。在非易失性半导体存储器件中设置进行这样的写入的电荷积累电路。
另外，要读出存储在电荷积累区域1016信息，则将漏/源区1004取为接地电位，对漏/源区1006施加1V左右的电位，对控制栅电极1014施加3V左右的读出电位。在这样的偏压条件下，从漏/源区1006流入漏/源区1004的电流值，随电荷积累区域1016中有无电子的积累而不同，将存储在电荷积累区域1016的信息作为该电流差进行读出。
另外，要在电荷积累区域1018写入信息，则使施加于漏/源区1004和1006的电压，与对电荷积累区域1016写入时相反。即，将漏/源区1004取为接地电位，对漏/源区1006施加5V左右的电压，对控制栅电极1014施加9V左右的高电压，从而使电流从漏/源区1006流向漏/源区1004，将在漏/源区1006附近产生的电子注入电荷积累区域1018。
要读出存储在电荷积累区域1018信息，则将漏/源区1006取为接地电位，对漏/源区1004施加1V左右的电位，对控制栅电极1014施加3V左右的读出电位。在这样的偏压条件下，从漏/源区1004流入漏/源区1006的电流值，根据电荷积累区域1018中有无电子积累而不同，将存储在电荷积累区域1018的信息作为该电流差进行读出。
另外，将使存储在电荷积累区域1016或1018中的电子中和的行为称作删除。例如，要删除存储在电荷积累区域1016中的信息，则在将漏/源区1006设为浮置的状态下，对漏/源区1004施加7V左右的电压，对控制栅电极1014施加-5V左右的负电压，从而将在漏/源区1004端部生成的空穴注入电荷积累区域1016，其中，该空穴是由带间穿隧(band-to-band tunneling)现象产生的。
另外，要删除存储在电荷积累区域1018中的信息，则使施加于漏/源区1004和1006的电压，与从电荷积累区域1016删除时相反。即，在将漏/源区1004设为浮置的状态下，对漏/源区1006施加7V左右的电压，对控制栅电极1014施加-5V左右的负电压，从而将在漏/源区1006端部产生的空穴注入电荷积累区域1016，其中，该空穴是由带间穿隧现象产生的。这样，能够独立控制设置在1个存储单元内的2个电荷积累区域1016和1018。
这里，将存储在电荷积累区域1016的位信息设为位A，将存储在电荷积累区域1018的位信息设为位B。
图3示出在位A和位B一起被删除状态下，首先对位A进行写入，该位A被读出时的存储单元的特性。在图3中，横轴示出读出存储在电荷积累区域1016中的位信息时，将漏/源区1004取为源极、将漏/源区1006取为漏极读出的情况下，施加在漏/源区1004与控制栅电极1014之间的栅极-源极间电压(控制电压VGS)。作为该控制电压VGS，施加例如读出动作中的电源电压(用VR表示的电压范围的电压)。
另外，纵轴示出在上述偏压条件下，从漏/源区1006流入漏/源区1004的漏极-源极间电流(沟道电流IDS)。MOS晶体管的沟道电流IDS相对控制电压VGS为2次曲线，但为了便于说明用直线来表示。
位A在删除状态下的存储单元的电流特性、和在写入了信息的状态下的存储单元的电流特性，分别如图3所示。为了读出该位A的信息，用具有与存储单元相同结构的基准用单元，生成例如图3所示那样的特性的读出基准电流R_REF。通过进行该基准电流R_REF与存储单元电流的大小比较，能够读出存储数据，如果能将基准电流R_REF设定为删除状态的存储单元电流与写入状态的存储单元电流的中间值，则能够使读出动作余量最大。
如果通过使图2所示的存储单元的电荷积累区域1016和1018的每一个中积累水平不同的电荷，实现例如4个存储状态，则能够存储2位的信息。在本实施例中，设2位数据均为“1”的数据“11”对应于存储单元的删除状态(没有积累电荷的状态)、即存储状态(1)，2位数据为“1”和“0”的数据“10”对应于存储单元的电荷水平为水平1的存储状态(2)，2位数据均为“0”的数据“00”对应于存储单元的电荷水平为水平2的存储状态(3)，2位数据为“0”和“1”的数据“01”对应于存储单元的电荷水平为水平3的存储状态(4)，电荷水平取为水平1＜水平2＜水平3。图4是表示用存储状态(1)～(4)这4种状态存储2位的信息时的通常的阈值分布的图。为了读出存储了上述4状态的存储单元的信息，需要设定在4种状态的阈值分布的中间的3种基准电流R_REF1～R_REF3。图5是表示各存储状态下的存储单元的电流特性与基准电流R_REF1～R_REF3的关系的图。图5中的横轴是上述控制电压VGS。另外，纵轴是上述沟道电流IDS。
另外，在MOS晶体管1000中，将电荷积累区域1016设定为4种状态中的某一种后，在对电荷积累区域1018进行了写入时，受到与电荷积累区域1018的数据相应的第2位效应的影响。例如，当电荷积累区域1018处于存储状态(1)的删除状态时，不产生第2位效应的影响，但当电荷积累区域1018被设定为存储状态(2)、存储状态(3)或存储状态(4)时，各状态下的存储单元的电流特性因第2位效应，如图6所示的那样进行变动。
在基准单元部102中的基准单元106和108中，积累预定的电荷，所积累的电荷，如后所述，用于由电流平均化电路104生成基准电流R_REF1～R_REF3。这时，在基准单元106和108中，设置具有上述电荷积累电路的基准单元设定部(图中未示出)，积累电荷。
电流平均化电路104，将流入基准单元106的电流值与流入基准单元108的电流值的平均值的电流，作为基准电流R_REF1～R_REF3(将在后面说明)输出。电流平均化电路104，具体来讲，包括：P沟道晶体管110、112、114，N沟道晶体管116、118，以及漏极电压设定电路120。P沟道晶体管110、112、114以同一尺寸构成。
漏极电压设定电路120，对基准单元106、108的漏极施加1V左右的偏压。漏极电压设定电路120，从P沟道晶体管110、112、114提供在施加上述偏压时流过的电流。
在上述基准电流生成电路100中，生成基准电流R_REF1时，与接地电位连接、作为源极进行动作一侧的电荷积累区域(在基准电流生成电路100中将这一侧称为位A)，在基准单元106中被设定为存储状态(1)，在基准单元108中被设定为存储状态(2)。另外，将作为漏极进行动作一侧的电荷积累区域(在基准电流生成电路100中将这一侧称为位B)，在基准单元106中被设定为第2位效应最大的存储状态(4)，在基准单元108中被设定为没有第2位效应的影响的存储状态(1)即删除状态。在图1等中，用圆圈包围的数字表示基准单元的电荷积累区域的存储状态。例如，用圆圈包围数字1的地方表示是存储状态(1)。
通过上述设定，基准单元106成为与位A的存储状态(1)中电流最小的存储单元特性等效的状态。另外，基准单元108成为与位A的存储状态(2)中电流最大的存储单元特性等效的状态。
接着，利用漏极电压设定电路120，对基准单元106、108的漏极施加1V左右的偏压，将电流从二极管所连接的P沟道晶体管110、112提供给基准单元106和108时，基准单元106和108的总电流由P沟道晶体管110、112提供。由于P沟道晶体管110、112以同一尺寸构成，所以流入P沟道晶体管110、112的每一个的电流相等，为基准单元106和108的总电流的一半。P沟道晶体管110、112和构成电流镜的P沟道晶体管114以同一尺寸构成，因此，P沟道晶体管114将与流入P沟道晶体管110、112的电流相等的电流提供给N沟道晶体管116。
P沟道晶体管114的电流被提供给N沟道晶体管116时，与流入N沟道晶体管116的电流相等的电流，流入与N沟道晶体管116构成电流镜的N沟道晶体管118。N沟道晶体管118的电流值为基准单元106和108的总电流的一半的值，读出该电流将其设定为基准电流R_REF1。
用基准电流R_REF1判断存储在位A的存储状态(1)和存储状态(2)的读出，如图7所示，要能正确地判断第2位效应最大、电流值最小的存储状态(1)，和没有第2位效应的影响、电流值最大的存储状态(2)。
如上所述，利用基准电流生成电路100，如图7所示，无论施加的控制电压为怎样的值，基准电流R_REF1都被设定为2种存储状态(1)和(2)的电流值的中间值。
另外，用于判断存储状态(2)和存储状态(3)的基准电流R_REF2，由图8所示的基准电流生成电路128生成。基准电流生成电路128包括基准单元部122和电流平均化电路104。基准电流生成电路128，作为电路是等效于基准电流生成电路100的电路。
基准电流生成电路128中，如图8所示那样设定了基准单元部122内的基准单元状态。即，在基准单元部122中，作为源极进行动作一侧的电荷积累区域，在基准单元124中被设定为存储状态(2)，在基准单元126中被设定为存储状态(3)。另外，作为漏极进行动作一侧的电荷积累区域，在基准单元124中被设定为第2位效应最大的存储状态(4)，在基准单元126中设定为没有第2位效应的影响的存储状态(1)即删除状态。
由此，基准单元124，成为与位A的存储状态(2)中电流最小的存储单元特性等效的状态。另外，基准单元126，成为与位A的存储状态(3)中电流最大的存储单元特性等效的状态。
从电流平均化电路104输出基准单元124和126的总电流的一半的电流值的基准电流R_REF2。即，无论施加的控制电压为怎样的值，都可以将基准电流设定为电流特性不同的2种存储状态的电流值的中间值。
另外，用于判断存储状态(3)和存储状态(4)基准电流R_REF3，由图9所示的基准电流生成电路130生成。基准电流生成电路130包括基准单元部132和电流平均化电路104。基准电流生成电路130，作为电路是与基准电流生成电路100等效的电路。
在基准电流生成电路130中，如图8所示那样设定了基准单元部132内的基准单元状态。即，在基准单元部132中，作为源极进行动作一侧的电荷积累区域，在基准单元134中被设定为存储状态(3)，在基准单元136中被设定为存储状态(4)。另外，作为漏极进行动作一侧的电荷积累区域，在基准单元134中被设定为第2位效应最大的存储状态(4)，在基准单元136中被设定为没有第2位效应的影响的存储状态(1)即删除状态。
从电流平均化电路104输出基准单元134和136的总电流的一半的电流值的基准电流R_REF3。即，无论施加的控制电压为怎样的值，都可以将读出基准电流设定为电流特性不同的2种存储状态的电流值的中间值。
如上所述，根据本实施例，即使由于第2位效应存储单元的电流特性变动，也能使基准电流最佳，并将读出时的动作余量设定为最佳的值。
例如，也可以是，在基准单元部102中设置被设定为同一状态的多个基准单元106(在基准单元部122中为基准单元124，另外在基准单元部132中为基准单元134)，和被设定为同一状态的多个基准单元108(在基准单元部122中为基准单元124，另外在基准单元部132中为基准单元136)，将这些电流的平均值作为基准电流输出。由此，即使基准单元106和108在构造上有误差，也能设定精度更高的基准电流。
[实施例2]
在实施例1的基准电流生成电路100中，由第2位效应的影响导致的读出动作余量的减少本身是无法避免的，但是，实施例2是在写入动作中通过调整对信息用存储单元的写入水平来进行读出动作余量的减少的最小化的例子。
图10是用于说明本发明的实施例2的写入动作的图。在图10中，特性A是作为在没有第2位效应的状态下的目标的电流特性。
例如，电荷积累区域1016，在以具有特性A这样的水平(目标写入水平)进行了写入时，根据此后被进行写入的电荷积累区域1018(位B)的写入数据而受到变动。当变动最大时，成为用图10的特性B表示的特性。
因此，在位A的写入时，参照此后被进行写入的位B的写入数据，进行位A的写入以使写入后的特性成为特性C。然后，进行位B的写入时，位A受到第2位效应的影响，变成例如图10的特性D所示的特性。
在使位A和位B成为使用了4种状态的2位存储的情况下，之后进行写入的位B的影响程度为4状态。因此，根据4种位B的写入数据，分别如图11所示那样改变写入水平地进行位A的写入。例如，在位B是数据“01”、第2位效应的影响最大的情况下，设定位A的写入水平，以成为特性E。在位B是数据“00”、第2位效应的影响仅次于数据“01”的情况下，设定位A的写入水平，以成为特性F。在位B是数据“10”、第2位效应的影响仅次于数据“00”的情况下，设定位A的写入水平，以成为特性G。在位B是数据“11”、没有第2位效应的影响的情况下，设定位A的写入水平，以成为特性H。这样进行了位A的写入之后，进行位B的写入时，位A的特性分别为特性I所示的特性。即，能够在控制栅电压VGS的读出电压范围内使变动幅度最小。
在进行对位A的写入动作的情况下，对全部4种写入数据进行与位B的写入数据相应的写入水平控制，此后进行了位B的写入时的位A的存储单元特性在图12中示出。
位A除删除状态即存储状态J外，在存储状态K、存储状态L、以及存储状态M下，通过上述位A中的写入水平控制，能够在控制栅电压VGS的读出电压范围VR内将特性变动抑制为最小。位A在删除状态即存储状态J下，由于删除动作时位B的写入数据不确定而不能进行水平控制。即，由于不能减少第2位效应的影响，所以不能像图12所示那样抑制变动幅度。
如上所述，根据本实施例，为了使位B的写入动作后各存储状态的间隔相等，通过进行写入水平的控制，能够降低第2位效应的影响，抑制读出动作余量的减少。
另外，能够通过对判断写入是否达到了目标水平的写入检验动作时的检验用基准电流进行切换，来进行上述那样的写入水平控制。具体结构在实施例3中进行说明。
[实施例3]
作为实施例3，说明生成上述检验用基准电流的电路。图13所示的检验用基准电流生成电路400包括：写入检验用基准单元402～408和比较电路410。
基准单元402～408是与信息用存储单元结构相同的MONOS型存储单元。检验用基准电流生成电路400中，生成与基准单元402～408中所积累的电荷相应的写入检验用基准电流。在基准单元402～408中，设置具有上述电荷积累电路的检验用基准设定部(图中未示出)以积累电荷。
比较电路410，对基准单元402和404的总电流值、与基准单元406和408的总电流值进行比较。
需要多种写入检验用基准电流。因此，在检验用基准电流生成电路400中，采用4个基准单元402、404、406、408，生成2种写入检验用基准电流。
以下，说明为了将信息用存储单元设定成图11所示的特性H、特性G，检验用基准电流生成电路400生成2种写入检验用基准电流的例子。这里，在基准单元402等中，进行了写入的电荷积累区域，如图14等所示那样，通过添加圆圈来表示。
首先，如图15所示，使所有的基准单元402～406中所有的电荷积累区域成为删除状态。接着，如图14所示，对基准单元402、404及406的一个电荷积累区域进行写入。在该状态下，用于将信息用存储单元设定为图11中的特性H的写入水平设定用基准电流被设定在基准单元402、404、406中。
接着，如图16所示，对基准单元406的另一个电荷积累区域，进行以图11中的特性H为目标的写入。作为此时的写入检验基准，通过采用如图14所示那样地设定的基准单元402或404，能够设定写入水平。
这样，由于对基准单元406的另一个电荷积累区域进行了写入，所以，受到第2位效应的影响，基准单元406的单元电流为小于基准单元402和404的值。
接着，一边用比较电路410进行比较一边对基准单元408的一个电荷积累区域进行写入，以使基准单元402和404的总电流等于基准单元406和408的总电流。
如果设定了基准单元408的状态，使得基准单元402和404的总电流等于基准单元406和408的总电流，则大于基准单元402和404的电流将被设定在该基准单元408中，以补偿因第2位效应而电流减少了的基准单元406的减少电流。因此，将流入该基准单元408的电流用作写入检验用基准电流，进行对信息用存储单元的写入，从而能够进行图11所示的特性G的写入。
用于对基准单元408进行状态设定的电路，并不限于上述电路结构。例如，用2个基准单元402和404中的任意一个，由乘法电路设定为2倍后的电流等于基准单元406和408的总电流，这样设定基准单元408的写入水平也能实现同等的效果。
为了进行实现图11所示的读出特性的写入，需要进一步设定用于设定为特性E和特性F的写入检验用基准电流。
这里，另外使用2组相当于基准单元406和408的基准单元。并且，对相当于图16所示的基准单元406的基准单元的上述另一电荷积累区域进行写入的写入水平不同，在这样的条件下，对相当于图13所示的基准单元408的基准单元进行写入。这样，通过设定4种写入检验用基准电流，能够设定实现图11所示的单元特性E、F、G、H的存储单元特性的写入状态。
并且，为了进行图12所示的4状态的存储状态的设定，在3种存储状态K、L、M的每一种下，设定4种写入检验用基准电流，在位A的数据写入时，参照位B的写入数据，选择写入检验用基准电流。由此，能够实现图12所示的特性的写入。
如上所述，根据本实施例，在写入检验用基准电流的设定中，设定写入检验用基准单元的写入水平，以补偿由在基准电流设定阶段实际产生的、由第2位效应导致的变动。由此，能够高精度地设定校正位A的写入中的第2位效应的写入检验用基准单元。
[实施例3的变形例]
说明检验用基准电流生成电路500，其能够以比检验用基准电流生成电路400更简单的电路结构设定写入检验用基准电流。检验用基准电流生成电路500，如图17所示，包括写入检验用基准单元502、504和比较电路506。
基准单元502、504，是与信息用存储单元结构相同的MONOS型存储单元。
比较电路506，对基准单元502的电流值与基准单元504的电流值进行比较。
以下，以在检验用基准电流生成电路500中用于设定图11所示的特性H和特性G的写入检验用基准电流设定方法为例进行说明。
首先，使两个的基准单元502、504中所有的电荷积累区域成为删除状态(参照图18)。接着，如图19所示，对基准单元502的源极侧的电荷积累区域进行成为图11所示的特性H的写入，同时，对基准单元504的漏极侧的电荷积累区域同样进行成为特性H的写入，引起第2位效应。
接着，如图17所示，一边用比较电路506进行比较一边对基准单元504的源极侧的电荷积累区域进行写入，以使从基准单元502的源极侧的电荷积累区域读出的单元电流，等于从漏极侧的电荷积累区域已被写入的基准单元504的源极侧的电荷积累区域读出的单元电流。并且，在相等地设定了基准单元502、504的单元电流之后，如图20所示，删除写入到基准单元504中的漏极侧的电荷积累区域的数据。
这样，进行基准单元502、504的状态设定后，用于设定图11所示的特性H的写入检验用基准电流被设定在基准单元502中。在基准单元504中能设定大于基准单元502的电流，大出的电流量等于由第2位效应而减少的电流量。即，用于设定图11所示的特性G的写入检验用基准电流被设定在基准单元504中。
为了进行图11所示的写入，需要进一步设定用于设定特性E和特性F的写入检验用基准电流。这里，另外使用2个相当于图17所示的基准单元504的基准单元，在图19所示的对漏极侧的电荷积累区域进行写入的写入水平不同的条件下，对相当于基准单元504的基准单元的漏极侧的电荷积累区域进行写入。然后，一边用比较电路506进行比较，一边对相当于基准单元504的基准单元的源极侧的电荷积累区域进行写入，并从图20所示的相当于基准单元504的基准单元的漏极侧的电荷积累区域删除。
这样，通过设定4种写入检验用基准电流，能够实现特性I作为图11所示的一个写入状态中的特性。为了进行图12所示的4状态的状态设定，在3种存储状态K、L、M的每一种下，设定4种写入检验用基准电流，在位A的数据写入时，参照位B的写入数据，选择写入检验用基准电流。由此，能够实现图12所示的特性的写入。
如上所述，根据本实施例，能够以少的基准单元数设定校正位A的写入中的第2位效应的写入检验用基准单元。
在检验用基准电流生成电路400或检验用基准电流生成电路500中，也可以利用设定为同一状态的多个基准单元，使写入检验用基准电流为多个基准单元的平均值。由此，能够与上述读出用基准电流的设定同样，考虑制造上的偏差，设定精度更高的基准电流。
[实施例4]
图21是表示本发明的实施例4的闪速存储器600的结构例的框图。在图21中，602是将MONOS型存储单元配置成阵列状的存储单元阵列，610是接收从地址输入端子628输入的地址的地址缓存器，604是接收来自地址缓存器610的行地址输出、并选择存储单元阵列602内的特定字线的行解码器。606是接收来自地址缓存器610的列地址输出、并向用于选择位线的列选择门608输出选择信号的列解码器。
另外，612包括：实施例1中示出的基准电流生成电路100、和实施例3中示出的检验用基准电流生成电路400(或检验用基准电流生成电路500)。
在数据读出动作中，由读出/检验电路614内的判断电路704(后面将要说明)，对与列选择门608所选择的位线相连接的存储单元的读出电流、和基准电路612内的读出基准电流进行比较。然后，将比较结果经由数据输出缓存器620输出到数据输入输出端子630。
在数据写入动作中，由写入缓存器618接收从数据输入输出端子630输入的数据。写入缓存器618具有保持比能对存储单元阵列602一次写入的数据多的数据量的存储容量。利用写入电路616经由列选择门608将写入缓存器618的输出写入存储单元。在写入检验动作时，由读出/检验电路614的判断电路704，对存储单元的读出电流、和基准电路612输出的写入检验基准电流进行比较。反复进行写入和写入检验动作，直到该比较结果与来自写入缓存器的写入数据一致，在一致的时刻结束写入。
632是用于控制闪速存储器的动作模式的控制信号输入端子。控制信号生成电路624，接收来自控制信号输入端子632的信号，生成用于进行与动作模式相应的闪速存储器内部的控制的各种控制信号。626是电压生成电路，基于来自电源电压输入端子634的电压、按照动作模式，生成闪速存储器内部电路所需要的电压。
如上所述，用于本发明的存储单元具有第2位效应。即，先被写入的一个电荷积累区域(位A)的存储单元特性，因之后被写入的电荷积累区域(位B)的影响而发生变动。下面，说明在闪速存储器600中，考虑到由该第2位效应导致的变动，使读出动作余量的减少为最小的对位A的写入。
图22表示用于更具体地说明列选择门608、读出/检验电路614、写入电路616、以及写入缓存器618的电路结构例。写入缓存器618，取入比能够在1次写入中同时写入到存储单元阵列602的位数多的数据。写入缓存器618，在对存储单元阵列602进行写入动作时，并非对每个写入地址切换写入动作和写入检验动作，而是以多个写入地址为单位切换动作，通常用来缩短写入动作和写入检验动作中的内部电位切换所需要的时间。
对取入到写入缓存器618内的写入数据进行了地址的映射，以写入同一存储单元内的2个电荷积累区域。在对存储单元进行写入时，将来自写入缓存器618的写入数据输出到端口1(P1)。然后，由写入电路616内的写入放大器710，经由列选择门608内的门702施加写入电压，以对存储单元阵列602内的所选择的存储单元的一个电荷积累区域进行写入。此时，读出/检验电路614内的读出门708由控制信号RED控制，成为截止状态。
在写入检验动作时，通过控制信号RED的控制，使读出/检验电路614内的读出门708成为导通状态，将存储单元的读出数据经由读出门708施加给判断电路704的一个输入。由选择电路选择来自基准电路612的写入检验用基准电流，并施加给判断电路704的另一个输入。成为这样的结构：当写入到所选择的存储单元的一个电荷积累区域的数据被输出到端口1(P1)时，要写入到所选择的存储单元的另一个电荷积累区域的数据被输出到端口2(P2)。这样的结构，可以通过由2端口存储器构成写入缓存器618，并将赋予该2端口的地址设定成上述存储单元的电荷积累区域来实现。
因此，写入检验时选择的写入检验用基准电流，能够基于写入到存储单元的一个电荷积累区域的数据、和此后要写入到同一存储单元的另一个电荷积累区域的数据来进行选择。读出/检验电路614内的712是写入判断电路。检测写入数据与判断电路704的输出是否一致，当一致时输出用于使写入动作结束的信号。
图23是说明从基准电路612输出的基准电流的种类和选择电路706的动作的图。在存储单元的2个电荷积累区域的每一个，用4状态存储2位时，从漏极电压设定电路120输出用于判断4状态的3种基准作为读出用基准R_REF、1种基准作为删除检验用基准E_REF、9种基准作为对存储单元的2个电荷积累区域中先写入的位A的写入检验基准PV_REF(A)、以及3种基准作为对存储单元的2个电荷积累区域中后写入的位B的写入检验基准PV_REF(B)，并根据每个动作模式，由选择电路706选择后施加给判断电路。
对位A的9种写入检验基准PV_REF(A)，由例如检验用基准电流生成电路400或检验用基准电流生成电路500来进行设定。
通过做成上述结构，在存储单元的2个电荷积累区域的每一个，用4状态存储2位时，能够实现图12所示的存储单元特性。即，通过设定基准电流R_REF1～R_REF3使其如图12所示，能够实现读出动作余量大且稳定的读出动作。
从图12还可得知，在位A的写入最深的存储状态M下，控制栅电极的读出电压范围内的电流值变小。因此，将位A写入成存储状态M时的第2位效应的影响，将在读出动作中变小。
图24是表示将在位A写入成存储状态M时的检验基准电流设为一定的值(单一写入水平)、不进行第2位效应的校正时的位A的读出特性。位A的存储状态M，如图24的特性S所示，带给读出特性的影响少。因此，通过这样的控制，能够在减少了写入检验基准电流的数量的状态下实现同样的效果。此时，由选择电路706设定的对位A的写入基准P_REF(A)的数量减少。除用于由选择电路706选择基准的信号线数减少外，与图21～图23的结构相比没有任何变化。
如上所述，本发明的非易失性半导体存储器件，具有即使存储单元的电流特性因第2位效应而发生变动，也能够使基准电流最佳，使读出时的动作余量最佳等效果，将栅极绝缘膜中具有电荷积累层的MOS晶体管作为存储单元，作为用电荷积累层内互不相同的电荷积累区域存储多个信息的非易失性半导体存储器件等是有用的。
Claims (15)
1.一种非易失性半导体存储器件，其特征在于，包括：
存储单元，包括在栅极绝缘膜中具有电荷积累层的晶体管，在上述电荷积累层内互不相同的第1电荷积累区域和第2电荷积累区域积累电荷，与所积累的电荷水平相对应地在各电荷积累区域存储信息；
多个读出用基准单元，与上述存储单元具有相同结构，包括第1读出用基准单元和第2读出用基准单元；
读出用基准单元设定装置，将上述第1读出用基准单元中的上述第1电荷积累区域设定为积累有第1电荷量的第1状态，将上述第2电荷积累区域设定为积累有第2电荷量的第2状态，并将上述第2读出用基准单元中的上述第1电荷积累区域设定为积累有比上述第1电荷量多的第3电荷量的第3状态，将上述第2读出用基准单元中的上述第2电荷积累区域设定为积累有比上述第2电荷量少的第4电荷量的第4状态；以及
基准信息输出装置，将第1信息与第2信息的复合信息，作为从上述存储单元读出信息时的基准的读出用基准进行输出，其中，所述第1信息是上述第1读出用基准单元的上述第1电荷积累区域的积累信息，所述第2信息是上述第2读出用基准单元的上述第1电荷积累区域的积累信息。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
分别设置多个上述第1读出用基准单元和上述第2读出用基准单元，
上述读出用基准单元设定装置，对多个第1读出用基准单元和多个第2读出用基准单元进行上述设定。
3.根据权利要求1所述的非易失性半导体存储器件，其特征在于：
上述第1信息是上述第1读出用基准单元的读出电流值，上述第2信息是上述第2读出用基准单元的读出电流值，
上述复合信息是上述第1读出用基准单元的读出电流值与上述第2读出用基准单元的读出电流值的平均值。
4.根据权利要求2所述的非易失性半导体存储器件，其特征在于：
上述第1信息是上述第1读出用基准单元的读出电流值，上述第2信息是上述第2读出用基准单元的读出电流值，
上述复合信息是多个上述第1读出用基准单元的读出电流值与多个上述第2读出用基准单元的读出电流值的平均值。
5.一种非易失性半导体存储器件，其特征在于，包括：
存储单元，包括在栅极绝缘膜中具有电荷积累层的晶体管，在上述电荷积累层内互不相同的第1电荷积累区域和第2电荷积累区域积累电荷，与所积累的电荷水平相对应地在各电荷积累区域存储信息；
多个写入检验用基准单元，与上述存储单元具有相同结构，在其中设定成为在上述存储单元中的上述第1电荷积累区域或上述第2电荷积累区域写入信息时要积累的电荷水平的基准的写入检验用基准；
检验用基准设定装置，对相同种类的信息，将多个不同水平的写入检验用基准设定于上述写入检验用基准单元；以及
检验装置，在信息写入后进行的写入检验动作时，利用从上述多个写入检验用基准中选择出的1个写入检验用基准，进行写入检验。
6.根据权利要求5所述的非易失性半导体存储器件，其特征在于：
上述第1电荷积累区域和上述第2电荷积累区域，从一个电荷积累区域读出的电流值，根据积累在另一个电荷积累区域中的电荷进行变动，
上述检验用基准设定装置，设定适合上述变动量的大小的检验用基准。
7.一种非易失性半导体存储器件，其特征在于，包括：
存储单元阵列，将存储单元配置成阵列状，所述存储单元包括在栅极绝缘膜中具有电荷积累层的晶体管，通过在上述电荷积累层内互不相同的第1电荷积累区域和第2电荷积累区域分别积累电荷，来在各区域存储信息；
写入信息缓存器，保持对上述存储单元阵列的写入信息；
写入装置，将上述写入信息缓存器所保持的信息写入上述第1电荷积累区域；
写入水平控制装置，进行控制使得上述写入装置进行写入，直到在上述第1电荷积累区域中所积累的电荷量达到设定水平；以及
水平切换装置，根据要写入上述第2电荷积累区域的信息，多等级地切换对相同种类的信息的上述设定水平。
8.根据权利要求7所述的非易失性半导体存储器件，其特征在于：
上述写入信息缓存器，具有保持比能对上述存储单元阵列一次写入的信息量多的信息量的存储容量。
9.根据权利要求7所述的非易失性半导体存储器件，其特征在于：
还包括多个写入检验用基准单元，与上述存储单元具有相同结构，在其中设定成为在上述基准单元中的上述第1电荷积累区域或上述第2电荷积累区域写入信息时要积累的电荷水平的基准的写入检验用基准，
上述写入水平控制装置包括：
检验用基准设定装置，对相同种类的信息，将多个不同水平的写入检验用基准设定于上述写入检验用基准单元；和
检验装置，在信息写入后进行的写入检验动作时，利用从上述多个写入检验用基准中选择出的1个写入检验用基准，进行写入检验。
10.根据权利要求7所述的非易失性半导体存储器件，其特征在于：
上述水平切换装置，包括在向上述第1电荷积累区域写入信息时，将要写入上述第2电荷积累区域的数据从写入信息缓存器中读出的装置。
11.根据权利要求7所述的非易失性半导体存储器件，其特征在于：
上述水平切换装置，在与最小的电荷水平对应的信息写入上述第1电荷积累区域时，不进行上述切换，
写入水平控制装置，在与最小的电荷水平对应的信息写入上述第1电荷积累区域时，进行控制使得上述写入装置进行写入，直到达到固定地预定好的设定水平。
12.根据权利要求5所述的非易失性半导体存储器件，其特征在于：
上述检验用基准设定装置，
在第1写入检验用基准单元的第1电荷积累区域、和第2写入检验用基准单元的第1电荷积累区域，积累目标写入水平的电荷，
在上述第1写入检验用基准单元的第2电荷积累区域，积累目标写入水平的电荷，
对第3写入检验用基准单元的第1电荷积累区域进行写入，使得上述第1写入检验用基准单元的第1电荷积累区域的读出电流、与上述第3写入检验用基准单元的第1电荷积累区域的读出电流的和，为上述第2写入检验用基准单元的第1电荷积累区域的读出电流的2倍。
13.根据权利要求9所述的非易失性半导体存储器件，其特征在于：
上述检验用基准设定装置，
在第1写入检验用基准单元的第1电荷积累区域、和第2写入检验用基准单元的第1电荷积累区域，积累目标写入水平的电荷，
在上述第1写入检验用基准单元的第2电荷积累区域，积累目标写入水平的电荷，
对第3写入检验用基准单元的第1电荷积累区域进行写入，使得上述第1写入检验用基准单元的第1电荷积累区域的读出电流、与上述第3写入检验用基准单元的第1电荷积累区域的读出电流的和，为上述第2写入检验用基准单元的第1电荷积累区域的读出电流的2倍。
14.根据权利要求5所述的非易失性半导体存储器件，其特征在于：
上述检验用基准设定装置，
在第1写入检验用基准单元的第2电荷积累区域、和第2写入检验用基准单元的第2电荷积累区域，积累目标写入水平的电荷，
对上述第2写入检验用基准单元的第1电荷积累区域积累电荷，使得上述第1写入检验用基准单元的第1电荷积累区域的读出电流、与上述第2写入检验用基准单元的第1电荷积累区域的读出电流相等，进而，中和在上述第2写入检验用基准单元的第2电荷积累区域中所积累的电荷。
15.根据权利要求9所述的非易失性半导体存储器件，其特征在于：
上述检验用基准设定装置，
在第1写入检验用基准单元的第2电荷积累区域、和第2写入检验用基准单元的第2电荷积累区域，积累目标写入水平的电荷，
对上述第2写入检验用基准单元的第1电荷积累区域积累电荷，使得上述第1写入检验用基准单元的第1电荷积累区域的读出电流、与上述第2写入检验用基准单元的第1电荷积累区域的读出电流相等，进而，中和在上述第2写入检验用基准单元的第2电荷积累区域中所积累的电荷。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005218515A JP2007035179A (ja) | 2005-07-28 | 2005-07-28 | 不揮発性半導体記憶装置 |
| JP218515/2005 | 2005-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1905066A true CN1905066A (zh) | 2007-01-31 |
| CN100520968C CN100520968C (zh) | 2009-07-29 |
Family
ID=37674297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100802544A Expired - Fee Related CN100520968C (zh) | 2005-07-28 | 2006-05-15 | 非易失性半导体存储器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7417898B2 (zh) |
| JP (1) | JP2007035179A (zh) |
| CN (1) | CN100520968C (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103065681A (zh) * | 2011-10-21 | 2013-04-24 | 上海华虹Nec电子有限公司 | 存储器中读操作参考电流的结构 |
| CN104956444A (zh) * | 2013-03-14 | 2015-09-30 | 硅存储技术公司 | 先进纳米闪速存储器的动态编程技术 |
| CN109189136A (zh) * | 2018-08-27 | 2019-01-11 | 四川中微芯成科技有限公司 | 用于eeprom存储器的基准电流生成电路及生成方法 |
| US11069411B2 (en) | 2013-03-14 | 2021-07-20 | Silicon Storage Technology, Inc. | Programming circuit and method for flash memory array |
| CN116959544A (zh) * | 2023-09-20 | 2023-10-27 | 上海芯存天下电子科技有限公司 | 校验电流的设置方法、操作校验方法及相关设备 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5801049B2 (ja) * | 2010-12-28 | 2015-10-28 | ラピスセミコンダクタ株式会社 | 半導体記憶装置へのデータの書込み方法及び半導体記憶装置 |
| US9318190B1 (en) * | 2014-09-30 | 2016-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device |
| TWI724895B (zh) * | 2020-05-11 | 2021-04-11 | 力旺電子股份有限公司 | 具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970008188B1 (ko) * | 1993-04-08 | 1997-05-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치 |
| JP3610621B2 (ja) * | 1994-11-11 | 2005-01-19 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| US5717632A (en) * | 1996-11-27 | 1998-02-10 | Advanced Micro Devices, Inc. | Apparatus and method for multiple-level storage in non-volatile memories |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| TW506123B (en) | 2001-10-24 | 2002-10-11 | Macronix Int Co Ltd | Multi-level NROM memory cell and its operating method |
| US6839278B1 (en) * | 2002-02-07 | 2005-01-04 | Aplus Flash Technology, Inc. | Highly-integrated flash memory and mask ROM array architecture |
| JP3796457B2 (ja) | 2002-02-28 | 2006-07-12 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| US6747893B2 (en) * | 2002-03-14 | 2004-06-08 | Intel Corporation | Storing data in non-volatile memory devices |
| US6690602B1 (en) * | 2002-04-08 | 2004-02-10 | Advanced Micro Devices, Inc. | Algorithm dynamic reference programming |
| JP4260434B2 (ja) * | 2002-07-16 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリ及びその動作方法 |
| JP2004241013A (ja) * | 2003-02-03 | 2004-08-26 | Renesas Technology Corp | 半導体記憶装置 |
| US6768673B1 (en) * | 2003-04-24 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of programming and reading a dual cell memory device |
| US6839279B2 (en) | 2003-06-06 | 2005-01-04 | Fujitsu Limited | Nonvolatile semiconductor memory device |
| US7324374B2 (en) | 2003-06-20 | 2008-01-29 | Spansion Llc | Memory with a core-based virtual ground and dynamic reference sensing scheme |
| WO2006011221A1 (ja) * | 2004-07-30 | 2006-02-02 | Spansion Llc | 半導体装置および半導体装置にデータを書き込む方法 |
| US7113431B1 (en) * | 2005-03-29 | 2006-09-26 | Spansion Llc | Quad bit using hot-hole erase for CBD control |
-
2005
- 2005-07-28 JP JP2005218515A patent/JP2007035179A/ja not_active Withdrawn
-
2006
- 2006-05-15 CN CNB2006100802544A patent/CN100520968C/zh not_active Expired - Fee Related
- 2006-05-19 US US11/436,632 patent/US7417898B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103065681A (zh) * | 2011-10-21 | 2013-04-24 | 上海华虹Nec电子有限公司 | 存储器中读操作参考电流的结构 |
| CN103065681B (zh) * | 2011-10-21 | 2016-06-08 | 上海华虹宏力半导体制造有限公司 | 存储器中读操作参考电流的结构 |
| CN104956444A (zh) * | 2013-03-14 | 2015-09-30 | 硅存储技术公司 | 先进纳米闪速存储器的动态编程技术 |
| CN104956444B (zh) * | 2013-03-14 | 2018-04-03 | 硅存储技术公司 | 先进纳米闪速存储器的动态编程技术 |
| US10460810B2 (en) | 2013-03-14 | 2019-10-29 | Silicon Storage Technology, Inc. | Dynamic programming of advanced nanometer flash memory |
| US11069411B2 (en) | 2013-03-14 | 2021-07-20 | Silicon Storage Technology, Inc. | Programming circuit and method for flash memory array |
| CN109189136A (zh) * | 2018-08-27 | 2019-01-11 | 四川中微芯成科技有限公司 | 用于eeprom存储器的基准电流生成电路及生成方法 |
| CN116959544A (zh) * | 2023-09-20 | 2023-10-27 | 上海芯存天下电子科技有限公司 | 校验电流的设置方法、操作校验方法及相关设备 |
| CN116959544B (zh) * | 2023-09-20 | 2023-12-15 | 上海芯存天下电子科技有限公司 | 校验电流的设置方法、操作校验方法及相关设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007035179A (ja) | 2007-02-08 |
| CN100520968C (zh) | 2009-07-29 |
| US7417898B2 (en) | 2008-08-26 |
| US20070025147A1 (en) | 2007-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1136581C (zh) | 非易失性半导体存储器件 | |
| CN1905066A (zh) | 非易失性半导体存储器件 | |
| CN1271715C (zh) | 可均一输入输出数据的非易失性半导体存储装置 | |
| CN100338775C (zh) | 在单个存储单元中存储多值数据的非易失性半导体存储器 | |
| CN1126256C (zh) | 用于多数字位的稳定电路 | |
| CN1081826C (zh) | 非易失性半导体存储器及其数据编程方法 | |
| CN1129910C (zh) | 基准电位发生装置和备有该装置的半导体存贮装置 | |
| CN1925059A (zh) | 非易失性半导体记忆装置及其改写方法 | |
| CN1276436C (zh) | 在多个存储单元间共有存取元件的薄膜磁性体存储器 | |
| CN1271637C (zh) | 用于编程非易失存储器的方法 | |
| CN1123892C (zh) | 非易失半导体存储器 | |
| CN1914739A (zh) | 绝缘层上覆硅上的nor型信道程序化信道抹除非接触式闪存 | |
| CN1658330A (zh) | 非易失性半导体存储器件 | |
| CN1494157A (zh) | 半导体存储器件及其控制方法 | |
| CN1477644A (zh) | 非易失性半导体存储器及其操作方法 | |
| CN1440038A (zh) | 将电荷俘获在绝缘膜内非易失性地存储信息的存储器 | |
| CN101060013A (zh) | 高速可写半导体存储器装置 | |
| CN1484248A (zh) | 读取电路及包括该电路的半导体存储装置 | |
| CN1866544A (zh) | 非易失性半导体存储装置 | |
| CN1145970C (zh) | 非易失半导体存储器 | |
| CN1492446A (zh) | 非易失性半导体存储装置及重写方法 | |
| CN1160794C (zh) | 非易失性半导体存储器 | |
| CN1490820A (zh) | 半导体存储器件 | |
| CN1389927A (zh) | 半导体器件及电子装置 | |
| CN1453790A (zh) | 数据读出数据线充电时间缩短的薄膜磁性体存储装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090729 Termination date: 20120515 |