TW420864B - Nonvolatile semiconductor memory device having a program area - Google Patents

Description

五、發明說明（1) 本發明係關於一種非揮發性半導體記憶裝置，例如快 閃EEP ROM，尤其有關於一種各記憶單元内具有程式領域之 非揮發性半導體記憶裝置。 發明背景 現今之快閃EEPR0M具有一記憶單元陣列，包含多數個 呈矩陣排列的非揮發性記憶單元，各自具有雙層閘結構。 圖1顯示一習知EE PROM中一個記憶單元的剖面簡圖，此記 憶單元包含一形成在半導體基材上的浮接閘FG，其具有°源 極與汲極區域” S π與11 D"，插入有一閘氧化物薄膜（圖中未' 顯示），一控制閘CG形成在浮接閘FG上，中間插入另一閉 在對圖1所示之記憶單元進行寫入時，藉由在控制開 CG與没極之間施加一寫入電壓’電子會從浮接閘FG中被移 出，而當抹除記憶單元時’藉由在控制閘C G與汲極之間施 加一抹除電壓’電子會被移入浮接閘FG中》目前有數種方 案可以用單一步驟將多數個非揮發性記憶單元寫入或抹 除。 參照圖2 ’對EEPR0M而言，一種稱為FL0T0X之方案描 述如下：每行記憶單元具有多數個字元線八以及相同數目 的源極線S L ;而每8行記憶單元，例如記憶單元μ 4 0到 Μ47 ’則具有一閘極線(JL以及8個位元線BL。為簡化說明， 圖中僅顯示一位元組的具有相同結構的記憶單元。 EEPR0M具有位元組選擇電晶體Trl4對應於各位元組或

έ己憶單元M40到M47 ;各記憶單元中具有一單元選擇電晶體 rl3，以及一具有FLOTOX架構之單元電晶體Trl5儲存資 料。Trl3、Trl4、及Trl5係由一n通道電晶體所構成。 〜各記憶單元之單元選擇電晶體Trl3的一個閘極連接到 一字疋線WL，其源極-汲極通路連接於位元線BL與單元電 晶體Tr 1 5的汲極之間。位元組選擇電晶體Trl 4的—個閘極 ，接到一字元線WL ’其源極-汲極通路連接於閘極線GL與 單元電晶體Tr 1 5的控制閘之間。單元電晶體Tr〗5的源極連 接到對應各位元組或記憶單元Μ 4 0到Μ 4 7之共用源極線S L。 單元電晶體Trl5在浮接閘FG與半導體基材之間具有一薄閘 氧化物薄膜’藉以靠來自或進入浮接閘的電子之穿隧效應 (tunnel effect)達到寫入或抹除。 圖3〜5顯示圖2所示之EEPROM的8個記憶單元M40〜M47之 三種不同狀態，包含寫入狀態、快閃抹除狀態 '以及讀取 狀態。圖6顯示圖3〜5之各狀態所施加的電壓，在EEPROM中 受到一般情況的影響，亦即位元組對位元組情況。. 如圖3及圖6所示，在寫入狀態時，在位元線BL1至8 之中，對應到選定的將被寫入（寫入成為” 0”）的記憶單元 之特定位元線被加以偏壓V p p (例如1 5伏特），當選定之字 元線WL1被加以偏壓Vpp以啟動選擇電晶體Trl3與Trl4，選 定之源極線SL1會啟動或浮接（floated)，且間極線GL被加 以偏壓0伏特。結果儲存在浮接閘FG内的電子被移出，因 而將選定之記憶單元寫入成為”0”。對於欲抹除（或寫入成 為” Γ)的記憶單元或此時並未選定的記憶單元而言，位元

五 '發明說明（3) 線BL1至gL8中相對應的位元線被加以偏壓〇伏特，因而此 等記憶單元會被抹除或維持在先前的位準。在此階段，對 應到未選擇之記憶單元的字元線被加以偏壓〇伏特。 在快閃抹除狀態時，如圖4與圖6所示，位元線bl 1到 BL8被加以偏壓1伏特，當選定之字元線wu被加以偏壓 以啟動選定之選擇電晶體Trl3與Trl4時，源極線SL1會浮 接’而閘極線被加以偏壓Vpp。結果電子被移入選定之記 憶單元的浮接閘而進行快閃抹除β在此階段中，未被選擇 的記憶單元群之閘極線與字元線被加以偏壓〇伏特。 在讀取狀態時，如圖5及6所示，位元線BL卜BL8中對 應到選定之記憶單元的指定位元線被加以偏壓丨伏特，指 定的字元線WL1被加以偏壓vdd以啟動選擇電晶體Trl3與 Tr 1 4 ’而指定的源極線SL1與問極線“被加以偏壓0伏特。 因而可透過位元線BL1至BL8偵測到選定記憶單元之浮接閘 的電子’以判定所選定之各記憶單元的寫入位準或抹除位 準。在此階段中，對應到未選定之記憶單元的位元線為浮 接，而對應到未選定之記憶單元的閘極線可能為〇伏特或 可能為1至2伏特》 在此第一方案中，因為單元電晶體Tr 15的源極直接連 接到記憶單元Μ40-M47的共用源極線，在源極與浮接閘之 間可能造成擾動（disturbance) σ在寫入狀態時，當藉由 施加一寫入電壓於單元電晶體Trl5的汲極而將電子從浮接 閘移出時，單元電晶體Trl5呈現出耗盡位準，此時單元電 晶體Trl5的門檻電壓低於〇伏特。導致單元電晶體Tri5的

420864 五、發明說明（4) 源極其電位上升到I v11 m i ’其經由源極線s L進入未選定 之記憶單元的其他單元電晶體的源極。因而導致擾動’儲 存在其他單元電晶體之浮接閛FG的電子被源極的正電壓 |Vtm |所吸引，而造成未選定之記憶單元中儲存的資料 遺失。 在曰本特開平7-288291的專利中提出第二種方案，其 中記憶單元具有一單層閘極結構。與第一方案相似’所提 出的EEPROM使用Fowdler-Nordheim穿隧效應在浮接閘與汲 極之間移入/移出電子。參照圖7，所提出之EEPROM中，對 各行記憶單元而言（例如記憶單元M30至M37)，具有多數個 字元線WL與相對應數目的寫入線PL，以及一選擇電路來從 記憶單元中選擇位址信號所指定之記憶單元。對各個包含 8個記憶單元Μ30至M37的位元組提供8條位元線BL及一汲極 -閘極線DGL作為一位元組之記憶單元的共用位元線。 各記憶單元Μ30至Μ37具有一選擇電晶體Tr 1 1，以及一 單元電晶體Trl2，兩者均為η通道M0SFET。 選擇電晶體T r 1 1的閘極連接到一相對應的字元線w l， 其源極-汲極通路連接於相對應的位元線BL與單元電晶體 Trl2的源極之間。單元電晶體Trl2的汲極與控制閘CG均連 接到汲極-閘極線34。從單元電晶體Trl2延伸而出之浮接 閘FG的一部份在其間形成一電容耦合（capacitive coup 1 ing) ’以及一稱為寫入領域Pt的擴散區域。 圖8顯示圖7中EEPR0M各狀態所施加的電壓，其中寫 入、快閃抹除、以及讀取狀態係依各個位元組進行^在寫

第8頁 五、發明說明（5) 入狀態中’選定之記上 被加以偏壓0伏特以關Ύ的位70雜為浮接，字元線訃 以偏壓VPP(例如15伏\知選擇電晶艘TrU ’寫入線K被加 伏特。造成儲存的ft 且汲極_閘極線DGIj被加以偏壓0 選！記何從寫入領域”中被移出，藉此達成 對應之：極—閉極二G;”階段中，藉由在Vpp/2偏壓相 態。 閘極線dgl，未選定之記憶單元維持在先前狀 伕拄^ = ϋ抹除狀態時’當指定之字元線仏被加以偏壓0 關閉選擇電晶體Trl 1時，所有的位元線BL為浮接， ^入，PL被加以偏壓0伏特，而汲極-閘極線DGL處於vpp偏 除狀態。造成電子被移入各寫入領域{} t，以進行快閃抹 於1伏^讀&狀態'時’對應到€定之記憶單元的位元線BL處 歷、特偏壓狀態，指定的字元線WL在Vdd(例如5伏特）偏 址^啟動選擇電晶體Trll ，而寫入線PL與汲極-閘極線dgl 彿歷0伏特。因此，透過位元線BL可偵測儲存在寫 7域P t之電子，以判定單元資料。 ’ 被汲第閘二極方^+’單元電晶體Tri2的沒極與寫入領域pt 動。r 極線DGL以及作為共用位元線的寫入線PL所驅 時，2此’在選定之單元電晶體Trl2的寫入/抹除動作 P+女1被選擇之記憶單元的單元電晶體之汲極與寫入領迠 動’。、可能被共用位元線所驅動，導致類似第一方案的擾

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五、發明說明（6) 發明概述 因此，本發明之目的在提出一種非揮發性半導體記憶 裝置，能夠防止鄰近記憶單元之間的擾動現象。 在第一樣態中，本發明提出一種非揮發性半導體記憶 裝置，包含：一半導體基材；一記憶單元陣列，具有多數 個非揮發性記憶單元，各自具有一單元電晶體，此單元電 晶體在半導體基材上具有源極與汲極區域；及一浮接閘與 —控制閘，分別與源極與汲極區域相鄰設置，以及一程式 領域，形成於半導體基材上浮接閘一部份的下方區域；多 數個字元線，各對應於一列非揮發性記憶單元；多數個位 元線，各對應於一行非揮發性記憶單元；一第一選擇電晶 體，對應到各群單元電晶體，用來對相對應之字元線的選 擇作出反應，以將一第一固定電壓施加於相對應的一群單 元電晶體之汲極與控制閘；一第二選擇電晶體，用來對相 對應之字元線的選擇作出反應，以將一第二固定電壓施加 於程式領域；及一第三選擇電晶體，對應到各單元電晶 體，用來對相對應之字元線的選擇作出反應，以將第一固 定電壓施加於早元電晶體之源極。 在本發明的第二樣態中，本發明提出一種非揮發性半 導體記憶裝置，包含：一半導體基材；一記憶單元陣列， 具有多數個非揮發性記憶單元，各自具有一單元電晶體， 此單元電晶體在半導體基材上具有源極與汲極區域；及一 浮接閘與一控制閘，分別與源極與汲極區域相鄰設置，以 及一程式領域，形成於半導體基材上浮接閘一部份的下方

第10頁 420B64 五、發明說明（7) 區域；多數個字元線，各對應於一列非揮發性記憶單 元；多數個位元線，各對應於一行非揮發性記憶單元；一 第一選擇電晶體，對應到各群單元電晶體，用來對相對應 之字元線的選擇作出反應，以將一第一固定電壓施加於相 對應的一群單元電晶體之汲極；一第二選擇電晶體，對應 到各群單元電晶體，用來對相對應之字元線的選擇作出反 應，以將一第二固定電壓施加於相對應的一群單元電晶體 之控制閘；一第三選擇電晶體，對應到各單元電晶體，用 來對相對應之字元線的選擇作出反應，以將一第三固定電 壓施加於程式領域；及一第四選擇電晶體，對應到各單元 電晶體，用來將第二電壓施加於單元電晶體之源極。 依據本發明所提出的非揮發性半導體記億裝置，其第 一〜第三選擇電晶體或第一〜第四選擇電晶體的功能在將各 群記憶單元之中選定之記憶單元内的單元電晶體之源極-汲極路徑及控制閘，和未選定之記憶單元内的單元電晶體 之源極-汲極路徑及控制閘隔離，藉以抑制記憶單元之間 的擾動。 從下文中之說明、參照附圖，當能對本發明之目的、 特徵、以及優點有更明確的瞭解。 圖示之簡單說明 圖1為習知具有雙層閘結構之快閃EEPROM中記憶單元 的剖面圖。 圖2為習知快間EEPROM之電路簡圖。

第11頁 I ψΑ 五 '發明說明（8) 圖3至圖5分別為圖2所示之快閃EEPROM在寫入、快閃 抹除、以及讀取時的電路簡圖。 圖6表列出圖2所示之快閃EEPROM在各種狀態下所施加 之電壓。 圖7為另一具有單層閘結構之習知快閃EEPROM之電路 簡圖。 圖8表列出圖7所示之快閃EEPROM在各種狀態下所施加 之電壓。 圖9為本發明第一實施例之快閃EEPROM之電路簡圖。 圖10為圖9所示之快閃EEPROM的上視平面圖。 圖1 1為圖9所示之快閃EEPROM的剖面示意圖。 圖1 2表列出圖9所示之快閃EEPROM在寫入、快閃抹 除、以及讀取時所施加之電壓。 圖1 3為本發明第二實施例之快閃EEPROM之電路簡圖。 圖1 4為圖1 3所示之快閃EEPROM的刳面示意圖。 _ 1 5至圖1 7分別為圖1 3所示之快閃EEPROM在寫入、快 閃抹除、以及讀取時的電路簡圖。 圖1 8表列出圖1 3所示之快閃EEPROM在各狀態下所施加 之電壓。 圖示中之參照數號 1 1擴散區域 1 2擴散區域 1 3擴散區域

第12頁 五、發明說明（9) 1 5半導體基材 BL位元線 CG控制閉 D汲極 DGL汲極-閘極線 DL汲極線 F G浮接閘 GL閘極線 P L寫入線 P t寫入領域 S源極 SL源極線 Tr電晶體 WL字元線 發明的詳細說明 下文將配合附圖對本發明進行更詳盡的說明，其中相 似的構成元件將以相似的參照數號代表。 參照圖9，依據本發明第一實施例之快閃EEPROM包含 一記憶單元陣列τ其具有多數個成矩陣排列之非揮發性記 憶單元，為簡化說明，圖中僅顯示記憶單元群中的一個位 元組，包含記億單元Μ 1 Ο ~ Μ 1 7。本快閃E E P R Ο Μ中為各列 記憶單元設置有一字元線WL，為每8行記憶單元設置一汲 極-閘極線DGL，例如包含對應到各記憶單元Μ 1 0 - Μ 1 7的

第13頁 五、發明說明（10) 行，為各行記億單元設置一位元線BL與程式線PL組合，以 將選定之記憶單元耦合到未顯示的選擇電路。選擇電路從 記憶單元陣列的所有記憶單元中將位址信號指定之記憶單 元選出。 此EEPROM之各記憶單元中包含一具有源極n S"、汲極 ” D” 、浮接閉” FG” 、以及控制閘” CG”的單元電晶體Tr4，一 用來選擇各列中各位元組之記憶單元M10 ~ M17之單元電 晶體Tr4之閘極與汲極的第一選擇電晶體（汲極-閘極選擇 電晶體）Tr 1 ，一位於各記憶單元用來選擇相對應寫入領域 的第二選擇電晶體（寫入領域選擇電晶體以及一位於各 記憶單元用來選擇相對應單元電晶體Tr4之源極的第三選 擇電晶體（源極選擇電晶體）。此等電晶體Tr 1至Tr4均為 nMOSFET 。 第一到第三選擇電晶體Trl 、Tr2、及Tr3的閘極G1〜G3 連接到一相對應之字元線WL。第一選擇電晶體Tr 1之源極-汲極通道連接於汲極閘極線DGL與一共用耦合線DGL 1之 間，DGL 1連接到各位元組之記憶單元的單元電晶體Tr4的 控制閘與汲極，例如記憶單元Μ 1 0〜Μ 1 7。第二選擇電晶 體Tr2之源極-汲極通道連接於寫入線PL與寫入領域Pt之 間。第三選擇電晶體Tr3之源極-汲極通道連接於位元線BL 與單元電晶體Tr4的源極之間。單元電晶體Tr4的汲極連接 到共用耦合線DGL1 ，且單元電晶體Tr4之浮接閘FG的一部 份佔用第二選擇電晶體Tr2之擴散區域的延伸部分以定義 寫入領域Pt。

第14頁 五、發明說明（11) 圖10顯示圖9所示之快問EEPROM此部份的上視平面 圖’沿列方向延伸之字元線WL係由第一銘層所構成。汲極 -閘極線D G L、寫入線P L、及沿行方向延伸具有間隔關係之 位元線BL係由第二銘層所構成β朝向列方向延伸之共用轉 合線DGL1亦由第一鋁層所構成，與字元線具有間隔關 係。 在半導體基材的表面上’用來將汲極_閘極線DGL耦合 到寫入線PL之具有源極/汲極區域的擴散區域丨〗沿列方向 延伸。苐一選擇電晶體Trl具有一閘極G1由覆蓋擴散區域 11中央區域的第二層多晶矽薄膜構成。閉極G1從第一選擇 電晶體Tr 1延伸而出並藉由傳導孔連接到字元線。 在半導體基材的表面區域，位於字元線WL下方之擴散 區域12與13沿行方向延伸。第二選擇電晶體Tr2之間極G2 覆蓋擴散區域12的第一部分，而第三選擇電晶體之閘 極G 3覆蓋擴散區域13的第一部分。閘極G2與G 3由一共用的 多晶矽薄膜構成’並相互連接。雙閘極構造包含在共'用輕 合線DGL1的鄰近延伸於擴散區域12及13的第二區域1方之 浮接閘FG與控制閘CG。單元電晶體Tr4係由擴散區域,13的 第二部分及浮接問FG較寬端區域FGa所構成。寫二領域pt 則係由擴散區域12的第二部分及浮接閘FG較窄端^域FGb 所構成。 m 圖1 1示意顯示圖1 0所示結構我採用之電路排列β控制 閘CG位於較寬端區域FGa » FGa則位於構成單元電晶體Tr4 之半導體基材的源極區域S1和汲極區域D1的上方^閉極G2

第15頁 4, 2 4 ：iW5 ·

f在構成第二選擇電晶體Tr2之半導髅基材的源極區域s2 和及極區域D2的上方。浮接閘較窄端區域FGb亦位在第二 選擇電晶趙Tr2之源極區域S2的上方，以構成寫入領域 "t °圖中顯示單*元電晶體Tr4之汲極區域和控制閘CG連 ^到汲極-閘極線DGL，而第二選擇電晶體Tr2的汲極區 D2連接到寫入線PL。 圖12顯示出圖9所示之e EPROM在各狀態時所施加的電 ，。各項寫入 '快閃抹除、以及讀取的狀態係以位元組為 单位進行。在寫入狀態時’指定的字元線WL在”口（例如} 5 伏特）時偏壓以啟動第一至第三選擇電晶體]^1、Tr2、及 Tf3~。此時没極-閘極線DGL與對應到所選定之記憶單元的 扣疋的位元線BL被加以偏壓〇伏特，而對應到所選定之記 憶單元的寫入線PL處於Vpp偏壓狀態。因此，在選定之記 憶單元中儲存的電子被從浮接閘FG中移出，以達成寫入。 在未被選定的記憶單元中’寫入線p ^被加以偏壓〇伏特以 維持在先前的階段。 在快閃抹除狀態時，指定的字元線…處於Vpp偏壓狀 態以啟動第一至第三選擇電晶體Trl 、Tr2、&Tr3。，此時 没極-閘極線DGL與位元组所有的位元線BL處於Vpp偏壓狀 態’而所有的寫入線PL被加以偏壓〇伏特。因此，電子被 移入寫入領域以達到快閃抹除。 在讀取狀態時，指定的字元線WL在¥(1(1(例如5伏特）偏 壓’沒極-閘極線DGL與對應到所選定之記憶單元的指定的 位元線B L被加以偏壓〇伏特，而對應到所選定之記憶單元

第16頁 五、發明說明（13) 的4曰疋的寫入線PL在1伏特偏壓β因此，在寫入領域pt中 的電子被檢測以讀取所選定之記憶單元儲存的資料。 如前文所述’在本發明的EEPR〇M中，第一至第三選擇 電晶體Tr 1至Tr3的功用在將單元電晶體14的源極、汲 極' 以及控制閘與寫入線PL及汲極_閘極線DGIj分開，其在 位，組行中作為共用位元線之用。在此等結構中，在寫入 狀態時藉由在0伏特偏壓單元電晶體Tr4的汲極，並利用電 容輕合使浮接閘F G亦被加以偏壓〇伏特β儲存在寫入領域 Pt中的電子可以透過寫入線PL移出。在抹除狀態中，藉由 利用電容耦合以Vpp偏壓單元電晶體”彳的汲極並以Vpp偏 壓浮接閘FG，可將電子輪入寫入領域以。因此，因為未被 選擇之記憶單元的寫入領域並未接受到偏壓電壓，相當於 圖2所示習知EEPROM中將選擇電晶體Trl4的汲極電壓固 定，在寫入狀態或抹除狀態時，由其餘記憶單元電位的侵 入所導致之s己憶單元間的擾動可以被抑制。 參照圖1 3 ’依據本發明第二實施例之快問EE p R 〇M與第 一實施例相似，但第二實施例之快閃EEpR〇M在各記憶單元 外具有一汲極線DL及一汲極選擇電晶體Tr丨a，分別與閘極 線GL及閘極選擇電晶體Trlb分離。 没極選擇電晶體T r 1 a的閘極G 1 a、閘極選擇電晶體 Trlb的閘極Gib、寫入領域選擇電晶體Tr2的閘極G2、以及 源極選擇電晶體T r 3的閘極G 3連接到一相對應之字元線 41 ;及極選擇電晶體T r 1 a之源極-没極通路連接在淡極線 D L與及極輕合線D L 1之間，其連接到位元組中之記憶單元

五、發明說明（14) —— j M20~M27的没極。閘極選擇電晶體Tr 1 b之源極-i：及極iS拽4 I 接在閘極線GL與閘極耦合線GL 1之間，其連接到位元， j 之記憶早元Μ 2 0〜Μ 2 7的閉極。 ' f f照圖14，其顯示圖13所示之快閃EEPROM。相似於 11 ’單兀電晶艘Tr4之控制間CG連接到閘極線GL，而單、- 電晶體Tr4之汲極D1連接到汲極線DL ^其餘結構 = 示者相似。 开m i i所 圖15〜17分別顯示圖13所示之EEPR0M其在寫入、枝 除:以及讀取狀態時的電路簡圖。在各圖中各顯示兩 丨 憶單元以及兩行記憶單元。在各位元組的記憶單元申 ; 極選擇電晶體Tr la的閘極Gla連接到相對應的字元線wu ^ WL2，其源極-汲極通路連接於閘極線“與位元組中 ^ 晶體Tr4的控制閘CG之間《汲極選擇電晶體Trlb的 連接到相對應的字元線ffL1或叽2，其源極—汲極通路 於汲極線DL與位元組中單元電晶體了^的汲極之間。各圮 憶單元中寫入領域選擇電晶體Tr2的閘極G2連接到相 ^ 的字元線WL1或U2，其源極-汲極通路連接於相對應之寫 入線PL1、PL2 ........或PL8與相對應之寫入領域pt之 間。各記憶單元中源極選擇電晶體Tr3的閘極G3連接到相 對應的字元線WL1或WL2，其源極-汲極通路連接於相對應 之位元線BL1、BL2 .......、或BL8與單元電晶體Tr4的源極 之間。單元電晶體Tr4的浮接閘FG從單元電晶體Tr4朝向寫 入領域選擇電晶體1ΓΓ2之源極延伸區域的相反方向延伸， 藉以形成一作為寫入領域Pt的延伸區域。

第18頁 420^64 五、發明說明（15) 圊18顯示圖13所示之EE PROM中各種狀態所施加的電 壓’其中各種狀態係以位元組為單位而進行。在圖1 5的寫 入狀態時，指定之字元線WL1處於Vpp偏壓狀態以啟動選擇 電晶體Trla、Trlb、Tr2、及Tr3。在此一階段中，位元組 中的汲極線DL與閘極線GL· ’以及位元線BL 1、BL2 ........ 及BL7中被指定之對應於選定記憶單元的位元線被加以偏 壓0伏特，而寫入線PL1、PL2.......、及PL8中被指定之對 應於欲寫入0"的記憶單元之寫入線在Vpp伏特偏壓。因 此，儲存在相對應之寫入領域的電子被移出以進行寫入動 作。另一方面，對應於欲抹除（亦即寫入π 1 ")之選定記憶 單元或未選定之記憶單元的其餘寫入線則被加以偏壓〇伏 特，藉此將此等記憶單元抹除或維持在先前位準。對應到 未選擇的記憶單元列之字元線W L 2被加以偏壓〇伏特，藉以 將選擇電晶體Tr 1 a、Tr 1 b、Tr2、及Tr 3關閉，以使對應的 導線浮接，在圖中以X代表。 在圊16所示之快閃抹除狀態中，指定之字元線WL1被 偏壓以啟動選擇電晶體Trla、Trlb、Tr2、及Tr3。在此一 階段中，汲極線DL與所有及位元線BL1至BL8在Vpp，偏壓 (例如1 2伏特）’閘極線GL在Vpp伏特偏壓，而所有寫入線 PL1至PL8被加以偏壓〇伏特。因此》電子被移入對應到選 定之記憶單元的寫入領域進斤快閃抹除。在此階段中，對 應到未被選擇之記憶單元的位元線被加以偏壓〇伏特，因 而在未被選擇之記憶單元中不會被抹除。 在圖17所示之讀取狀態時，指定之字元線WL1在Vdd被

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，塵以啟，選擇電晶體Trl3及Trl4，汲極線DL與對應到選 疋之A憶單元的特定位元線BL被加以偏壓〇伏特，閘極線 GL在0.5伏特偏壓，而對應到選定之記憶單元的特定寫入 線在1伏特偏壓。藉此將單元資料從選定之記憶單元中讀 出。在此階段中，字元線WL2與對應到未被選擇記憶單元 的位元線被加以偏壓〇伏特β 如前文中第二實施例所述，選擇電晶體Trla、Trlb、 Tr2、及Tr3的功能在將單元電晶體^1!^的源極、沒極、及 閘極和寫入線、汲極線DL，及閘極線GL分隔開’其構成共 用位元線。在寫入狀態下，透過此等結構，單元電晶體 Tr4的汲極被加以偏壓0伏特’且浮接閘FG藉由電容耦合被 加以偏壓0伏特，因而電子從寫入領域？1;移出到所對應的 寫入線。在快閃抹除狀態時，單元電晶體Tr4的汲極在 Vpp’伏特偏壓，且浮接閘FG藉由電容耦合Vpp’伏特偏壓， 因而電子被移入寫入領域》 簡έ之’因為單元電晶體之没極與控制閘的電壓係分

別控制’習知EEPROM中出現之擾動在寫入及抹除狀態時^ 被抑制。 ^I 此外’因為單元電晶體T r 4中’源極-沒極電壓和# 閘電壓係藉由分離的選擇電晶體Tr 1 a及Tr 1 b分別控制Γ抹 除狀態中汲極-源極電壓Vpp’可以低於控制閘Vpp。因此·Α 成單元電晶體Tr4與源極選擇電晶體Tr3較低的崩解電壓& (breakdown voltage) ’使得設計規範因為汲極與源極之 間較小的距離得以縮小。因而縮小快閃EEPR0M所佔據的巴

五、發明說明（17) 域。 上述實施例僅係作為說明用之範例，本發明並非僅限 定於上述實施例，在不脫離本發明實際範圍的情況下，熟 習本技藝者當能夠作出種種修改及變化。

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Claims (1)

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   第23頁 420364 ^ 六、申請專利範圍 7. 如申請專利範圍第5項所述之非揮發性半導體記 憶裝置，於寫入狀態時，在各該記憶單元中使該單元電晶 體之沒極與控制閘偏壓的電壓低於浮接閘的偏壓電壓。 8. 如申請專利範圍第5項所述之非揮發性半導體記 憶裝置，於快閃抹除狀態時，該單元電晶體之汲極的偏壓 電壓高於控制閘的偏壓電壓，控制閘的偏壓電壓高於各該 記憶單元中浮接閘的偏壓電壓。

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