JPH11232890A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH11232890A
JPH11232890A JP3530298A JP3530298A JPH11232890A JP H11232890 A JPH11232890 A JP H11232890A JP 3530298 A JP3530298 A JP 3530298A JP 3530298 A JP3530298 A JP 3530298A JP H11232890 A JPH11232890 A JP H11232890A
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Abstract

(57)【要約】 【課題】 ディスターブ現象を確実に防止することがで
きる不揮発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体記憶装置は、各メモリセ
ルＭ１０〜Ｍ１７内に配設され、ワード線ＷＬの選択に
応答して夫々動作する、セルトランジスタＴｒ４の電流
路の一端及びコントロールゲートＣＧに第１の所定電位
を供給するドレインゲート選択トランジスタＴｒ１、プ
ログラム領域Ｐｔに第２の所定電位を供給するプログラ
ム領域選択トランジスタＴｒ２、及び、セルトランジス
タＴｒ４の電流路の他端に第１の所定電位を供給するソ
ース用選択トランジスタＴｒ３を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、フラッシュ型ＥＥＰＲＯＭ等の不
揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来のフラッシュ型ＥＥＰＲＯＭとし
て、２層ゲート構造のものが知られている。このＥＥＰ
ＲＯＭは、ソース領域及びドレイン領域を有する半導体
基板上に絶縁層を介して配設されたフローティングゲー
トと、フローティングゲート上に絶縁層を介して配設さ
れたコントロールゲートとを備える。
【０００３】図１１は、２層ゲート型ＥＥＰＲＯＭのメ
モリセルの一例を示す断面図である。このＥＥＰＲＯＭ
では、コントロールゲートＣＧとドレイン領域Ｄとの間
に所定の電圧を印加することによって、フローティング
ゲートＦＧに対して電子を注入し又はこれから電子を引
き抜く。例えば、フローティングゲートＦＧから電子が
引き抜かれることによって書込み動作が行われ、電子が
注入されることによって消去動作が行われる。
【０００４】図１２は、上記２層ゲート型ＥＥＰＲＯＭ
にＦＬＯＴＯＸ構造のフローティングゲート型トランジ
スタを用いた第１従来例を示す回路図である。このＥＥ
ＰＲＯＭでは、行方向（図の左右方向）に延在する１組
のワード線ＷＬ及びソース線ＳＬが、列方向（図の上下
方向）に複数組配設されている。各ワード線ＷＬには、
相互に同じ構成を有する複数の不揮発性のメモリセルが
接続される。同図では、メモリセルを１バイト分のＭ４
０〜Ｍ４７として示す。ＥＥＰＲＯＭは、アドレス信号
で特定されるメモリセルを複数のメモリセルから選択す
る選択回路（図示せず）と、各メモリセルＭ４０〜Ｍ４
７に選択回路を電気的に接続する複数のビット線ＢＬ
と、メモリセルＭ４０〜Ｍ４７に共通のゲート線ＧＬと
を備える。
【０００５】ＥＥＰＲＯＭは、メモリセルＭ４０〜Ｍ４
７単位で１つの選択トランジスタＴｒ14を備えている。
各メモリセルＭ４０〜Ｍ４７は、夫々、選択トランジス
タＴｒ13と、ＦＬＯＴＯＸ構造のフローティングゲート
型トランジスタから成るセルトランジスタＴｒ15とを備
える。トランジスタＴｒ13、Ｔｒ14及びＴｒ15は夫々、
Ｎチャネル型ＭＯＳトランジスタから構成されている。
【０００６】選択トランジスタＴｒ13は、ゲートがワー
ド線ＷＬに接続され、電流路の一端及び他端が夫々ビッ
ト線ＢＬ及びセルトランジスタＴｒ15のドレインに接続
される。セルトランジスタＴｒ14は、ゲートがワード線
ＷＬに接続され、電流路の一端及び他端が夫々ゲート線
ＧＬ及びセルトランジスタＴｒ15のコントロールゲート
ＣＧに接続される。セルトランジスタＴｒ15のソース
は、メモリセルＭ４０〜Ｍ４７に共通のソース線ＳＬに
接続される。セルトランジスタＴｒ15は、フローティン
グゲートＦＧの下方の酸化膜（図示せず）の一部がトン
ネリング可能な程度に薄く形成されており、トンネリン
グによるフローティングゲートへの電子の注入及び引抜
きによって消去及び書込みが行われる。
【０００７】図１３〜図１５は、第１従来例における幾
つかのメモリセル群を詳細に示す回路図であり、図１３
は書込みモードを、図１４は一括消去モードを、図１５
は読出しモードを夫々示す。ＥＥＰＲＯＭでは、相互に
対を成す１組のワード線ＷＬ1、2・・・とソース線ＳＬ
1、2・・・とが列方向に複数組配設される。同図におけ
る各メモリセルでは、１バイト（８ビット）分を同時に
示すため、ビット線はＢＬ１〜８として記載している。
【０００８】図１３〜図１５におけるＥＥＰＲＯＭは、
行方向及び列方向に同様の構成のメモリセル群を有する
ので、ここでは、図１２で説明したメモリセルＭ４０〜
Ｍ４７の群に関してのみ説明する。このメモリセル群で
は、選択トランジスタＴｒ13は、ゲートがワード線ＷＬ
1に接続され、電流路の一端及び他端が夫々、ビット線
ＢＬ1及びセルトランジスタＴｒ15のドレインに接続さ
れる。選択トランジスタＴｒ14は、ゲートがワード線Ｗ
Ｌ1に接続され、電流路の一端及び他端が夫々、ゲート
線ＧＬ及びセルトランジスタＴｒ15のコントロールゲー
トＣＧに接続される。セルトランジスタＴｒ15のソース
は、ソース線ＳＬ1に接続される。
【０００９】上記構成のＥＥＰＲＯＭの動作を図１６に
示す電位対応表を参照して説明する。各動作は、１バイ
ト単位の通常の動作で行われる。書込みモードでは、図
１３に示すように、ワード線ＷＬ(1)をＶpp（例えば１
５Ｖ）にバイアスして選択トランジスタＴｒ13及びＴｒ
14を共にオンとし、ソース線ＳＬ(1)をフローティング
（OPEN）にし且つゲート線ＧＬを０Ｖにバイアスした状
態で、“０”を書き込むべきメモリセルに対応するビッ
ト線ＢＬをＶppにバイアスする。これにより、蓄えられ
ていた電荷がコントロールゲートＣＧから引き抜かれる
ことによって、選択されたメモリセルに対する書込みが
行われる。“１”を書き込むべきメモリセルと非選択の
メモリセルとに対しては、これらに対応するビット線Ｂ
Ｌが０Ｖにバイアスされることにより、消去状態が維持
される。また、非選択のメモリセルのワード線ＷＬは０
Ｖにバイアスする。
【００１０】一括消去モードでは、図１４に示すよう
に、ワード線ＷＬ(1)をＶppにバイアスして選択トラン
ジスタＴｒ13及びＴｒ14を共にオンとし、ソース線ＳＬ
(1)をフローティングにし且つゲート線ＧＬをＶppにバ
イアスした状態で、全ビット線ＢＬ(1〜8)を０Ｖにバイ
アスする。これにより、電荷が各フローティングゲート
ＦＧに注入されて一括消去が行われる。なお、消去しな
いメモリセル群のゲート線ＧＬは０Ｖに、ワード線ＷＬ
は０Ｖに夫々バイアスする。
【００１１】読出しモードでは、図１５に示すように、
ワード線ＷＬ(1)をＶppにバイアスして選択トランジス
タＴｒ13及びＴｒ14を共にオンとし、ソース線ＳＬ(1)
及びゲート線ＧＬを共に０Ｖにバイアスした状態で、選
択されたメモリセルに対応するビット線ＢＬ(1〜8)を１
Ｖにバイアスする。これにより、フローティングゲート
ＦＧにおける電荷の状態が判別されることによって、選
択されたメモリセルからデータが読み出される。なお、
選択されないビット線ＢＬはフローティングにする。ま
た、ゲート線ＧＬは０Ｖでなくてもよく、約１〜２Ｖで
あってもよい。
【００１２】一方、１層ゲート型に構成したフラッシュ
型ＥＥＰＲＯＭが、特開平7-288291号公報（第２従来
例）に記載されている。この公報に記載のＥＥＰＲＯＭ
は、フローティングゲート及びドレイン領域間でＦ−Ｎ
トンネル電流による電子の注入及び引抜きを行う点では
前記２層ゲート型のフラッシュ型ＥＥＰＲＯＭと共通し
ている。
【００１３】図１７は、上記第２従来例に対応する１層
ゲート型（電界緩和型）のフラッシュ型ＥＥＰＲＯＭに
おけるメモリセルを示す回路図である。このＥＥＰＲＯ
Ｍでは、行方向に延在する１組のワード線ＷＬ及びプロ
グラム線ＰＬが列方向に複数組配設されている。各ワー
ド線ＷＬには、相互に同じ構成を有する複数のメモリセ
ルが接続されている。同図では、メモリセルを１バイト
分のＭ３０〜Ｍ３７として示す。ＥＥＰＲＯＭは、アド
レス信号で特定されるメモリセルを複数のメモリセルか
ら選択する選択回路（図示せず）と、各メモリセルＭ３
０〜Ｍ３７に選択回路を電気的に接続する複数のビット
線ＢＬと、共通ビット線としてのドレインゲート線ＤＧ
Ｌとを備える。
【００１４】各メモリセルＭ３０〜Ｍ３７は夫々、選択
トランジスタＴｒ11と、フローティングゲート型トラン
ジスタから成るセルトランジスタＴｒ12とを備える。ト
ランジスタＴｒ11及びＴｒ12は夫々、Ｎチャネル型ＭＯ
Ｓトランジスタから構成される。
【００１５】選択トランジスタＴｒ11は、ゲートがワー
ド線ＷＬに接続され、電流路の一端及び他端がビット線
ＢＬとセルトランジスタＴｒ12のソースとに夫々接続さ
れる。セルトランジスタＴｒ12は、コントロールゲート
ＣＧ及びドレインの双方がドレインゲート線ＤＧＬに接
続される。フローティングゲートＦＧの一部が、プログ
ラム領域Ｐｔとの間にカップリングを形成している。
【００１６】図１８は、上記構成を有するＥＥＰＲＯＭ
の各動作時に印加される電位を示す電位対応図である。
書込み、一括消去、読出しの各動作は、１バイト単位で
行われる。まず、書込みモードでは、ワード線ＷＬを０
Ｖにバイアスして選択トランジスタＴｒ11をオフとし、
プログラム線ＰＬをＶpp（例えば１５Ｖ）にバイアスし
且つドレインゲート線ＤＧＬを０Ｖにバイアスした状態
で、選択されたメモリセルに対応するビット線ＢＬをフ
ローティングにする。これにより、蓄えられていた電荷
がプログラム領域Ｐｔから引き抜かれることによって、
選択されたメモリセルに対する書込みが行われる。非選
択のメモリセルでは、対応するドレインゲート線ＤＧＬ
が１／２Ｖppにバイアスされることによって消去状態が
維持される。
【００１７】一括消去モードでは、ワード線ＷＬを０Ｖ
にバイアスして選択トランジスタＴｒ11をオフとし、プ
ログラム線ＰＬを０Ｖにバイアスし且つドレインゲート
線ＤＧＬをＶppにバイアスした状態で、全ビット線ＢＬ
をフローティングにする。これにより、電荷が各プログ
ラム領域Ｐｔに注入されて一括消去が行われる。読出し
モードでは、ワード線ＷＬをＶdd（例えば５Ｖ）にバイ
アスして選択トランジスタＴｒ11をオンとし、プログラ
ム線ＰＬを０Ｖにバイアスし且つドレインゲート線ＤＧ
Ｌを０Ｖにバイアスした状態で、選択されたメモリセル
に対応するビット線ＢＬを１Ｖにバイアスする。これに
より、プログラム領域Ｐｔにおける電荷の状態が判別さ
れて、選択されたメモリセルからデータが読み出され
る。
【００１８】
【発明が解決しようとする課題】第１の従来例では、セ
ルトランジスタＴｒ15のソースが、メモリセルＭ４０〜
Ｍ４７に共通のソース線ＳＬに直接接続されており、ソ
ースとフローティングゲートＦＧ間にディスターブが存
在する。このため、以下のような問題が生じる。すなわ
ち、セルトランジスタＴｒ15のドレインに高電圧が印加
され、フローティングゲートＦＧから電子が引き抜かれ
て書込みが行われるが、このとき、セルトランジスタＴ
ｒ15のしきい電圧Vtmが０Ｖよりも小さいデプレッショ
ン状態になる。このため、セルトランジスタＴｒ15のソ
ースが｜Vtm｜の電位まで上昇することになり、ソース
線ＳＬを介して、電圧｜Vtm｜が非選択の他のセルトラ
ンジスタＴｒ15のソースに回り込む。この際に、正電位
である｜Vtm｜によってフローティングゲートＦＧ中の
電子が引き抜かれる、いわゆるディスターブ現象が発生
し、メモリセル内の記憶内容が失われる。
【００１９】第２の従来例では、セルトランジスタＴｒ
12のドレインとプログラム領域Ｐｔとが、共通ビット線
であるドレインゲート線ＤＧＬやプログラム線ＰＬで駆
動される。このため、選択したセルトランジスタＴｒ12
に対して書込み／消去を行う際に、非選択の他のセルト
ランジスタＴｒ12におけるドレインやプログラム領域Ｐ
ｔにも電圧が印加されて上記ディスターブ現象が発生す
るおそれがある。
【００２０】本発明は、上記に鑑み、ディスターブ現象
を確実に防止することができる不揮発性半導体記憶装置
を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体記憶装置は、フローティン
グゲート、コントロールゲート、ソース及びドレインか
ら成るセルトランジスタと該セルトランジスタに隣接す
るプログラム領域とを有する複数の不揮発性メモリセル
が複数のワード線と複数のビット線との各交差部分に行
列状に配設され、選択されたメモリセルに対する書込み
モードと、複数のメモリセルに対する一括消去モードと
を少なくとも有する不揮発性半導体記憶装置において、
前記各メモリセル内に配設され、前記ワード線の選択に
応答して夫々動作する、前記セルトランジスタの電流路
の一端及びコントロールゲートに第１の所定電位を供給
する第１の選択トランジスタ、前記プログラム領域に第
２の所定電位を供給する第２の選択トランジスタ、及
び、前記セルトランジスタの電流路の他端に前記第１の
所定電位を供給する第３の選択トランジスタを備えるこ
とを特徴とする。
【００２２】本発明の不揮発性半導体記憶装置では、第
１〜第３の選択トランジスタにより、セルトランジスタ
における電流路とコントロールゲートとを、例えば共通
ビット線から切り離すことができる。これにより、従来
の不揮発性半導体記憶装置の場合ように、書込み／消去
時における電位が他のメモリセルに回り込むことによっ
て生じたディスターブ現象を確実に防止できる。
【００２３】ここで、前記第１の選択トランジスタの電
流路の一端に前記第１の所定電位を供給する第１の共通
ビット線と、前記第２の選択トランジスタの電流路の一
端に前記第２の所定電位を供給する第２の共通ビット線
とを更に備え、前記第１及び第２の共通ビット線が前記
ビット線と略平行な方向に延在することが好ましい。こ
れにより、配線の簡素化が可能になる。
【００２４】好ましくは、書込み時には、前記セルトラ
ンジスタの電流路の一端及びコントロールゲートが低電
位にバイアスされ、前記フローティングゲートが高電位
にバイアスされる。この場合に、ディスターブ現象を発
生させることなく、選択したメモリセルのプログラム領
域から電荷を引き抜く書込み動作を行うことができる。
【００２５】更に好ましくは、一括消去時には、前記セ
ルトランジスタの電流路の一端及びコントロールゲート
が高電位にバイアスされ、前記フローティングゲートが
低電位にバイアスされる。この場合に、ディスターブ現
象を発生させることなく、選択したメモリセルのプログ
ラム領域に電荷を注入する消去動作を行うことができ
る。
【００２６】本発明の不揮発性半導体記憶装置は、フロ
ーティングゲート、コントロールゲート、ソース及びド
レインから成るセルトランジスタと該セルトランジスタ
に隣接するプログラム領域とを有する複数の不揮発性メ
モリセルが複数のワード線と複数のビット線との各交差
部分に行列状に配設され、選択されたメモリセルに対す
る書込みモードと、複数のメモリセルに対する一括消去
モードとを少なくとも有する不揮発性半導体記憶装置に
おいて、前記各メモリセル内に配設され、前記ワード線
の選択に応答して夫々動作する、前記セルトランジスタ
の電流路の一端に第１の所定電位を供給する第１の選択
トランジスタ、前記セルトランジスタのコントロールゲ
ートに第２の所定電位を供給する第２の選択トランジス
タ、前記プログラム領域に第３の所定電位を供給する第
３の選択トランジスタ、及び、前記セルトランジスタの
電流路の他端に前記第２の所定電位を供給する第４の選
択トランジスタとを備えることを特徴とする。
【００２７】本発明の不揮発性半導体記憶装置では、第
１〜第４の選択トランジスタにより、セルトランジスタ
における電流路とコントロールゲートとを、例えば共通
ビット線から切り離すことができるので、従来の不揮発
性半導体記憶装置で発生し易かった生じたディスターブ
現象を確実に防止することができる。
【００２８】好ましくは、前記第１の選択トランジスタ
の電流路の一端に前記第１の所定電位を供給する第１の
共通ビット線と、前記第２の選択トランジスタの電流路
の一端に前記第２の所定電位を供給する第２の共通ビッ
ト線と、前記第３の選択トランジスタの電流路の他端に
前記第３の所定電位を供給する第３の共通ビット線とを
更に備え、前記第１から第３の共通ビット線が前記ビッ
ト線と略平行な方向に延在する。これにより、配線の簡
素化が可能になる。
【００２９】更に好ましくは、書込み時には、前記セル
トランジスタの電流路の一端及びコントロールゲートが
低電位にバイアスされ、前記フローティングゲートが高
電位にバイアスされる。この場合に、ディスターブ現象
を発生させることなく、選択したメモリセルのプログラ
ム領域から電荷を引き抜く書込み動作を行うことができ
る。
【００３０】また、一括消去時には、前記セルトランジ
スタの電流路の一端が高電位にバイアスされ、前記コン
トロールゲートが該電流路の一端の高電位よりも若干低
い高電位にバイアスされ、前記フローティングゲートが
低電位にバイアスされることが好ましい。この場合に、
ディスターブ現象を発生させることなく、選択したメモ
リセルのプログラム領域に電荷を注入する消去動作を行
うことができる。更に、セルトランジスタ及び第４の選
択トランジスタにおけるドレイン・ソース間電圧が、コ
ントロールゲートに印加される電位よりも若干低い値に
設定される。これにより、セルトランジスタ及び第４の
選択トランジスタにおけるドレイン・ソース間隔をより
小さくでき、メモリセルに要する基板上の面積を小さく
することができる。
【００３１】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例に係るフ
ラッシュ型ＥＥＰＲＯＭの一部を示す回路図である。こ
のＥＥＰＲＯＭは、行方向（図の左右方向）に延在する
ワード線ＷＬと、列方向（図の上下方向）に延在する共
通ビット線としてのドレイン・ゲート線ＤＧＬとを備え
る。ワード線ＷＬには、相互に同じ構成を有する複数の
不揮発性のメモリセルＭ１０〜Ｍ１７が接続される。Ｅ
ＥＰＲＯＭは更に、アドレス信号で特定されるメモリセ
ルを複数のメモリセルから選択する選択回路（図示せ
ず）を備え、各メモリセルＭ１０〜Ｍ１７に選択回路を
電気的に接続する複数のビット線ＢＬと、共通ビット線
としてのプログラム線ＰＬとを列方向に備える。図１に
おいて、メモリセルＭ１０は詳細に記載しているが、他
のメモリセルは略記している。
【００３２】ＥＥＰＲＯＭは、各メモリセルＭ１０〜Ｍ
１７に共通のドレイン・ゲート選択トランジスタＴｒ１
を備えると共に、各メモリセルＭ１０〜Ｍ１７に、プロ
グラム領域選択トランジスタＴｒ２、ソース選択トラン
ジスタＴｒ３、及び、フローティングゲート型トランジ
スタから成るセルトランジスタＴｒ４を備える。これら
のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４は夫
々、Ｎチャネル型ＭＯＳトランジスタから構成される。
【００３３】ワード線ＷＬには、ドレイン・ゲート選択
トランジスタＴｒ１、プログラム領域選択トランジスタ
Ｔｒ２、及びソース選択トランジスタＴｒ３の各ゲート
Ｇ１〜Ｇ３が夫々接続される。ドレイン・ゲート選択ト
ランジスタＴｒ１は、電流路の一端がドレイン・ゲート
線ＤＧＬに接続され、他端が、セルトランジスタＴｒ４
のコントロールゲートＣＧ及びドレインに連結線ＤＧＬ
1を介して接続される。プログラム領域選択トランジス
タＴｒ２は、電流路の一端がプログラム線ＰＬに接続さ
れており、ソース選択トランジスタＴｒ３は、電流路の
一端がビット線ＢＬに接続され、他端がセルトランジス
タＴｒ４のソースに接続される。セルトランジスタＴｒ
４のフローティングゲートＦＧは、プログラム領域選択
トランジスタＴｒ２の電流路の他端の延長部分と対向し
てプログラム領域Ｐｔを形成している。
【００３４】図２は、図１で説明したＥＥＰＲＯＭにお
ける対応部分を示す平面図である。このＥＥＰＲＯＭで
は、アルミニウム配線の第１層としてのワード線ＷＬが
行方向（図の左右方向）に延在し、アルミニウム配線の
第２層としてのドレイン・ゲート線ＤＧＬ、プログラム
線ＰＬ及びビット線ＢＬが列方向（図の上下方向）に相
互に所定の間隔をあけて略平行に延在している。また、
アルミニウム配線の第１層としての連結線ＤＧＬ1が、
ワード線ＷＬと所定の間隔をあけて略平行に延在してい
る。
【００３５】半導体基板上には、ドレイン・ゲート線Ｄ
ＧＬと連結線ＤＧＬ1との間に、ワード線ＷＬと平行に
拡散領域１１が形成されている。拡散領域１１における
中央部の上方に、第２層としてのポリシリコンから成る
ゲートＧ１の一端が位置することによってドレイン・ゲ
ート選択トランジスタＴｒ１が構成される。ゲートＧ１
の他端は、ワード線ＷＬにコンタクトされる。
【００３６】半導体基板上には更に、ワード線ＷＬの下
方に、プログラム線ＰＬ及びビット線ＢＬと平行に拡散
領域１２、１３が夫々形成される。拡散領域１２、１３
とワード線ＷＬとの間には、ワード線ＷＬと平行なゲー
トＧ２及びＧ３が連続して形成される。拡散領域１２の
一方の部分とゲートＧ２とからプログラム領域選択トラ
ンジスタＴｒ２が構成され、拡散領域１３の一方の部分
とゲートＧ３とからソース選択トランジスタＴｒ３が構
成される。拡散領域１２、１３の他方の部分と連結線Ｄ
ＧＬ1の突出部１４との間には、連結線ＤＧＬ1と平行に
フローティングゲートＦＧ及びコントロールゲートＣＧ
が基板側から順次に形成される。拡散領域１３の他方の
部分とフローティングゲートＦＧの幅広端ＦＧａとから
セルトランジスタＴｒ４が構成され、拡散領域１２の他
方の部分とフローティングゲートＦＧの幅狭端ＦＧｂと
からプログラム領域Ｐｔが構成される。
【００３７】図３は、図２の一部を模式的に示した断面
図である。半導体基板１５上のソース領域Ｓ1及びドレ
イン領域Ｄ1の上方には、フローティングゲートＦＧの
幅広端ＦＧａ及びコントロールゲートＣＧが位置してお
り、ソース領域Ｓ1、ドレイン領域Ｄ1、幅広端ＦＧａ及
びコントロールゲートＣＧからセルトランジスタＴｒ４
が構成される。また、半導体基板１５上には、プログラ
ム領域選択トランジスタＴｒ２におけるソース領域Ｓ2
及びドレイン領域Ｄ2が形成され、ソース領域Ｓ 2とその
上方に位置するフローティングゲートＦＧの幅狭端ＦＧ
ｂとからプログラム領域Ｐｔが構成される。ドレイン領
域Ｄ1及びコントロールゲートＣＧがドレイン・ゲート
線ＤＧＬに、ソース領域Ｓ1がビット線ＢＬに、ドレイ
ン領域Ｄ2がプログラム線ＰＬに夫々接続される。
【００３８】図４は、本実施形態例におけるフラッシュ
型ＥＥＰＲＯＭの各動作時に印加される電位を示す電位
対応図である。書込み、一括消去、読出しの各動作は、
１バイト単位で行われる。まず、書込みモードでは、ワ
ード線ＷＬをＶpp（例えば１５Ｖ）にバイアスして、ド
レイン・ゲート選択トランジスタＴｒ１、プログラム領
域選択トランジスタＴｒ２、及びソース選択トランジス
タＴｒ３を夫々オンとする。この状態で、ドレイン・ゲ
ート線ＤＧＬと、選択されたメモリセルに対応するビッ
ト線ＢＬとを０Ｖに夫々バイアスして、選択されたメモ
リセルに対応するプログラム線ＰＬをＶppにバイアスす
る。これにより、蓄えられていた電荷がプログラム領域
Ｐｔから引き抜かれて、選択されたメモリセルに対する
書込みが行われる。非選択のメモリセルでは、対応する
プログラム線ＰＬが０Ｖにバイアスされることにより消
去状態が維持される。
【００３９】一括消去モードでは、ワード線ＷＬをＶpp
にバイアスして、ドレイン・ゲート選択トランジスタＴ
ｒ１、プログラム領域選択トランジスタＴｒ２、及びソ
ース選択トランジスタＴｒ３を夫々オンとする。この状
態で、ドレイン・ゲート線ＤＧＬ及び全ビット線ＢＬを
Ｖppに夫々バイアスして、全プログラム線ＰＬを０Ｖに
バイアスする。これにより、電荷が各プログラム領域Ｐ
ｔに注入されて一括消去が行われる。
【００４０】読出しモードでは、ワード線ＷＬをＶdd
（例えば５Ｖ）にバイアスした状態で、ドレイン・ゲー
ト線ＤＧＬと、選択されたメモリセルに対応するビット
線ＢＬとを０Ｖに夫々バイアスして、選択されたメモリ
セルに対応するプログラム線ＰＬを１Ｖにバイアスす
る。これにより、プログラム領域Ｐｔにおける電荷の状
態が判別されて、選択されたメモリセルからデータが読
み出される。
【００４１】以上のように、本実施形態例におけるＥＥ
ＰＲＯＭでは、ドレイン・ゲート選択トランジスタＴｒ
１、プログラム領域選択トランジスタＴｒ２、及びソー
ス選択トランジスタＴｒ３を配設して、セルトランジス
タＴｒ４におけるソース、ドレイン及びコントロールゲ
ートＣＧを、共通ビット線であるプログラム線ＰＬ及び
ドレイン・ゲート線ＤＧＬから切り離している。この構
成の本ＥＥＰＲＯＭでは、書込み時には、セルトランジ
スタＴｒ４のドレインを０Ｖに、且つ、フローティング
ゲートＦＧを容量結合で０Ｖにすることにより、プログ
ラム領域Ｐｔから電荷をプログラム線ＰＬに引き抜く。
また、一括消去時には、セルトランジスタＴｒ４のドレ
インをＶppに、且つ、フローティングゲートを容量結合
でＶppにすることにより、プログラム領域Ｐｔに電荷を
注入する。従って、本実施形態例のＥＥＰＲＯＭによる
と、非選択のメモリセルのプログラム領域Ｐｔに電圧が
印加されなくなり、いわば従来の選択トランジスタＴｒ
14のドレインの電圧を０Ｖに固定するようにしたので、
従来のフラッシュ型ＥＥＰＲＯＭの場合ように、書込み
／消去時における電位が他のメモリセルに回り込むこと
によって生じたディスターブ現象を確実に防止できる。
【００４２】次に、第２実施形態例について説明する。
図５は、本実施形態例に係るフラッシュ型ＥＥＰＲＯＭ
の一部を示す回路図である。このＥＥＰＲＯＭは、行方
向に延在するワード線ＷＬと、列方向に延在する共通ビ
ット線としてのドレイン線ＤＬ及びゲート線ＧＬを備え
る。ワード線ＷＬには、相互に同じ構成を有する複数の
不揮発性のメモリセルＭ２０〜Ｍ２７が接続される。Ｅ
ＥＰＲＯＭは更に、アドレス信号で特定されるメモリセ
ルを複数のメモリセルから選択する選択回路（図示せ
ず）を備え、各メモリセルＭ２０〜Ｍ２７に選択回路を
電気的に接続する複数のビット線ＢＬと、共通ビット線
としてのプログラム線ＰＬとを列方向に備える。図５に
おいて、メモリセルＭ２０以外のメモリセルは略記して
おり、また、図１と同様の部材には同じ符号を付してい
る。
【００４３】ＥＥＰＲＯＭは、Ｎチャネル型ＭＯＳトラ
ンジスタから構成される、各メモリセルＭ２０〜Ｍ２７
に共通のドレイン選択トランジスタＴｒ1a及びゲート選
択トランジスタＴｒ1bを備える。各メモリセルＭ２０〜
Ｍ２７には、第１実施形態例と同様のプログラム領域選
択トランジスタＴｒ２、ソース選択トランジスタＴｒ
３、及び、フローティングゲート型トランジスタから成
るセルトランジスタＴｒ４が配設される。
【００４４】ワード線ＷＬには、ドレイン選択トランジ
スタＴｒ1a、ゲート選択トランジスタＴｒ1b、プログラ
ム領域選択トランジスタＴｒ２、及び、ソース選択トラ
ンジスタＴｒ３の各ゲートＧ１ａ、Ｇ１ｂ、Ｇ２、Ｇ３
が接続される。ドレイン選択トランジスタＴｒ1aは、電
流路の一端がドレイン線ＤＬに接続され、他端がセルト
ランジスタＴｒ４のドレインに連結線ＤＬ1を介して接
続される。ゲート選択トランジスタＴｒ1bは、電流路の
一端がゲート線ＧＬに接続され、他端が、セルトランジ
スタＴｒ４のコントロールゲートＣＧに連結線ＧＬ1を
介して接続される。プログラム領域選択トランジスタＴ
ｒ２は、電流路の一端がプログラム線ＰＬに接続されて
おり、ソース選択トランジスタＴｒ３は、電流路の一端
がビット線ＢＬに接続され、他端がセルトランジスタＴ
ｒ４のソースに接続される。セルトランジスタＴｒ４の
フローティングゲートＦＧは、プログラム領域選択トラ
ンジスタＴｒ２の電流路の他端の延長部分と対向してプ
ログラム領域Ｐｔを形成している。
【００４５】図６は、図５の一部を模式的に示した断面
図である。半導体基板１５上のソース領域Ｓ1及びドレ
イン領域Ｄ1の上方には、フローティングゲートＦＧの
幅広端ＦＧａ及びコントロールゲートＣＧが位置してお
り、ソース領域Ｓ1、ドレイン領域Ｄ1、幅広端ＦＧａ及
びコントロールゲートＣＧからセルトランジスタＴｒ４
が構成される。半導体基板１５上には、プログラム領域
選択トランジスタＴｒ２におけるソース領域Ｓ2及びド
レイン領域Ｄ2が形成され、ソース領域Ｓ2とその上方に
位置するフローティングゲートＦＧの幅狭端ＦＧｂとか
らプログラム領域Ｐｔが構成される。ドレイン領域Ｄ1
がドレイン線ＤＬに、コントロールゲートＣＧがゲート
線ＧＬに、ソース領域Ｓ1がビット線ＢＬに、ドレイン
領域Ｄ2がプログラム線ＰＬに夫々接続される。
【００４６】図７〜図９は、第２実施形態例における一
部のメモリセルを詳細に示す回路図であり、図７は書込
みモードを、図８は一括消去モードを、図９は読出しモ
ードを夫々示す。ＥＥＰＲＯＭでは、ワード線ＷＬ1、2
・・・が列方向に複数本配設される。同図における各メ
モリセルでは、１バイト分を同時に示すため、プログラ
ム線及びビット線は夫々、ＰＬ１〜８及びＢＬ１〜８と
して記載している。
【００４７】図７〜図９におけるＥＥＰＲＯＭは、行方
向及び列方向に同様の構成のメモリセル群を有するの
で、ここでは、図５で説明したメモリセルＭ２０〜Ｍ２
７の群に関してのみ説明する。このメモリセル群では、
ドレイン選択トランジスタＴｒ1bは、ゲートＧ１ｂがワ
ード線ＷＬ1に接続され、電流路の一端及び他端が夫
々、ドレイン線ＤＬとセルトランジスタＴｒ４のドレイ
ンとに接続される。ゲート選択トランジスタＴｒ1aは、
ゲートＧ１ａがワード線ＷＬ1に接続され、電流路の一
端及び他端が夫々、ゲート線ＧＬとセルトランジスタＴ
ｒ４のコントロールゲートＣＧとに接続される。プログ
ラム領域選択トランジスタＴｒ２は、ゲートＧ２がワー
ド線ＷＬ1に接続され、電流路の一端がプログラム線Ｐ
Ｌ１に接続される。ソース選択トランジスタＴｒ３は、
ゲートＧ３がワード線ＷＬ1に接続され、電流路の一端
がビット線ＢＬ１に接続され、他端がセルトランジスタ
Ｔｒ４のソースに接続される。セルトランジスタＴｒ４
のフローティングゲートＦＧは、プログラム領域選択ト
ランジスタＴｒ２の電流路の他端の延長部分と対向して
プログラム領域Ｐｔを形成している。
【００４８】図１０は、本実施形態例におけるフラッシ
ュ型ＥＥＰＲＯＭの各動作時に印加される電位を示す電
位対応図である。書込み、一括消去、読出しの各動作
は、１バイト単位で行われる。まず、書込みモードで
は、図７に示すように、ワード線ＷＬ(1)をＶppにバイ
アスして、ゲート選択トランジスタＴｒ1a、ドレイン選
択トランジスタＴｒ1b、プログラム領域選択トランジス
タＴｒ２、及びソース選択トランジスタＴｒ３を夫々オ
ンとする。この状態で、ドレイン線ＤＬ、ゲート線Ｇ
Ｌ、及び、選択されたメモリセルに対応するビット線Ｂ
Ｌを０Ｖに夫々バイアスして、“０”を書き込むべきメ
モリセルに対応するプログラム線ＰＬをＶppにバイアス
する。これにより、蓄えられていた電荷がプログラム領
域Ｐｔから引き抜かれて、選択されたメモリセルに対す
る書込みが行われる。“１”を書き込むべきメモリセル
と非選択のメモリセルとに対しては、これらに対応する
プログラム線ＰＬが０Ｖにバイアスされることにより、
消去状態が維持される。また、非選択のメモリセルのワ
ード線ＷＬは０Ｖであり、各選択トランジスタＴｒ1a、
Ｔｒ1b、Ｔｒ２及びＴｒ３の出力は夫々、図中のＸで示
すように、フローティング状態になっている。
【００４９】一括消去モードでは、図８に示すように、
ワード線ＷＬ(1)をＶppにバイアスして、ゲート選択ト
ランジスタＴｒ1a、ドレイン選択トランジスタＴｒ1b、
プログラム領域選択トランジスタＴｒ２、及びソース選
択トランジスタＴｒ３を夫々オンとする。この状態で、
ドレイン線ＤＬ及び全ビット線ＢＬ(1〜8)をＶpp’（例
えば１２Ｖ）に、ゲート線ＧＬをＶppに夫々バイアスし
て、全プログラム線ＰＬ(1〜8)を０Ｖにバイアスする。
これにより、選択されたメモリセル群の全プログラム領
域Ｐｔに電荷が注入されて、一括消去が行われる。な
お、非選択のメモリセルのビット線ＢＬは０Ｖなので、
消去は行われない。
【００５０】読出しモードでは、図９に示すように、ワ
ード線ＷＬ(1)をＶddにバイアスした状態で、ドレイン
線ＤＬと、選択されたメモリセルに対応するビット線Ｂ
Ｌとを０Ｖに、ゲート線ＧＬを０．５Ｖに夫々バイアス
して、選択されたメモリセルに対応するプログラム線Ｐ
Ｌを１Ｖにバイアスする。これにより、プログラム領域
Ｐｔにおける電荷の状態が判別されて、選択されたメモ
リセルからデータが読み出される。なお、非選択のメモ
リセルのビット線ＢＬは０Ｖにし、ワード線ＷＬは０Ｖ
にする。
【００５１】以上のように、本実施形態例におけるＥＥ
ＰＲＯＭでは、ゲート選択トランジスタＴｒ1a、ドレイ
ン選択トランジスタＴｒ1b、プログラム領域選択トラン
ジスタＴｒ２、及びソース選択トランジスタＴｒ３を配
設して、セルトランジスタＴｒ４におけるソース、ドレ
イン及びコントロールゲートＣＧを、共通ビット線であ
るプログラム線ＰＬ、ドレイン線ＤＬ、及びゲート線Ｇ
Ｌから切り離している。このような本ＥＥＰＲＯＭで
は、書込み時には、セルトランジスタＴｒ４のドレイン
を０Ｖに、且つ、フローティングゲートＦＧを容量結合
で０Ｖにすることにより、プログラム領域Ｐｔから電荷
をプログラム線ＰＬに引き抜く。また、一括消去時に
は、セルトランジスタＴｒ４のドレインをＶpp’に、且
つ、フローティングゲートを容量結合でＶpp’にするこ
とにより、プログラム領域Ｐｔに電荷を注入する。
【００５２】従って、本実施形態例のＥＥＰＲＯＭによ
っても、ゲート選択トランジスタＴｒ1a及びドレイン選
択トランジスタＴｒ1bを配設し、メモリセルのドレイン
の電圧とコントロールゲートＣＧの電圧とを別個に制御
できるようにしたので、従来のフラッシュ型ＥＥＰＲＯ
Ｍで書込み／消去時に生じ易かったディスターブ現象を
確実に防止することができる。また、セルトランジスタ
Ｔｒ４のドレイン・ソース間と、コントロールゲートＣ
Ｇとが、異なるゲート選択トランジスタＴｒ1a及びドレ
イン選択トランジスタＴｒ1bと、共通ビット線であるプ
ログラム線ＰＬとによって駆動されるので、一括消去時
におけるビット線ＢＬによるドレイン・ソース間電圧Ｖ
pp'が、コントロールゲートＣＧに印加される電圧Ｖpp
よりも低い値に設定できる。これにより、セルトランジ
スタＴｒ４及びソース選択トランジスタＴｒ３における
耐圧を下げることができ、ドレイン・ソース間隔をより
小さくできるので、メモリセルの更なる小面積化が可能
になる。
【００５３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の不揮発性半導体記憶装置
は、上記実施形態例にのみ限定されるものではなく、上
記実施形態例から種々の修正及び変更を施した不揮発性
半導体記憶装置も、本発明の範囲に含まれる。
【００５４】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によると、従来の不揮発性半導体記憶装
置で生じ易かったディスターブ現象を確実に防止するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例に係るフラッシュ型Ｅ
ＥＰＲＯＭの一部を示す回路図である。
【図２】図１のＥＥＰＲＯＭにおける対応部分を示す平
面図である。
【図３】図２の一部を模式的に示した断面図である。
【図４】第１実施形態例に対応する電位対応図である。
【図５】第２実施形態例に係るフラッシュ型ＥＥＰＲＯ
Ｍの一部を示す回路図である。
【図６】図５の一部を模式的に示した断面図である。
【図７】第２実施形態例における一部のメモリセルを書
込み状態を示す回路図である。
【図８】第２実施形態例における一部のメモリセルを消
去状態で示す回路図である。
【図９】第２実施形態例における一部のメモリセルを読
出し状態で示す回路図である。
【図１０】第２本実施形態例に対応する電位対応図であ
る。
【図１１】従来の２層ゲート型のフラッシュ型ＥＥＰＲ
ＯＭにおけるメモリセルの一例を示す断面図である。
【図１２】第１従来例を示す回路図である。
【図１３】第１従来例における一部のメモリセルを書込
み状態で示す回路図である。
【図１４】第１従来例における一部のメモリセルを消去
状態で示す回路図である。
【図１５】第１従来例における一部のメモリセルを読出
し状態で示す回路図である。
【図１６】第１従来例に対応する電位対応図である。
【図１７】第２従来例におけるメモリセルを示す回路図
である。
【図１８】第２従来例に対応する電位対応図である。
【符号の説明】
ＢＬ ビット線 ＣＧ コントロールゲート ＤＧＬ ドレイン・ゲート線 ＤＬ ドレイン線 ＦＧ フローティングゲート ＧＬ ゲート線 Ｍ１０〜Ｍ１７ メモリセル Ｍ２０〜Ｍ２７ メモリセル ＰＬ プログラム線 Ｐｔ プログラム領域 Ｔｒ１ ドレイン・ゲート選択トランジスタ Ｔｒ1a ゲート選択トランジスタ Ｔｒ1b ドレイン選択トランジスタ Ｔｒ２ プログラム領域選択トランジスタ Ｔｒ３ ソース選択トランジスタ Ｔｒ４ セルトランジスタ ＷＬ ワード線

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 フローティングゲート、コントロールゲ
    ート、ソース及びドレインから成るセルトランジスタと
    該セルトランジスタに隣接するプログラム領域とを有す
    る複数の不揮発性メモリセルが複数のワード線と複数の
    ビット線との各交差部分に行列状に配設され、選択され
    たメモリセルに対する書込みモードと、複数のメモリセ
    ルに対する一括消去モードとを少なくとも有する不揮発
    性半導体記憶装置において、 前記各メモリセル内に配設され、前記ワード線の選択に
    応答して夫々動作する、前記セルトランジスタの電流路
    の一端及びコントロールゲートに第１の所定電位を供給
    する第１の選択トランジスタ、前記プログラム領域に第
    ２の所定電位を供給する第２の選択トランジスタ、及
    び、前記セルトランジスタの電流路の他端に前記第１の
    所定電位を供給する第３の選択トランジスタを備えるこ
    とを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記第１の選択トランジスタの電流路の
    一端に前記第１の所定電位を供給する第１の共通ビット
    線と、前記第２の選択トランジスタの電流路の一端に前
    記第２の所定電位を供給する第２の共通ビット線とを更
    に備え、前記第１及び第２の共通ビット線が前記ビット
    線と略平行な方向に延在することを特徴とする請求項１
    に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 書込み時には、前記セルトランジスタの
    電流路の一端及びコントロールゲートが低電位にバイア
    スされ、前記フローティングゲートが高電位にバイアス
    されることを特徴とする請求項１又は２に記載の不揮発
    性半導体記憶装置。
  4. 【請求項４】 一括消去時には、前記セルトランジスタ
    の電流路の一端及びコントロールゲートが高電位にバイ
    アスされ、前記フローティングゲートが低電位にバイア
    スされることを特徴とする請求項１乃至３の内の何れか
    １項に記載の不揮発性半導体記憶装置。
  5. 【請求項５】 フローティングゲート、コントロールゲ
    ート、ソース及びドレインから成るセルトランジスタと
    該セルトランジスタに隣接するプログラム領域とを有す
    る複数の不揮発性メモリセルが複数のワード線と複数の
    ビット線との各交差部分に行列状に配設され、選択され
    たメモリセルに対する書込みモードと、複数のメモリセ
    ルに対する一括消去モードとを少なくとも有する不揮発
    性半導体記憶装置において、 前記各メモリセル内に配設され、前記ワード線の選択に
    応答して夫々動作する、前記セルトランジスタの電流路
    の一端に第１の所定電位を供給する第１の選択トランジ
    スタ、前記セルトランジスタのコントロールゲートに第
    ２の所定電位を供給する第２の選択トランジスタ、前記
    プログラム領域に第３の所定電位を供給する第３の選択
    トランジスタ、及び、前記セルトランジスタの電流路の
    他端に前記第２の所定電位を供給する第４の選択トラン
    ジスタとを備えることを特徴とする不揮発性半導体記憶
    装置。
  6. 【請求項６】 前記第１の選択トランジスタの電流路の
    一端に前記第１の所定電位を供給する第１の共通ビット
    線と、前記第２の選択トランジスタの電流路の一端に前
    記第２の所定電位を供給する第２の共通ビット線と、前
    記第３の選択トランジスタの電流路の他端に前記第３の
    所定電位を供給する第３の共通ビット線とを更に備え、
    前記第１から第３の共通ビット線が前記ビット線と略平
    行な方向に延在することを特徴とする請求項５に記載の
    不揮発性半導体記憶装置。
  7. 【請求項７】 書込み時には、前記セルトランジスタの
    電流路の一端及びコントロールゲートが低電位にバイア
    スされ、前記フローティングゲートが高電位にバイアス
    されることを特徴とする請求項５又は６に記載の不揮発
    性半導体記憶装置。
  8. 【請求項８】 一括消去時には、前記セルトランジスタ
    の電流路の一端が高電位にバイアスされ、前記コントロ
    ールゲートが該電流路の一端の高電位よりも若干低い高
    電位にバイアスされ、前記フローティングゲートが低電
    位にバイアスされることを特徴とする請求項５乃至７の
    内の何れか１項に記載の不揮発性半導体記憶装置。
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