TW201839766A - 可變電阻式隨機存取記憶體 - Google Patents

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Abstract

一種可變電阻式隨機存取記憶體，其不會降低可靠度並且具有較佳面積效率。本發明之可變電阻式記憶體包括以行列方向配列複數記憶體單元MC的記憶體陣列。記憶體單元MC具有可變電阻元件和存取電晶體。在各行方向的電晶體閘極連接至字元線WL，在各列方向之可變電阻元件的一側電極可與位元線BL結合，在各列方向之可變電阻元件的另一側電極可與源極線SL結合。源極線SL包含局部源極線250，其在與複數位元線BL0/BL1/BL2/BL3正交的方向上延伸，並且由複數位元線BL0/BL1/BL2/BL3所共有。

Description

可變電阻式隨機存取記憶體
本發明是有關於一種使用可變電阻元件的可變電阻式隨機存取記憶體，特別是有關於記憶體陣列的結構。
使用可變電阻元件的可變電阻式記憶體目前相當受到重視，可以用來取代快閃記憶體做為非揮發性記憶體。可變電阻式記憶體是一種將脈波電壓施加於可變電阻元件上、藉由可逆並且非揮發性地將可變電阻元件設定在高電阻態或低電阻態，用以記錄資料的記憶體。可變電阻式記憶體的優點包括：可以使用低電壓來改寫資料，所以消耗電力比較少；另外是採用一個電晶體加上一個電阻這樣比較簡單的結構，單元面積約是較小的6F2(F是配線寬，數十nm左右)，所以可以達到高密度化；又讀取時間與DRAM一樣高速，在10奈秒左右(專利文獻1、2等)。
在可變電阻式隨機存取記憶體(RRAM：註冊商標)中，一般是將可變電阻元件寫入低電阻態的情況稱為設定(SET)操作，寫入高電阻態的情況稱為重置(RESET)操作。可變電阻式記憶體包含單極性類型和雙極性類型。單極性類型在設定操作和重置操作時，在可變電阻元件上所施加的寫入電壓極性是同相的，而是透過改變寫入電壓的大小來進行設定操作或者是重置操作。單極性類型由於記憶體陣列可以是非對稱結構，所 以製造比較容易。另一方面，雙極性類型在設定操作和重置操作時，在可變電阻元件上所施加的寫入電壓極性是反相的。亦即，需要在可變電阻元件的兩側方向施加寫入電壓，也就需要電路的對稱性，因此記憶體陣列的製造也會比單極性來得複雜。
第1A圖表示非專利文獻1所揭露之雙極性類型可變電阻式記憶體中記憶體陣列結構之電路圖。在記憶體陣列10中，複數個記憶體單元是依平面陣列狀所形成，不過圖中僅例示3行×3列的部分記憶體單元。一個記憶體單元MC是由一個可變電阻元件以及與其串聯的一個存取電晶體所構成，亦即所謂的1T×1R結構。存取電晶體的閘極連接到字元線WL(n-1)、WL(n)、WL(n+1)，汲極區連接到可變電阻元件的一側電極，源極區連接到源極線SL(n-1)、SL(n)、SL(n+1)。可變電阻元件的另一側電極則連接到位元線BL(n-1)、BL(n)、BL(n+1)。
可變電阻元件可以由例如氧化鉿(HfOx)等等過渡金屬的薄膜氧化物所構成，利用寫入脈波電壓的極性和大小，進行設定操作和重置操作。記憶體單元能夠以位元為單位，隨機地進行存取。例如存取記憶體單元MC時，透過行解碼器(column decoder)20選擇字元線WL(n)，使得記憶體單元MC的存取電晶體導通，並透過列解碼器(row decoder)30選擇位元線BL(n)、源極線SL(n)。在寫入操作中，將對應於設定或重置操作的寫入電壓施加於選擇位元線位元線BL(n)和選擇源極線SL(n)；在讀取操作中，對應於可變電阻元件狀態為設定或重置的電壓或電流，會呈現在選擇位元線BL(n)和選擇源極線 SL(n)上，可以透過感測電路進行檢測。
另外，當使用氧化鉿(HfOx)等金屬氧化物薄膜做為可變電阻元件材料時，必須要對金屬氧化物進行形成操作(forming)做為初期設定。一般在形成操作中，藉由在薄膜上施加比寫入可變電阻元件時稍微大的電壓Vf，讓可變電阻元件在例如低電阻態，亦即接近設定(SET)的狀態。這樣的形成操作是在可變電阻式記憶體出貨前實施。
第1B圖表示在形成操作時之偏壓電壓範例的示意圖。源極線SL的電壓VSL為接地電壓(GND)，位元線BL的電壓VBL則是施加正的形成電壓，字元線WL的電壓VG上則是施加為了讓存取電晶體導通所需要的正電壓。藉此，在可變電阻元件上從位元線BL向著源極線SL流過電流，可變電阻元件設定為低電阻態。另外，對可變電阻元件進行重置動作時，源極線SL的電壓VSL為正電壓，位元線BL的電壓VBL為GND，字元線的電壓VG為正，所以從源極線SL向著位元線BL流過電流，可變電阻元件則設定為高電阻態。
【專利文獻】
專利文獻1：日本特開2012-64286號公報
專利文獻2：日本特開2008-41704號公報
示專利文獻1：”Evolution of conductive filament and its impact on reliability issues in oxide-electrolyte based resistive random access memory” Hangbing Lv et.al., Scientific Reports5, Article number: 7764 (2015)。
雙極性類型的可變電阻式記憶體中，需要在位元線和源極線之間施加雙向的寫入電壓。對於全部記憶體單元提供一致的寫入電壓，在提高記憶體可靠度上是非常重要的。因此在雙極性類型中，是對應位元線以一對一關係來設置專用源極線，並且其與此位元線同方向延伸，位元線和源極線之間則具有可以相互置換的對稱性。
然而在這種記憶體陣列結構中，由於對於每個位元線配置專用的源極線，所以在形成高積體密度記憶體的情況下，源極線就成了縮小記憶體陣列在行(column)方向上寬度的障礙。另外，當位元線和源極線在相同金屬層上以同方向並排的形成時，隨著尺寸縮小，位元線/源極線的線寬會變得更小，因此更難以達到源極線的低電阻化。源極線的電阻對於具有可靠度之寫入操作而言是重要的因素，也就是在寫入操作時電流會流過源極線，當源極線的電阻變高時，其壓降也會變大，因此也就無法忽略。為了獲得較高可靠度，比較期望在記憶體陣列的各可變電阻元件上施加既定的讀取電壓/寫入電壓，但是當源極線的壓降變大時，施加在各可變電阻元件的電壓分散度(dispersion)也會跟著變大。因此，比較期望能夠形成具有足夠線寬的源極線，但是這樣則會導致記憶體陣列的面積增加。
本發明的目的，在於能夠提供一種不會降低可靠度並且具有較佳面積效率的可變電阻式隨機存取記憶體。
本發明之可變電阻式記憶體，其利用可逆並且非 揮發性之可變電阻元件來儲存資料，其包括以行列方向配列複數個記憶體單元的記憶體陣列。每一記憶體單元具有上述可變電阻元件以及與上述可變電阻元件連接之存取電晶體。在各行方向上之電晶體之各閘極連接至字元線，在各列方向上之可變電阻元件之一側電極可與位元線結合，在各列方向上之可變電阻元件之另一側電極可與源極線結合。其中上述源極線包含與位元線平行方向上延伸之第一源極線，以及從上述第一源極線分割出之第二源極線。上述第二源極線是與複數位元線正交的方向上延伸，並且在複數記憶體單元共用結合。
在較佳實施例中，上述第一源極線由2m條位元線所共有(m為1以上之整數)。在較佳實施例中，第一源極線是由左側m條位元線和右側m條位元線所共有。在較佳實施例中，第一源極線是由與上述位元線相同之第一配線層所構成，第二源極線是由在第一配線層下層之第二配線層所構成。在較佳實施例之可變電阻式記憶體中更包括：行選擇裝置、列選擇裝置及電壓提供裝置；其中行選擇裝置根據行位址，選擇上述記憶體陣列中行方向上的字元線；列選擇裝置根據列位址，選擇上述記憶體陣列中列方向上的位元線和源極線；電壓提供裝置對應於操作模式，對於藉由上述列選擇裝置所選擇之位元線和源極線，提供電壓。其中寫入電壓可以從上述列選擇裝置所選擇的位元線和源極線之雙向，施加於可變電阻元件。在較佳實施例中，上述列選擇裝置包括一第一切換電路和一第二切換電路，其中第一切換電路在連接於上述記憶體陣列之源極線的全域源極線以及2m條位元線之間，進行選擇性地連接；第二切換 電路在全域位元線和2m條位元線之間，進行選擇性地連接。在較佳實施例中，第一切換電路將2m條位元線中之非選擇位元線與全域源極線連接，將選擇位元線與上述全域源極線切斷連接；第二切換電路將2m條位元線中之選擇位元線與上述全域位元線連接，將非選擇位元線與上述全域位元線切斷連接。在較佳實施例中，當提供寫入電壓至上述全域源極線時，非選擇位元線預充電至上述寫入電壓。在較佳實施例中，上述全域位元線上連接一電容器，用以補償與源極線間之負載電容差。在較佳實施例中，上述電壓提供裝置包含上述電容器。
依據本發明，由於源極線包含第一源極線以及從第一源極線分割出的第二源極線，並且第二源極線在複數個記憶體單元間共用結合，所以便能夠將一條源極線由複數條位元線所共有，相較於習知技術中以一對一關係來配置源極線的情況，可以改善記憶體陣列的面積效率，並且能夠達到源極線的低電阻化。藉此便能夠維持在記憶體單元間所施加電壓的一致性，提高可變電阻式記憶體的可靠度。
100‧‧‧可變電阻式記憶體
110‧‧‧記憶體陣列
120‧‧‧行編碼器及驅動電路(X-DEC)
130‧‧‧列編碼器及驅動電路(Y-DEC)
140‧‧‧列選擇電路(YMUX)
142‧‧‧全域源極線選擇電路(SLMUX)
144‧‧‧全域位元線選擇電路(BLMUX)
150‧‧‧控制電路
160‧‧‧感測放大器
170‧‧‧寫入驅動及讀取偏壓電路
200‧‧‧區域
210‧‧‧矽基板
220‧‧‧絕緣區
230‧‧‧源極區
240‧‧‧接觸栓塞
250、250A‧‧‧局部源極線(M1)
252‧‧‧中繼接觸層
260‧‧‧接觸栓塞
270‧‧‧可變電阻元件
300‧‧‧交流匹配電容器
MC‧‧‧記憶體單元
第1A圖表示習知可變電阻式隨機存取記憶體的陣列結構之電路圖；第1B圖表示操作時偏壓條件的表格。
第2圖表示本發明實施例之可變電阻式隨機存取記憶體概略結構的方塊圖。
第3圖表示本發明實施例之記憶體陣列部分結構的平面 圖。
第4A圖表示第3圖中區域200的X線剖面圖；第4B圖表示第3圖的Y1線剖面圖；第4C圖表示第3圖的Y2線剖面圖。
第5圖表示本發明實施例之記憶體陣列以及列選擇電路電路結構的示意圖。
第6圖表示在本發明實施例中可變電阻式記憶體在操作時各部分的偏壓以及列選擇電路處理步驟的表格。
第7A圖表示在本發明實施例中記憶體陣列其他結構範例之示意圖；第7B圖表示第7A圖的X線剖面圖；第7C圖表示第7A圖的Y2線剖面圖。
第8圖表示本發明另一實施例之記憶體陣列以及列選擇電路之電路結構的示意圖。
以下，參照圖式詳細說明本發明的實施樣態。然而必須注意的是雖然在圖式中為了容易理解本發明而強調各部分，但是並非必然與實際裝置具有相同的尺寸。
【實施例】
第2圖表示本發明實施例之可變電阻式隨機存取記憶體概略結構的方塊圖。本實施例的可變電阻式記憶體100，由記憶體陣列110、行解碼器及驅動電路(X-DEC)120、列解碼器及驅動電路(Y-DEC)130、列選擇電路(YMUX)140、控制電路150、感測放大器160以及寫入驅動及讀取偏壓電路170所構成。記憶體陣列110以行列狀配置複數個包含可變電阻元件以及存取電晶體的記憶體單元。行解碼器及驅動電路 (X-DEC)120則根據行位址X-Add，執行字元線WL的選擇和驅動操作。列解碼器及驅動電路(Y-DEC)130則根據列位址Y-Add，產生用來選擇全域位元線GBL和全域源極線GSL的選擇信號SSL/SBL。列選擇電路140則是根據選擇信號SSL/SBL，分別選擇全域位元線GBL和位元線BL間之連接狀態，以及全域源極線GSL和位元線BL間的連接狀態。控制電路150則根據從外部所接收到的指令、位址、資料等等，控制各部分。感測放大器160則透過GBL/GSL，感測從記憶體單元所讀取的資料。寫入驅動及讀取偏壓電路170則透過GBL/GSL，施加在讀取操作時的偏壓電壓，以及在寫入操作時對應於設定操作和重置操作的電壓。
記憶體陣列110包含分割成k個的次陣列110-1、110-2、…、110-k，k個列選擇電路(YMUX)則對應連接至k個的次陣列110-1、110-2、…、110-k。k個列選擇電路(YMUX)分別連接至感測放大器160和寫入驅動及讀取偏壓電路170。各感測放大器160透過內部資料匯流排DO連接到控制電路150，由感測放大器160所感測到的結果則透過內部資料匯流排DO輸出到控制電路150。另外，各寫入驅動及讀取偏壓電路170則透過內部資料匯流排DI連接到控制電路150，各寫入驅動及讀取偏壓電路170透過內部資料匯流排DI接收到寫入資料。
其次詳細說明本實施例的記憶體陣列110。第3圖表示記憶體陣列110中的一個次陣列所包含的複數個記憶體單元之概略平面圖。記憶體陣列在矽基板上具有多層配線結構，在此範例中，矽基板上具有兩層金屬層以及一層導電性複晶矽 層(從矽基板側依序為金屬層1和金屬層2)。字元線WL0/WL1/WL2/WL4(當稱呼全部字元線時則稱為字元線WL)，是由矽基板上延著水平方向延伸的複晶矽層所構成，各複晶矽層亦兼做為記憶體單元內存取電晶體的閘極。在與字元線WL正交的方向上，則形成位元線BL0/BL1/BL2/BL3/BL4/BL5/BL6/BL7(當稱呼全部位元線時則稱為位元線BL)。位元線BL是利用複晶矽層上的金屬層2進行配線，例如由鋁(Al)或銅(Cu)等金屬所構成。
源極線SL0/SL1是以平行於位元線BL的方式所形成(當稱呼全部源極線時則稱為源極線SL)。源極線SL是利用與位元線BL同樣的金屬層2(或者是僅以金屬層1)進行配線。在本範例中，源極線SL0是由四條位元線BL0/BL1/BL2/BL3所共有，源極線SL1是由四條位元線BL4/BL5/BL6/BL7所共有。亦即源極線SL0、SL1的左右分別以線對稱的方式配置兩條位元線。
第4A、4B和4C圖表示在第3圖所示次陣列之區域200中的X線剖面圖、Y1線剖面圖和Y2線剖面圖。在第4A圖中，例如在P型矽基板210的表面上形成絕緣區220，用來界定存取電晶體之主動區。絕緣區220可以利用例如淺溝槽絕緣結構(Shallow Trench Isolation，STI)形成。在矽基板210上，局部源極線250是利用金屬層1進行配線。金屬層1是介於複晶矽層和金屬層2之間的層，金屬層1可以由例如鋁(Al)或銅(Cu)等金屬所構成。局部源極線250與字元線平行，並且與四條位元線BL0/BL1/BL2/BL3交錯的方向上延伸。局部源極線250則是透過在 氧化矽膜等層間絕緣膜所形成之接觸孔內的接觸栓塞240，分別電性連接至矽基板210表面上所形成的四個源極區230。如第4B圖所示，一個源極區230是在字元線WL0和WL1上兩個存取電晶體間共用，因此一條局部源極線250便可以共同連接至八個記憶體單元中的存取電晶體之源極區230。
在局部源極線250之上，位元線BL0/BL1/BL2/BL3和源極線SL0是利用金屬層2進行配線。源極線SL0是透過在氧化矽膜等層間絕緣膜所形成之接觸孔內的接觸栓塞260，電性連接至局部源極線250。藉此，一條源極線SL0透過局部源極線250共同電性連接至四個源極區230。
可變電阻元件如第1圖所示，一側電極電性連接至位元線，另一側電極電性連接至存取電晶體的汲極。如第4B圖所示，利用金屬層2進行配線的位元線BL1透過接觸栓塞260，連接到利用金屬層1進行配線的中繼接觸層252。中繼接觸層252與局部源極線250是在同時進行微影圖案化處理。此處接觸栓塞260的製程中，會形成鉿(hafnium)等過渡金屬的氧化薄膜，再形成利用接觸栓塞260夾住上下的變電阻元件270。中繼接觸層252則是透過用來在金屬層1和矽基板210間連接的接觸栓塞240，電性連接在基板表面所形成的汲極區234。第4B圖的虛線M表示由一個可變電阻元件270和一個存取電晶體所構成的一個記憶體單元，區域200中則包含八個記憶體單元。
第5圖表示在區域200之記憶體陣列和列選擇電路(YMUX)140的等價電路。當記憶體陣列110由k個次陣列110-1~110-k所構成時，k個列選擇電路140分別連接到這k個次 陣列110-1~110-k。另外，各列選擇電路140則透過全域源極線GSL和全域位元線GBL，連接到k個寫入驅動及讀取偏壓電路170。一個次陣列是由p條位元線所構成，並且一條源極線由q條位元線所共用的話，每一個寫入驅動及讀取偏壓電路170則選擇性地驅動p/q條全域位元線GBL和全域源極線GSL。
第5圖表示一全域源極線GSL和一源極線SL0連接的範例。如同圖所示，一條全域源極線GSL、源極線SL0是透過接觸栓塞260和局部源極線250，電性連接至四個源極區230。全域源極線GSL更透過接觸窗CT，電性連接列選擇電路140的SLMUX 142。在全域源極線GSL利用金屬層2進行配線的情況下，全域源極線GSL和源極線SL0是在同時進行微影圖案化處理。
YMUX 140包含兩個類比多工器SLMUX 142和BLMUX 144。SLMUX 142是全域源極線的選擇電路，用來將全域源極線GSL連接至位元線BL0/BL1/BL2/BL3中之一者。SLMUX 142包含4個n通道的選擇電晶體，分別串聯至位元線BL0/BL1/BL2/BL3，從列解碼器130所輸出的選擇信號SSL0/SSL1/SSL2/SSL3則分別提供至選擇電晶體的各閘極。另外，SLMUX142的輸入端，則是透過接觸窗CT連接到全域源極線GSL，因此四個選擇電晶體的各汲極區電性連接至全域源極線GSL。列解碼器及驅動電路130根據列位址將選擇信號SSL0~SSL3驅動為H準位或L準位，SLMUX 142則對應於選擇信號SSL0~SSL3，將其中一個選擇電晶體導通，使得全域源極線GSL與位元線BL0/BL1/BL2/BL3中之一者連接。
BLMUX 144是全域位元線的選擇電路，用來將全域位元線GBL連接至位元線BL0/BL1/BL2/BL3中之一者。BLMUX 144包含4個n通道的選擇電晶體，分別串聯至位元線BL0/BL1/BL2/BL3，從列解碼器130所輸出的選擇信號SBL0/SBL1/SBL2/SBL3則分別提供至選擇電晶體的各閘極。BLMUX 144的四個選擇電晶體則與對應於同一位元線之SLMUX 142的四個選擇電晶體並聯。另外，BLMUX144的輸入端，則是連接到全域位元線GBL，亦即四個選擇電晶體的各汲極區電性連接至全域位元線GBL。列解碼器及驅動電路130根據列位址將選擇信號SBL0~SBL3驅動至H準位或L準位，BLMUX 144則對應於選擇信號SBL0~SBL3，將其中一個選擇電晶體導通，使得全域位元線GBL與位元線BL0/BL1/BL2/BL3中之一者連接。
接著說明本實施例可變電阻式記憶體的操作方式。在此是假設選擇了如第5圖所示的記憶體單元MC，此時各部分的驅動條件等則如第6圖之表格所示。
在操作模式中，位元線讀取低電力模式(圖式中為BL READ LP)以及位元線讀取模式(圖式中為BL READ)為位元線側的讀取模式。首先針對位元線讀取低電力模式加以說明。此時寫入驅動及讀取偏壓電路170將全域位元線GBL偏壓至讀取電壓VBL，全域源極線GSL則偏壓至0V或接地電壓附近。
利用列解碼器及驅動電路130，將選擇信號SSL0~SSL3全部設為L位準的狀態，SLMUX 142的四個驅動電晶體全部未切換而維持不導通的狀態。由於SLMUX 142的選擇 電晶體為不導通狀態，全域源極線GSL便與位元線BL0/BL1/BL2/BL3切斷連接。另外，全域源極線GSL則透過源極線SL0和局部源極線250，提供0V或GND至存取電晶體的源極區230。
BLMUX 144的選擇信號SBL1驅動至H位準，其選擇電晶體則為導通狀態，使得全域位元線GBL連接至選擇位元線BL1。其他的選擇信號SBL0、SBL2、SBL3驅動至L位準，對應的選擇電晶體則為不導通狀態，使得非選擇位元線BL0、BL2、BL3為高阻抗(high impedance，HZ)的浮接狀態。藉此，選擇位元線BL1偏壓至VBL，源極線SL0則為0V。
接著，利用行解碼器及驅動電路120，將被選擇的字元線WL1驅動至H位準，非選擇字元線WL0則驅動至L位準。藉此，記憶體單元MC的存取電晶體為導通狀態，若可變電阻元件270為低電阻態(SET)，則從全域位元線GBL到全域源極線GSL間會流過大電流；若為高電阻態(RESET)，則只會有微小電流流過，甚至沒有電流。感測放大器160則感測全域位元線GBL的電壓或者電流，對應於感測結果，將資料「0」、「1」做為讀取資料，從DQ端輸出。
在位元線讀取低電力模式(BL READ LP)中，由於並沒有驅動SLMUX 142中的選擇電晶體，所以能夠讓SLMUX 142的電力消耗降為零。另外，由於相鄰的非選擇位元線BL0為浮接狀態，所以可以減少與選擇位元線BL1間的耦合電容，降低消耗電力。
位元線讀取模式(BL READ)相較於位元線讀取低電力模式(BL READ LP)，差異在於SLMUX 142的操作。列解 碼器及驅動電路130將選擇信號SSL0、SSL2、SSL3驅動至H位準，將選擇信號SSL1驅動至L位準，因此SLMUX 142中利用選擇信號SSL0、SSL2、SSL3所驅動的選擇電晶體切換為導通狀態，非選擇位元線BL0、BL2、BL3連接到全域源極線GSL。由於非選擇位元線會固定在0V或是接地電壓附近，所以可以抑制與非選擇位元線間耦合電容所造成的讀取干擾。
源極線讀取模式(圖式中為SL READ)是從源極線側執行讀取。在此操作模式下，寫入驅動及讀取偏壓電路170將全域源極線GSL偏壓至讀取電壓VBL，將全域位元線GBL設為0V或接地電壓附近。其中SLMUX 142和BLMUX 144的操作則與位元線讀取模式相同，但是選擇記憶體單元MC上所施加的電流方向則相反。可以依據干擾特性，以較佳方式來選擇位元線讀取模式或是源極線讀取模式。
設定寫入模式(圖式中為SET WRITE)是將低電阻態寫入可變電阻元件的操作模式。在設定寫入模式中，寫入驅動及讀取偏壓電路170在全域位元線GBL和全域源極線GSL之間，將具有振幅VSET的寫入脈波施加於全域位元線GBL上。利用列解碼器及驅動電路130，將選擇信號SBL1驅動至H位準，將選擇信號SBL0、SBL2、SBL3驅動至L位準，使得全域位元線GBL連接至選擇位元線BL1，非選擇位元線BL0、BL2、BL3則與全域位元線GBL切斷連接。另外，利用列解碼器及驅動電路130，將選擇信號SSL0、SSL2、SSL3驅動至H位準，將選擇信號SSL1驅動至L位準，使得非選擇位元線BL0、BL2、BL3透過SLMUX 142的選擇電晶體連接至全域源極線GSL，非 選擇位元線BL0、BL2、BL3為0V或是接地電壓附近。
接著，利用行解碼器及驅動電路120所選擇的字元線WL1則驅動至H位準，在選擇記憶體單元MC的可變電阻元件270則施加VSET的寫入脈波，使得可變電阻元件270設定成低電阻態。藉由將BLMUX 144的選擇電晶體設為不導通狀態，禁止將來自全域位元線GBL的寫入脈波施加於非選擇位元線。
重置寫入模式(圖式中為RST WRITE)是將高電阻態寫入至可變電阻元件的操作模式。在重置寫入模式中，寫入驅動及讀取偏壓電路170在全域位元線GBL和全域源極線GSL之間，將具有振幅VRST的脈波施加於全域源極線GSL上。亦即相較於設定寫入操作，其寫入電壓的極性呈反向。SLMUX 142和BLMUX 144則執行與設定寫入操作模式相同的選擇操作。
BLMUX 144將選擇位元線BL1連接至全域位元線GBL，使得選擇位元線BL1為0V或接地電壓附近，非選擇位元線BL0、BL2、BL3則與全域位元線GBL切斷連接。另一方面，SLMUX 142則將選擇位元線BL1與全域源極線GSL切斷連接，將非選擇位元線BL0、BL2、BL3連接至全域源極線GSL。
接著，利用行解碼器及驅動電路120所選擇的字元線WL1驅動至H位準，在選擇記憶體單元MC的可變電阻元件270則施加VRST的寫入脈波，使得可變電阻元件270重置成高電阻態。此時，由於利用SLMUX 142的選擇信號SSL0、SSL2、SSL3所驅動的選擇電晶體為導通狀態，所以在非選擇位元線BL0、BL2、BL3上，則會以全域源極線GSL的重置電壓VRST進行預充電。在非選擇位元線上施加與源極線相同的電壓，因 為兩者間沒有電位差，所以可以抑制對於非選擇記憶體單元的寫入干擾。
接著說明局部源極線的其他範例。第7A圖表示第3圖所示之記憶體陣列中區域200的平面圖。利用金屬層1進行配線的局部源極線250A包含水平部和垂直部，其中水平部與字元線平行並且從位元線BL0延伸至位元線BL3，垂直部則是從上述水平部的接觸窗260部分在位元線方向上延伸。由於金屬層2的源極線SL0是與相鄰的位元線BL1、BL2間維持既定間距的方式進行配線，所以其線寬會限制為與位元線相同的線寬，但是源極線設計成兩層結構，所以能夠增加源極線佈局的自由度。亦即，由於在金屬層1的局部源極線250、250A不存在相鄰的配線，所以便可以增加局部源極線250、250A的線寬，而達到源極線整體的低電阻化。特別如第7A圖所示的局部源極線250A，由於其相較於第3圖所示之局部源極線250的面積來得大，便能夠進一步降低局部源極線250A的電阻。在此情況下，金屬層2的源極線SL0以及金屬層1的局部源極線250A間的電性連接，可以藉由在位元線方向上形成複數個接觸栓塞260，便能夠進一步降低金屬層1和金屬層2間的連接電阻。如此，便可以優化在記憶體陣列內源極線電壓的一致性，獲致具有高可靠度的記憶體陣列結構。
接著說明本發明的第二實施例。第8圖表示第二實施例之可變電阻式記憶體的記憶體陣列和列選擇電路之電路結構圖。第二實施例包含第5圖所示的結構，再加上交流匹配電容器300。交流匹配電容器300連接至各全域位元線GBL，使 得全域位元線GBL的電容和全域源極線GSL的電容一致，或者說是進行補償以便降低兩者間的電容差。
在寫入操作中，當在全域源極線GSL上施加寫入脈波時，在非選擇位元線的記憶體單元會產生寫入干擾。例如，當對第8圖中被選擇的記憶體單元MC進行重置操作時，在全域源極線GSL上會提供VRST的寫入脈波。此寫入脈波可以透過局部源極線250施加在存取電晶體的源極區230，同時透過SLMUX 142也施加在非選擇位元線BL0、BL2、BL3。雖然在源極線SL0和非選擇位元線BL0、BL2、BL3上提供相同的寫入電壓VRST，但是由於源極線SL0連接到局部源極線250，所以源極線SL0和位元線的負載電容不同，兩者間便會產生電位差。由於連接到選擇字元線WL1的非選擇記憶體單元中的存取電晶體為導通狀態，所以當施加升降快速的寫入脈波時，便會使得非選擇記憶體單元中的可變電阻元件270，受到源極線和被選擇位元線間的電位差影響而產生偏壓，就有可能會讓非選擇記憶體單元錯誤地進行設定操作。因此在本實施例中，為了使源極線SL0的負載電容和位元線的負載電容一致，將電容器300連接至全域位元線GBL，降低兩者間的電位差，便可以抑制產生對於非選擇記憶體單元的寫入干擾。
電容器300例如可以是金屬絕緣層金屬結構(Metal Insulator Metal，MIM)、金氧半電容器或者虛配線等等。電容器300的電容也可以設成用來補償連接至源極線的局部源極線250的配線電容。電容器300例如可以設置於寫入驅動及讀取偏壓電路170內。
在本實施例中，藉由最佳化電容器300的電容值，便可以減少在全域位元線GBL和全域源極線GSL間變化的電壓差，抑制寫入干擾。另外，可以使用快速升降的寫入脈波，如此可以改善寫入速度。又，在提供寫入脈波的寫入驅動及讀取偏壓電路170內設置匹配電容器，便能夠降低電容器的面積。
上述實施例的範例中，是利用NMOS來構成SLMUX 142和BLMUX 144的選擇電晶體，此時列解碼器及驅動電路130最好可以提供昇壓高於Vdd的選擇信號SSL/SBL，到選擇電晶體的閘極上。另外，SLMUX 142和BLMUX 144中也可以採用互補性金氧半(CMOS)類型的電晶體，做為其他種類的類比切換元件。
在上述實施例的範例中，雖然記憶體陣列上的一條源極線會由四條位元線所共有，然而其僅為例示，並非用以限定本發明。在本發明中，可以是一條源極線由2m條位元線(m為1以上的整數)所共有的形態。此時，m條位元線可以配置在源極線的左側，另外m條位元線可以配置在源極線的右側，雖然具有對稱性較佳，但是對稱性並非絕對必要。另外，僅在源極線的左側或者右側配置共有的位元線也可以。
在其他組態中，兩條源極線可以由4m條位元線所共有。此情況下，可以將m條位元線配置在第一源極線的左側，2m條位元線配置在第一源極線和第二源極線之間，m條位元線配置在第二源極線的右側。又在其他組態中，兩條源極線也可以由3m條位元線所共有。此情況下，也可以將m條位元線配置在第一源極線的左側，m條位元線配置在第一源極線和第二源 極線之間，m條位元線配置在第二源極線的右側。又3條源極線也可以由複數條位元線所共有。
在上述實施例中，雖然連接到可變電阻元件的線是位元線，連接到存取電晶體的線是源極線，但是此方式可以是任意的，也可以是連接到可變電阻元件的線是源極線，連接到存取電晶體的線是位元線。此外，在上述實施例中，位元線和源極線可以交換。
本實施例中由於將複數條位元線共用一條或複數條源極線，所以相較於習知技術中位元線和源極線為一對一關係進行配置的情況，能夠縮小共用源極線的線寬。另外，由於能夠以面積和成本上最小的損失來使用比較厚的源極線，源極線的電阻變得比較小，所以可以在記憶體單元上施加一致的電壓脈波，執行可靠度較高的寫入動作。又，與習知技術中各位元線對應每一源極線的情況相同，能夠利用其原來方式對於位元線方向上進行簡單的脈波電壓控制。
在上述實施例中，連接至存取電晶體源極區的源極線是使用金屬層1和金屬層2，連接可變電阻元件電極頂部的位元線是使用金屬層2，然而其僅為例示，並非用以限定本發明。例如源極線也可以利用層以上的多層配線結構所構成。藉由這樣的結構，便能夠有效地減少源極線的電阻。另外，以匹配可變電阻元件之電阻的方式，能夠簡單地控制源極線的電阻，又由於利用多層配線結構能夠使用比較薄的源極線，所以有空間能夠形成比較厚的源極線。
雖然以上已詳細說明本發明之較佳實施形態，然 而並非用來限定本發明為特定的實施形態，在申請專利範圍內所記載的本發明意旨範圍內，仍可以包含各種變形和變更的情況。

Claims (10)

  1. 一種可變電阻式記憶體，其利用可逆並且非揮發性之可變電阻元件來儲存資料，其包括：記憶體陣列，以行列方向配列複數記憶體單元，每一記憶體單元具有上述可變電阻元件以及與上述可變電阻元件連接之存取電晶體，在各行方向上之電晶體之各閘極連接至字元線，在各列方向上之可變電阻元件之一側電極可與位元線結合，在各列方向上之可變電阻元件之另一側電極可與源極線結合；其中上述源極線包含與位元線平行方向上延伸之第一源極線，以及從上述第一源極線分割出之第二源極線；其中上述第二源極線是與複數位元線正交的方向上延伸，並且在複數記憶體單元間共用結合。
  2. 如申請專利範圍第1項所述的可變電阻式記憶體，其中上述第一源極線由2m條位元線所共有，m為1以上之整數。
  3. 如申請專利範圍第2項所述的可變電阻式記憶體，其中上述第一源極線是由左側m條位元線和右側m條位元線所共有。
  4. 如申請專利範圍第1項所述的可變電阻式記憶體，其中上述第一源極線是由與上述位元線相同之第一配線層所構成，上述第二源極線是由在上述第一配線層下層之第二配線層所構成。
  5. 如申請專利範圍第1項至第4項中之任一項所述的可變電阻式記憶體，更包括： 行選擇裝置，用以根據行位址，選擇上述記憶體陣列中行方向上的字元線；列選擇裝置，用以根據列位址，選擇上述記憶體陣列中列方向上的位元線和源極線；電壓提供裝置，用以對應於操作模式，對於藉由上述列選擇裝置所選擇之位元線和源極線，提供電壓；其中寫入電壓可從上述列選擇裝置所選擇的位元線和源極線之雙向，施加於可變電阻元件。
  6. 如申請專利範圍第5項所述的可變電阻式記憶體，其中上述列選擇裝置包括一第一切換電路和一第二切換電路；其中上述第一切換電路在連接於上述記憶體陣列之源極線的全域源極線以及2m條位元線之間，進行選擇性地連接；其中上述第二切換電路在全域位元線和2m條位元線之間，進行選擇性地連接。
  7. 如申請專利範圍第6項所述的可變電阻式記憶體，其中上述第一切換電路用以將2m條位元線中之非選擇位元線與上述全域源極線連接，將選擇位元線與上述全域源極線切斷連接；其中上述第二切換電路用以將2m條位元線中之選擇位元線與上述全域位元線連接，將非選擇位元線與上述全域位元線切斷連接。
  8. 如申請專利範圍第6項所述的可變電阻式記憶體，其中當提供寫入電壓至上述全域源極線時，非選擇位元線預充電至上述寫入電壓。
  9. 如申請專利範圍第6項所述的可變電阻式記憶體，其中上 述全域位元線上連接一電容器，用以補償與源極線間之負載電容差。
  10. 如申請專利範圍第9項所述的可變電阻式記憶體，其中上述電壓提供裝置包含上述電容器。
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