JP2018181395A - 抵抗変化型ランダムアクセスメモリ - Google Patents

抵抗変化型ランダムアクセスメモリ Download PDF

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Abstract

【課題】 信頼性を低下させることなく面積効率の良い抵抗変化型のランダムアクセスメモリを提供する。
【解決手段】 本発明の抵抗変化型メモリは、可変抵抗素子とアクセス用トランジスタとを含むメモリセルＭＣが行列方向に複数配列され、各行方向のトランジスタの各ゲートがワード線ＷＬに接続され、各列方向の可変抵抗素子の各一方の電極がビット線ＢＬに結合可能であり、各列方向の可変抵抗素子の各他方の電極がソース線ＳＬに結合可能である、メモリアレイを有する。ソース線ＳＬは、複数のビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３と直交する方向に延在し、かつ複数のビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３によって共有されるローカルソース線２５０を含む。
【選択図】 図５

Description

本発明は、可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリに関し、特にメモリアレイの構造に関する。
フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリが注目されている。抵抗変化型メモリは、可変抵抗素子にパルス電圧を印加し、可変抵抗素子を可逆的かつ不揮発的に高抵抗状態または低抵抗状態にすることでデータを記憶するメモリとして知られている。抵抗変化型メモリは、低電圧でデータを書き換えることができるため（電流が微量で）消費電力が小さく、また、１トランジスタ＋１抵抗からなる比較的単純な構造のためセル面積が約６F2（Ｆは配線の径で、数十ｎｍ程）と小さく、高密度化が可能であり、さらに、読み出し時間が１０ナノ秒程度とＤＲＡＭ並に高速であるという利点がある（特許文献１、２等）。
抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ：登録商標）では、一般に、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という。抵抗変化型メモリには、ユニポーラタイプとバイポーラタイプが存在する。ユニポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性は同じであり、書込み電圧の大きさを変えることでセットまたはリセットを行う。ユニポーラタイプでは、メモリアレイを非対称構造にすることができるため製造が容易である。他方、バイポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性を反転させる。つまり、可変抵抗素子には双方向から書込み電圧を印加することになるため、回路の対称性が必要になり、それ故、メモリアレイの製造がユニポーラよりも煩雑となる。
図１（Ａ）は、非特許文献１に開示されるバイポーラタイプの抵抗変化型メモリのメモリアレイの構成を示す回路図である。メモリアレイ１０には、複数のメモリセルが二次元アレイ状に形成されるが、同図には３行×３列の一部のメモリセルが例示されている。１つのメモリセルＭＣは、１つの可変抵抗素子とこれに直列に接続された１つのアクセス用のトランジスタとから成る、いわゆる１Ｔ×１Ｒの構成である。アクセス用のトランジスタのゲートがワード線ＷＬ（ｎ−１）、ＷＬ（ｎ）、ＷＬ（ｎ＋１）に接続され、ドレイン領域が可変抵抗素子の一方の電極に接続され、ソース領域がソース線ＳＬ（ｎ−１）、ＳＬ（ｎ）、ＳＬ（ｎ＋１）に接続される。可変抵抗素子の他方の電極がビット線ＢＬ（ｎ−１）、ＢＬ（ｎ）、ＢＬ（ｎ＋１）に接続される。
可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさによってセットまたはリセットされる。メモリセルは、ビット単位でランダムにアクセスすることが可能である。例えば、メモリセルＭＣをアクセスする場合、行デコーダ２０によりワード線ＷＬ（ｎ）を選択し、メモリセルＭＣのアクセス用トランジスタをオンさせ、列デコーダ３０によりビット線ＢＬ（ｎ）、ソース線（ｎ）を選択する。書込み動作の場合には、セットまたはリセットに応じた書込み電圧が選択ビット線ＢＬ（ｎ）および選択ソース線（ｎ）に印加され、読出し動作の場合には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が選択ビット線（ｎ）および選択ソース線（ｎ）に表れ、これがセンス回路によって検出される。
また、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧Ｖｆを薄膜に印加することにより可変抵抗素子を例えば低抵抗状態、すなわちセットに近い状態にする。このようなフォーミングは、抵抗変化型メモリを出荷する前に行われる。
図１（Ｂ）にフォーミング時のバイアス電圧の一例を示す。ソース線ＳＬの電圧ＶＳＬはＧＮＤ、ビット線ＢＬの電圧ＶBＬは正のフォーミング電圧が印加され、ワード線ＷＬの電圧ＶＧには、アクセス用トランジスタがオンするのに必要な正の電圧が印加される。これにより、可変抵抗素子には、ビット線ＢＬからソース線ＳＬに向けて電流が流れ、可変抵抗素子が低抵抗状態にセットされる。また、可変抵抗素子をリセットさせるには、ソース線ＳＬの電圧ＶＳＬを正の電圧、ビット線ＢＬの電圧ＶBＬをＧＮＤにし、ワード線の電圧ＶＧを正にすることで、ソース線ＳＬからビット線ＢＬに向けて電流を流すことで可変抵抗素子が低高抵抗状態にセットされる。
特開２０１２−６４２８６号公報 特開２００８−４１７０４号公報 "Evolution of conductive filament and its impact on reliability issues in oxide-electrolyte based resistive random access memory" Hangbing Lv et.al., Scientific Reports 5, Article number:7764 (2015)
バイポーラタイプの抵抗変化型メモリは、ビット線とソース線との間に双方向の書込み電圧の印加を必要とする。全てのメモリセルへの書込み電圧を均一にすることは、信頼性の高いメモリを得る上で非常に重要である。このため、バイポーラタイプでは、ビット線に対して当該ビット線と同方向に延在する専用のソース線を一対一の関係で設け、ビット線とソース線とが置換可能となるような対称性を有している。
しかしながら、このようなメモリアレイ構造は、各ビット線について専用のソース線を配置するため、高集積度のメモリを形成する場合にメモリアレイのカラム方向の幅を縮小する上でソース線が障害となり得る。また、ビット線とソース線とを同方向に同じ金属層で並列に形成している場合、微細化に伴いビット線／ソース線の線幅が小さくなり、ソース線の低抵抗化を図ることが難しくなる。ソース線の抵抗は、信頼性のある書込み動作のための重要なファクターであり、つまり、書込み動作時にはソース線に電流が流れ、ソース線の抵抗が大きくなると、この電圧降下も大きくなり、無視できなくなる。高い信頼性を得る上で、メモリアレイの各可変抵抗素子には、一定の読出し電圧／書込み電圧が印加されることが望ましいが、ソース線による電圧降下が大きくなると、各可変抵抗素子に印加される電圧のバラツキが大きくなってしまう。それ故、十分な線幅を有するソース線の形成が望まれるが、そうすると、メモリアレイの面積が増加してしまう。
本発明の目的は、信頼性を低下させることなく面積効率の良い抵抗変化型のランダムアクセスメモリを提供することである。
本発明に係る抵抗変化型メモリは、可逆性かつ不揮発性の可変抵抗素子によりデータを記憶するものであって、前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列方向に複数配列され、各行方向のトランジスタの各ゲートがワード線に接続され、各列方向の可変抵抗素子の各一方の電極がビット線に結合可能であり、各列方向の可変抵抗素子の各他方の電極がソース線に結合可能である、メモリアレイを有し、前記ソース線は、ビット線と並行に延在する第１のソース線と、当該第１のソース線から分割された第２のソース線とを含み、第２のソース線は、複数のビット線と直交する方向に延在し、かつ複数のメモリセルに共通に結合される。
好ましくは第１のソース線は、２ｍのビット線によって共有される（ｍは、１以上の整数）。好ましくは第１のソース線は、左側のｍのビット線と右側のｍのビット線によって共有される。好ましくは第１のソース線は、前記ビット線と同じ第１の配線層から構成され、第２のソース線は、第１の配線層より下層の第２の配線層から構成される。好ましくは抵抗変化型メモリはさらに、行アドレスに基づき前記メモリアレイの行方向のワード線を選択する行選択手段と、列アドレスに基づき前記メモリアレイの列方向のビット線およびソース線を選択する列選択手段と、前記列選択手段により選択されたビット線およびソース線に動作モードに応じた電圧を供給する電圧供給手段とを有し、前記列選択手段により選択されたソース線およびビット線の双方向から書込み電圧を可変抵抗素子に印加可能である。好ましくは前記列選択手段は、前記メモリアレイのソース線に接続されたグローバルソース線と２ｍのビット線との間の選択的な接続を行う第１のスイッチ回路と、グローバルビット線と２ｍのビット線との間の選択的な接続を行う第２のスイッチ回路とを含む。好ましくは第１のスイッチ回路は、２ｍのビット線のうち非選択ビット線をグローバルソース線に接続し、選択ビット線をグローバルソース線から切断し、第２のスイッチ回路は、２ｍのビット線のうち選択ビット線をグローバスビット線に接続し、非選択ビット線をグローバルビット線から切断する。好ましくは前記グローバルソース線に書込み電圧が供給されるとき、非選択ビット線が前記書込み電圧にプリチャージされる。好ましくは前記グローバルビット線には、ソース線との負荷容量の差を補償するためのキャパシタが接続される。好ましくは前記電圧供給手段は、前記キャパシタを包含する。
本発明によれば、ソース線が第１のソース線と第１のソース線から分割された第２のソース線を含み、第２のソース線を複数のメモリセルに共通に結合されるようにしたので、１つのソース線を複数のビット線によって共有することが可能となり、従来のように一対一の関係でソース線を配置する場合と比較して、メモリアレイの面積効率を改善し、かつソース線の低抵抗化を図ることが可能になる。これにより、メモリセルに印加される電圧の均一性が保持され、抵抗変化型メモリの信頼性を高めることができる。
図１（Ａ）は、従来の抵抗変化型ランダムアクセスメモリのアレイ構成を示す図である。図１（Ｂ）は、動作時のバイアス条件を示す表である。 本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。 本発明の実施例に係るメモリアレイの一部構成を示す平面図である。 図４（Ａ）は、図３の領域２００のＸ線断面図、図４（Ｂ）は、図３のＹ１断面図、図４（Ｃ）は、図３のＹ２断面図である。 本発明の実施例に係るメモリアレイおよび列選択回路の回路構成を示す図である。 本発明の実施例に係る抵抗変化型メモリの動作時の各部のバイアスおよび列選択回路のアルゴリズムを示すテーブルである。 本発明の実施例に係るメモリアレイの他の構成例を示す図である。 本発明の別の実施例に係るメモリアレイおよび列選択回路の回路構成を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。但し、図面は、発明の理解を容易にするために各部を強調してあり、必ずしも実際のデバイスと同じスケールではないことに留意すべきである。
図２は、本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、可変抵抗素子およびアクセス用トランジスタを含むメモリセルが行列状に複数配列されたメモリアレイ１１０と、行アドレスＸ−Ａｄｄに基づきワード線ＷＬの選択および駆動を行う行デコーダおよび駆動回路（Ｘ−ＤＥＣ）１２０と、列アドレスＹ−Ａｄｄに基づきグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを選択するための選択信号ＳＳＬ／ＳＢＬを生成する列デコーダおよび駆動回路（Ｙ−ＤＥＣ）１３０と、選択信号ＳＳＬ／ＳＢＬに基づきグローバルビット線ＧＢＬとビット線ＢＬ間の接続、およびグローバルソース線ＧＳＬとビット線ＢＬ間の接続をそれぞれ選択する列選択回路（ＹＭＵＸ）１４０と、外部から受け取ったコマンド、アドレス、データ等に基づき各部を制御する制御回路１５０と、ＧＢＬ／ＳＢＬを介してメモリセルの読み出されたデータをセンスするセンスアンプ１６０と、ＧＢＬ／ＳＢＬを介して読出し動作時のバイアス電圧を印加したり、書込み動作時のセット、リセットに応じた電圧を印加する書込みドライバ・読出しバイアス回路１７０とを含んで構成される。
メモリアレイ１１０は、ｋ個に分割されたサブアレイ１１０−１、１１０−２、…１１０−ｋを含み、ｋ個のサブアレイ１１０−１、１１０−２、…１１０−ｋに対応してｋ個の列選択回路（ＹＭＵＸ）が接続される。ｋ個の列選択回路（ＹＭＵＸ）には、センスアンプ１６０および書込みドライバ・読出しバイアス回路１７０がそれぞれ接続される。各センスアンプ１６０は、内部データバスＤ０を介して制御回路１５０に接続され、センスアンプ１６０でセンスされた結果は、内部データバスＤ０を介して制御回路１５０へ出力される。また、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して制御回路１５０に接続され、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して書込みデータを受け取る。
次に、本実施例のメモリアレイ１１０の詳細について説明する。図３は、メモリアレイ１１０の１つのサブアレイに含まれる複数のメモリセルの概略平面図である。メモリアレイは、シリコン基板上に多層配線構造を有し、この例では、シリコン基板上に２層のメタルと１層の導電性のポリシリコンとを有する（シリコン基板側からメタル１、メタル２とする）。ワード線ＷＬ０／ＷＬ１／ＷＬ２／ＷＬ４（ワード線を総称するとき、ワード線ＷＬという）は、シリコン基板上を水平方向に延びるポリシリコン層から構成され、各ポリシリコン層は、メモリセルのアクセス用トランジスタのゲートを兼ねる。ワード線ＷＬと直交する方向に、ビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３／ＢＬ４／ＢＬ５／ＢＬ６／ＢＬ７が形成される（ビット線を総称するとき、ビット線ＢＬという）。ビット線ＢＬは、ポリシリコン層上のメタル２により配線され、例えば、ＡｌまたはＣｕ等の金属から構成される。
ビット線ＢＬと平行するようにソース線ＳＬ０／ＳＬ１が形成される（ソース線を総称するとき、ソース線ＳＬという）。ソース線ＳＬは、ビット線ＢＬと同様にメタル２により(あるいはメタル１のみで)配線される。本例では、ソース線ＳＬ０が、４つのビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３によって共有され、ソース線ＳＬ１が、４つのビット線ＢＬ４／ＢＬ５／ＢＬ６／ＢＬ７によって共有される。つまり、ソース線ＳＬ０、ＳＬ１の左右に線対称に２本のビット線が配置される。
図４（Ａ）、（Ｂ）、（Ｃ）に、図３に示すサブアレイの領域２００のＸ線断面、Ｙ１線断面、Ｙ２線断面を示す。図４（Ａ）において、例えば、Ｐ型のシリコン基板２１０の表面には、アクセス用トランジスタの活性領域を規定するための絶縁領域２２０が形成される。絶縁領域２２０は、例えば、シャロートレンチアイソレーション（ＳＴＩ）により形成される。シリコン基板２１０上には、ローカルソース線２５０がメタル１により配線される。メタル１は、ポリシリコン層とメタル２との間の層であり、メタル１は、例えば、ＡｌまたはＣｕ等の金属から構成される。ローカルソース線２５０は、ワード線と平行し、かつ４つのビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３と交差する長さで延在する。ローカルソース線２５０は、シリコン酸化膜等の層間絶縁膜に形成されたコンタクトホール内のコンタクトプラグ２４０を介してシリコン基板２１０の表面に形成された４つのソース領域２３０にそれぞれ電気的に接続される。１つのソース領域２３０は、図４（Ｂ）に示すように、ワード線ＷＬ０とワード線ＷＬ１の２つのアクセス用トランジスタに共通であり、従って、１つのローカルソース線２５０は、８つのメモリセルのアクセス用トランジスタのソース領域２３０に共通に接続されることになる。
ローカルソース線２５０上には、ビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３およびソース線ＳＬ０がメタル２により配線される。ソース線ＳＬ０は、シリコン酸化膜等の層間絶縁膜に形成されたコンタクトホール内のコンタクトプラグ２６０を介してローカルソース線２５０に電気的に接続される。これにより、１つのソース線ＳＬ０がローカルソース線２５０を介して４つのソース領域２３０に共通に電気的に接続される。
可変抵抗素子は、図１に示したように、一方の電極がビット線に電気的に接続され、他方の電極がアクセス用トランジスタのドレインに電気的に接続される。図４（Ｂ）に示すように、メタル２により配線されたビット線ＢＬ１は、コンタクトプラグ２６０を介してメタル１により配線された中継コンタクト層２５２に接続される。中継コンタクト層２５２は、ローカルソース線２５０と同時にパターニングされる。ここで、コンタクトプラグ２６０の製造工程中に、ハフニウム等の遷移金属の酸化薄膜が形成され、コンタクトプラグ２６０によって上下をサンドイッチされた可変抵抗素子２７０が形成される。中継コンタクト層２５２は、メタル１とシリコン基板２１０との間を接続するためのコンタクトプラグ２４０を介して基板表面に形成されたドレイン領域２３４に電気的に接続される。図３の破線Ｍは、１つの可変抵抗素子２７０と１つのアクセス用トランジスタとからなる１つのメモリセルを表し、領域２００には、８つのメモリセルが含まれている。
図５に、領域２００のメモリアレイと列選択回路（ＹＭＵＸ）１４０の等価回路を示す。メモリアレイ１１０がｋ個のサブアレイ１１０−１〜１１０−ｋから構成されるとき、ｋ個のサブアレイ１１０−１〜１１０−ｋには、ｋ個の列選択回路１４０がそれぞれ接続される。また、各列選択回路１４０は、グローバルソース線ＧＳＬおよびグローバルビット線ＧＢＬを介してｋ個の書込みドライバ・読出しバイアス回路１７０に接続される。１つのサブアレイがｐ本のビット線から構成され、１つのソース線がｑ本のビット線によって共有されるならば、１つの書込みドライバ・読出しバイアス回路１７０は、ｐ／ｑ本のグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを選択的に駆動する。
図５は、１つのグローバルソース線ＧＳＬが１つのソース線ＳＬ０に接続される例を示している。同図に示すように、１つのグローバルソース線ＧＳＬは、ソース線ＳＬ０、コンタクトプラグ２６０およびローカルソース線２５０を介して４つのソース領域２３０に電気的に接続される。グローバルソース線ＧＳＬはさらに、コンタクトＣＴを介して列選択回路１４０のＳＬＭＵＸ１４２に電気的に接続される。グローバルソース線ＧＳＬがメタル２により配線される場合、グローバルソース線ＧＳＬとソース線ＳＬ０とは同時にパターニングされる。
ＹＭＵＸ４０は、２つのアナログマルチプレクサＳＬＭＵＸ１４２、ＢＬＭＵＸ１４４を含む。ＳＬＭＵＸ１４２は、グローバルソース線ＧＳＬをビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３のいずれかに接続するためのグローバルソース線用の選択回路である。ＳＬＭＵＸ１４２は、ビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３にそれぞれ直列に接続された４つのｎチャンネルの選択トランジスタを含み、選択トランジスタの各ゲートには、列デコーダ１３０から出力される選択信号ＳＳＬ０／ＳＳＬ１／ＳＳＬ２／ＳＳＬ３が供給される。また、ＳＬＭＵＸ１４２の入力には、コンタクトＣＴを介してグローバルソース線ＧＳＬが接続され、これにより、４つの選択トランジスタの各ドレイン領域がグローバルソース線ＧＳＬに電気的に接続される。列デコーダおよび駆動回路１３０は、列アドレスに基づき選択信号ＳＳＬ０〜ＳＳＬ３をＨまたはＬに駆動し、ＳＬＭＵＸ１４２は、選択信号ＳＳＬ０〜ＳＳＬ３に応答していずれか１つの選択トランジスタをオンさせ、グローバルソース線ＧＳＬをビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３のいずれか１つに接続させる。
ＢＬＭＵＸ１４４は、グローバルビット線ＧＢＬをビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３のいずれかを接続するためのグローバルビット線用の選択回路である。ＢＬＭＵＸ１４４は、ビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３にそれぞれ直列に接続された４つのｎチャンネルの選択トランジスタを含み、選択トランジスタの各ゲートには、列デコーダ１３０から出力される選択信号ＳＢＬ０／ＳＢＬ１／ＳＢＬ２／ＳＢＬ３が供給される。ＢＬＭＵＸ１４４の４つの選択トランジスタは、ＳＬＭＵＸ１４２の４つの選択トランジスタと対応する１つのビット線に関して並列に接続されている。また、ＢＬＭＵＸ１４４の入力には、グローバルビット線ＧＢＬが接続され、すなわち、４つの選択トランジスタの各ドレイン領域は、グローバルビット線ＧＢＬに電気的に接続される。列デコーダおよび駆動回路１３０は、列アドレスに基づき選択信号ＳＢＬ０〜ＳＢＬ３をＨまたはＬに駆動し、ＢＬＭＵＸ１４４は、選択信号ＳＢＬ０〜ＳＢＬ３に応答していずれか１つの選択トランジスタをオンさせ、グローバルビット線ＧＢＬをビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３のいずれか１つに接続させる。
次に、本実施例の抵抗変化型メモリの動作について説明する。ここで、図５に示すメモリセルＭＣが選択されると仮定し、そのときの各部のバイアス条件等を図６の表に示す。
動作モードにおいて、ＢＬ ＲＥＡＤ ＬＰ（低電力モード）およびＢＬ ＲＥＡＤは、ビット線側の読出しモードである。先ず、ＢＬ ＲＥＡＤ ＬＰ（低電力モード）について説明する。この場合、書込みドライバ・読出しバイアス回路１７０は、グローバルビット線ＧＢＬを読出し電圧ＶＢＬにバイアスし、グローバルソース線ＧＳＬを０Ｖまたはグランド近傍にバイアスする。
列デコーダおよび駆動回路１３０により選択信号ＳＳＬ０〜ＳＳＬ３の全てがＬレベルのままであり、ＳＬＭＵＸ１４２の４つの選択トランジスタの全てはスイッチングされずオフのままである。グローバルソース線ＧＳＬは、ＳＬＭＵＸ１４２の選択トランジスタがオフであるため、ビット線ＢＬ０／ＢＬ１／ＢＬ２／ＢＬ３から切り離される。また、グローバルソース線ＧＳＬは、ソース線ＳＬ０およびローカルソース線２５０を介してアクセス用トランジスタのソース領域２３０に０ＶまたはＧＮＤを供給する。
ＢＬＭＵＸ１４４の選択信号ＳＢＬ１がＨレベルに駆動され、この選択トランジスタがオンすることでグローバルビット線ＧＢＬが選択ビット線ＢＬ１に接続される。それ以外の選択信号ＳＢＬ０、ＳＢＬ２、ＳＢＬ３がＬレベルに駆動され、対応する選択トランジスタがオフされ、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３は、ハイインピーダンス（ＨＺ）のフローティング状態になる。これにより、選択ビット線ＢＬ１がＶＢＬにバイアスされ、ソース線ＳＬ０が０Ｖになる。
次に、行デコーダおよび駆動回路１２０により選択されたワード線ＷＬ１がＨレベルに駆動され、非選択ワード線がＬレベルに駆動される。これにより、メモリセルＭＣのアクセス用トランジスタがオンし、可変抵抗素子２７０が低抵抗状態（セット）であれば、グローバルビット線ＧＢＬからグローバルソース線ＧＳＬに大きな電流が流れ、高抵抗状態（リセット）であれば微小な電流が流れるか殆ど電流が流れない。センスアンプ１６０は、グローバルビット線ＧＢＬの電圧または電流をセンスし、センス結果に応じたデータ「０」、「１」が読出しデータとしてＤＱから出力される。
ＢＬ ＲＥＡＤ ＬＰ（低電力モード）では、ＳＬＭＵＸ１４２の選択トランジスタを駆動しないため、ＳＬＭＵＸ１４２による電力消費をゼロにすることができる。また、隣接する非選択ビット線ＢＬ０がフローティングであるため、選択ビット線ＢＬ１との結合容量が減少され、消費電力が削減される。
ＢＬ ＲＥＡＤでは、ＢＬ ＲＥＡＤ ＬＰ(低電力モード)の場合と比べて、ＳＬＭＵＸ１４２の動作が異なる。列デコーダおよび駆動回路１３０は、選択信号ＳＳＬ０、ＳＳＬ２、ＳＳＬ３をＨレベルに駆動し、選択信号ＳＳＬ１をＬレベルに駆動し、これに応答して、ＳＬＭＵＸ１４２は、選択信号ＳＳＬ０、ＳＳＬ２、ＳＳＬ３により駆動された選択トランジスタをオンにスイッチングし、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３をグローバルソース線ＧＳＬに接続させる。非選択ビット線を０Ｖまたはグランド近傍に固定することで、非選択ビット線との容量結合による読出しディスターブが抑制される。
ＳＬ ＲＥＡＤは、ソース線側からの読出しである。この動作モードの場合、書込みドライバ・読出しバイアス回路１７０は、グローバルソース線ＧＳＬを読出し電圧ＶＢＬにバイアスし、グローバルビット線ＧＢＬを０Ｖまたはグランド近傍にする。ＳＬＭＵＸ１４２およびＢＬＭＵＸ１４４の動作は、ＢＬ ＲＥＡＤのときと同様であるが、選択メモリセルＭＣに印加される電流の方向が反対になる。ＢＬ ＲＥＡＤとＳＬ ＲＥＡＤの選択はディスターブ特性により選択されるのが好ましい。
ＳＥＴ ＷＲＩＴＥは、可変抵抗素子に低抵抗状態を書込む動作モードである。ＳＥＴ ＷＲＩＴＥでは、書込みドライバ・読出しバイアス回路１７０が、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとの間に、ＶＳＥＴ振幅を有する書込みパルスをグローバルビット線ＧＢＬに印加する。列デコーダおよび駆動回路１３０により選択信号ＳＢＬ１がＨレベルに駆動され、選択信号ＳＢＬ０、ＳＢＬ２、ＳＢＬ３がＬレベルに駆動され、グローバルビット線ＧＢＬが選択ビット線ＢＬ１に接続され、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３がグローバルビット線ＧＢＬから切断される。また、列デコーダおよび駆動回路１３０により、選択信号ＳＳＬ０、ＳＳＬ２、ＳＳＬ３がＨレベルに駆動され、選択信号ＳＳＬ１がＬレベルに駆動され、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３がＳＬＭＵＸ１４２の選択トランジスタを介してグローバルソース線ＧＳＬに接続され、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３が０Ｖまたはグランド近傍にされる。
次に、行デコーダおよび駆動回路１２０により選択されたワード線ＷＬ１がＨレベルに駆動され、選択メモリセルＭＣの可変抵抗素子２７０には、ＶＳＥＴの書込みパルスが印加され、可変抵抗素子２７０は高抵抗状態にセットされる。非選択ビット線へのグローバルビット線ＧＢＬからの書込みパルスの印加は、ＢＬＭＵＸ１４４の選択トランジスタをオフさせることで禁止される。
ＲＳＴ ＷＩＴＥは、可変抵抗素子に高抵抗状態を書込む動作モードである。ＲＳＴ ＷＲＩＴＥでは、書込みドライバ・読出しバイアス回路１７０が、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとの間に、ＶＲＳＴ振幅を有するパルスをグローバルソース線ＧＳＬに印加する。つまり、ＳＥＴの書込み動作とは、書込み電圧の極性が反転される。ＳＬＭＵＸ１４２およびＢＬＭＵＸ１４４は、ＳＥＴの書込み動作モードのときと同様の選択を行う。
ＢＬＭＵＸ１４４は、選択ビット線ＢＬ１をグローバルビット線ＧＢＬに接続することで、選択ビット線ＢＬ１を０ＶまたはＧＮＤ近傍にし、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３をグローバルビット線ＧＢＬから切断する。一方、ＳＬＭＵＸ１４２は、選択ビット線ＢＬ１をグローバルソース線ＧＳＬから切断し、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３をグローバルソース線ＧＳＬに接続する。
次に、行デコーダおよび駆動回路１２０により選択されたワード線ＷＬ１がＨレベルに駆動され、選択メモリセルＭＣの可変抵抗素子２７０には、ＶＲＳＴの書込みパルスが印加され、可変抵抗素子２７０は低抵抗状態にリセットされる。このとき、ＳＬＭＵＸ１４２の選択信号ＳＳＬ０、ＳＳＬ２、ＳＳＬ３により駆動された選択トランジスタはオンしているため、非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３には、グローバルソース線ＧＳＬからのリセット電圧ＶＲＳＴがプリチャージされている。非選択ビット線にソース線と同じ電圧を印加し、両者の電位差をなくすることで、非選択メモリセルへの書込みディスターブが抑制される。
次に、ローカルソース線の他の例について説明する。図７は、図３に示すメモリアレイの領域２００の平面図である。メタル１により配線されるローカルロース線２５０Ａは、ワード線と平行にビット線ＢＬ０からＢＬ３まで延びる水平部分と、当該水平部分のコンタクト２６０の部分からビット線方向に延在する垂直部分とを有する。メタル２のソース線ＳＬ０は、隣接するビット線ＢＬ１、ＢＬ２と一定のピッチで配線されるため、その線幅もビット線と同じ線幅に制限されるが、ソース線を２層構造にすることでソース線のレイアウトの自由度を増すことができる。つまり、メタル１のローカルソース線２５０、２５０Ａは、隣接する配線が存在しないので、ローカルソース線２５０、２５０Ａの線幅を大きくしソース線全体の低抵抗化を図ることができる。特に、図７に示すローカルソース線２５０Ａは、図３に示すローカルソース線２５０よりも面積が大きくなるため、ローカルソース線２５０Ａの抵抗をさらに低減することができる。この場合、メタル２のソース線ＳＬ０とメタル１のローカルソース線２５０Ａとの間の電気的な接続は、ビット線方向の複数のコンタクトプラグ２６０により行うことでメタル１とメタル２との間の接続抵抗をさらに低減することができる。こうして、メモリアレイにおけるソース線の電圧の均一性を良くし、信頼性の高いメモリアレイ構造を得ることができる。
次に、本発明の第２の実施例について説明する。図８は、第２の実施例に係る抵抗変化型メモリのメモリアレイおよび列選択回路の回路構成を示す図である。第２の実施例では、図５に示す構成に加えて、ＡＣマッチングキャパシタ３００を含む。ＡＣマッチングキャパシタ３００は、各グローバルビット線ＧＢＬに接続され、グローバルビット線ＧＢＬの容量とグローバルソース線ＧＳＬの容量とを一致させ、あるいはそれらの間の容量差を低減する補償を行う。
書込み動作時において、グローバルソース線ＧＳＬに書込みパルスが印加されるとき、非選択ビット線のメモリセルに書込みディスターブが生じ得る。例えば、図８の選択されたメモリセルＭＣをリセットするとき、グローバルソース線ＧＳＬには、ＶＲＳＴの書込みパルスが供給される。この書込みパルスは、ローカルソース線２５０を介してアクセス用トランジスタのソース領域２３０に印加され、同時に、ＳＬＭＵＸ１４２を介して非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３にも印加される。ソース線ＳＬ０と非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３には、同じＶＲＳＴの書込み電圧が供給されるが、ソース線ＳＬ０にはローカルソース線２５０が接続されるため、ソース線ＳＬ０とビット線の負荷容量とは異なり、両者には電位差が生じてしまう。選択ワード線ＷＬ１に接続された非選択メモリセルのアクセス用トランジスタはオン状態であるため、ランプの速い書込みパルスが印加されると、ソース線と被選択ビット線の電位差により非選択メモリセルの可変抵抗素子２７０にバイアスが生じ、非選択メモリセルが誤ってリセットされる可能性が生じる。そこで、本実施例では、ソース線ＳＬ０の負荷容量とビット線の負荷容量を一致させるようなキャパシタ３００をグローバルビット線ＧＢＬに接続することで、両者の電位差を低減し、非選択メモリセルへの書込みディスターブの発生を抑制する。
キャパシタ３００は、例えば、ＭＩＭ（Metal Insulator Metal）、ＭＯＳキャパシタ、あるいはダミー配線であることができる。キャパシタ３００の容量は、例えば、ソース線に接続されるローカルソース線２５０の配線容量を補償するようにしてもよい。キャパシタ３００は、例えば、書込みドライバ・読出しバイアス回路１７０内に設けることができる。
このように本実施例によれば、キャパシタ３００の容量を最適化することで、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬ間で遷移する電圧差を減少させ、書込みディスターブを抑制することができる。また、速いランプの書込みパルスの使用が可能になり、これは、書込み速度を改善する。さらに、書込みパルスを供給する書込みドライバ・読出しバイアス回路１７０にマッチングキャパシタを持たせることは、キャパシタの面積を減少させることができる。
上記実施例では、ＳＬＭＵＸ１４２およびＢＬＭＵＸ１４４の選択トランジスタをＮＭＯＳから構成する例を示したが、この場合、列デコードおよび駆動回路１３０は、Ｖｄｄよりも高い電圧にブーストされた選択信号ＳＳＬ／ＳＢＬを選択トランジスタのゲートに供給することが望ましい。また、ＳＬＭＵＸ１４２およびＢＬＭＵＸ１４４は、他のアナログスイッチとして、ＣＭＯＳタイプのトランジスタを用いることもできる。
上記実施例では、メモリアレイ上の１つのソース線が４つのビット線によって共有される例を示したが、これは一例であり、本発明は、これに限定されるものではない。本発明は、１つのソース線が少なくとも２ｍのビット線（ｍは、１以上の整数）によって共有される態様であればよい。この場合、ｍビット線がソース線の左側に配置され、別のｍビットが右側に配置され、対称であることが望ましいが、必ずしも対称であることを要しない。また、ソース線の左側、あるいは右側のみに共有されるビット線が配置されてもよい。
他の態様として、２つのソース線が４ｍビット線によって共有されてよい。この場合、ｍビットが第１のソース線の左側にあり、２ｍビット線が第１のソース線と第２のソース線との間に配置され、ｍビットが第２のソース線の右側に配置されるようにしてもよい。さらに他の態様として、２つのソース線が３ｍビット線によって共有されてもよい。この場合、ｍビット線が第１のソース線の左側にあり、ｍビット線が第１のソース線と第２のソース線との間に配置され、ｍビットが第２のソース線の右側に配置されるようにしてもよい。さらに、３つのソース線が複数のビット線によって共有されるようにしてもよい。
上記実施例では、可変抵抗素子に接続されるラインをビット線、アクセス用トランジスタに接続されるラインをソース線としたが、この決め方は任意であり、可変抵抗素子に接続されるラインをソース線、アクセス用トランジスタに接続されるラインをビット線としてもよい。また、上記実施例において、ビット線とソース線は交換可能である。
本実施例によれば、複数のビット線より１つまたは複数のソース線を共有することで、従来のようにビット線とソース線とを一対一の関係で配置させる場合と比較して、共通ソース線の線幅を縮小することができる。また、面積とコストの最小のペナルティで厚いソース線を使用することできるため、ソース線の抵抗がより小さくなり、メモリセルに均一の電圧パルスを印加し、信頼性のある書込みを行うことが可能になる。さらに、従来の各ビット線につき１つのソース線のときと同様、ビット線方向への簡単なパルス電圧制御をそのまま利用することができる。
上記実施例では、アクセス用トランジスタのソース領域に接続されるソース線がメタル１とメタル２層を使用し、可変抵抗素子の電極頂部に接続されるビット線がメタル２を使用したが、これは一例であり、本発明は、これに限定されるものではない。例えば、ソース線が層以上の多層配線構造により構成されるようにしてもよい。このような構成により、ソース線の抵抗を効果的に減少させることができる。また、可変抵抗素子の抵抗にマッチングするように簡単にソース線の抵抗を制御することが可能となり、さらに、多層配線構造によりより薄いソース線の使用が可能になるため、より厚いソース線を形成することができる余地がある。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：行デコーダおよび駆動回路（Ｘ−ＤＥＣ）
１３０：列デコーダおよび駆動回路（Ｙ−ＤＥＣ）
１４０：列選択回路（ＹＭＵＸ）
１４２：グローバルソース線選択回路（ＳＬＭＵＸ）
１４４：グローバルビット線選択回路（ＢＬＭＵＸ）
１５０：制御回路
１６０：センスアンプ
１７０：書込みドライバ・読出しバイアス回路１７０
２００：領域
２１０：シリコン基板
２２０：絶縁領域
２３０：ソース領域
２４０：コンタクトプラグ
２５０、２５０Ａ：ローカルソース線（Ｍ１）
２５２：中継コンタクト（Ｍ１）
２６０：コンタクトプラグ
２７０：可変抵抗素子
３００：ＡＣマッチングキャパシタ
ＭＣ：メモリセル

Claims (10)

  1. 可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
    前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列方向に複数配列され、各行方向のトランジスタの各ゲートがワード線に接続され、各列方向の可変抵抗素子の各一方の電極がビット線に結合可能であり、各列方向の可変抵抗素子の各他方の電極がソース線に結合可能である、メモリアレイを有し、
    前記ソース線は、ビット線と並行に延在する第１のソース線と、当該第１のソース線から分割された第２のソース線とを含み、
    第２のソース線は、複数のビット線と直交する方向に延在し、かつ複数のメモリセルに共通に結合される、抵抗変化型メモリ。
  2. 第１のソース線は、２ｍのビット線によって共有される（ｍは、１以上の整数）、請求項１に記載の抵抗変化型メモリ。
  3. 第１のソース線は、左側のｍのビット線と右側のｍのビット線によって共有される、請求項２に記載の抵抗変化型メモリ。
  4. 第１のソース線は、前記ビット線と同じ第１の配線層から構成され、第２のソース線は、第１の配線層より下層の第２の配線層から構成される、請求項１の抵抗変化型メモリ。
  5. 抵抗変化型メモリはさらに、
    行アドレスに基づき前記メモリアレイの行方向のワード線を選択する行選択手段と、
    列アドレスに基づき前記メモリアレイの列方向のビット線およびソース線を選択する列選択手段と、
    前記列選択手段により選択されたビット線およびソース線に動作モードに応じた電圧を供給する電圧供給手段とを有し、
    前記列選択手段により選択されたソース線およびビット線の双方向から書込み電圧を可変抵抗素子に印加可能である、請求項１ないし４いずれか１つに記載の抵抗変化型メモリ。
  6. 前記列選択手段は、前記メモリアレイのソース線に接続されたグローバルソース線と２ｍのビット線との間の選択的な接続を行う第１のスイッチ回路と、グローバルビット線と２ｍのビット線との間の選択的な接続を行う第２のスイッチ回路とを含む、請求項５に記載の抵抗変化型メモリ。
  7. 第１のスイッチ回路は、２ｍのビット線のうち非選択ビット線をグローバルソース線に接続し、選択ビット線をグローバルソース線から切断し、第２のスイッチ回路は、２ｍのビット線のうち選択ビット線をグローバスビット線に接続し、非選択ビット線をグローバルビット線から切断する、請求項６に記載の抵抗変化型メモリ。
  8. 前記グローバルソース線に書込み電圧が供給されるとき、非選択ビット線が前記書込み電圧にプリチャージされる、請求項６または７に記載の抵抗変化型メモリ。
  9. 前記グローバルビット線には、ソース線との負荷容量の差を補償するためのキャパシタが接続される、請求項６ないし８いずれか１つに記載の抵抗変化型メモリ。
  10. 前記電圧供給手段は、前記キャパシタを包含する、請求項９に記載の抵抗変化型メモリ。
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