JPH09121037A

JPH09121037A - 不揮発性半導体メモリ

Info

Publication number: JPH09121037A
Application number: JP27732295A
Authority: JP
Inventors: Toshio Takeshima; 俊夫竹島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-10-25
Filing date: 1995-10-25
Publication date: 1997-05-06
Anticipated expiration: 2015-10-25
Also published as: JP2755232B2

Abstract

(57)【要約】【課題】ソース線の電圧降下を低減して読出し動作マー
ジンの拡大、動作の高速化をはかり、かつ低電圧化を容
易にする。【解決手段】マトリクス状に配置された複数の第１のメ
モリセルトランジスタＭＴ１１，ＭＴ１３，ＭＴ２１，
ＭＴ２３とこれらメモリセルトランジスタそれぞれと対
応近接する第２のメモリセルトランジスタＭＴ１２，Ｍ
Ｔ１４，ＭＴ２２，ＭＴ２４とを設ける。これら第１，
第２のメモリセルトランジスタの各行と対応する第１，
第２のワード線ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ２
２を設ける。複数の第１，第２のメモリセルトランジス
タの各列と対応する第１，第２のビット線ＢＬ１〜ＢＬ
４を設ける。対応する列の第１，第２のメモリセルトラ
ンジスタで共用のソース線ＳＬ１２，ＳＬ３４設ける。
各メモリセルトランジスタの浮遊ゲートを第１，第２の
ビット線にわたって形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体メモ
リに関し、特に浮遊ゲートを有する電界効果トランジス
タをメモリセルとして配列した不揮発性半導体メモリに
関する。

【０００２】

【従来の技術】浮遊ゲートを有する電界効果トランジス
タをメモリセルとし（以下、これをメモリセルトランジ
スタという）、マトリクス状に配置した従来の不揮発性
半導体メモリの一般的な例を図５（ａ），（ｂ）に示
す。

【０００３】この不揮発性半導体メモリは、行方向，列
方向にマトリクス状に配置された複数のメモリセルトラ
ンジスタ（Ｔ１１〜ＭＴ２４・・・）と、これら複数の
メモリセルトランジスタ（ＭＴ１１〜ＭＴ２４・・・）
の各行それぞれと対応して設けられて対応するメモリセ
ルトランジスタの制御ゲートと接続し選択レベルのとき
これらメモリセルトランジスタを行単位で選択状態とす
る複数のワード線（ＷＬ１，ＷＬ２，・・・）と、複数
のメモリセルトランジスタ（ＭＴ１１〜ＭＴ２４・・
・）の各列それぞれと対応して設けられ対応する列の選
択状態のメモリセルトランジスタの記憶情報を転達する
複数のビット線（ＢＬ１〜ＢＬ４・・・）と、複数のメ
モリセルトランジスタ（ＭＴ１１〜ＭＴ２４・・・）の
複数の列を隣接する２列ずつの組に分けてこれら各組そ
れぞれと対応して設けられ対応する組の２列のメモリセ
ルトランジスタそれぞれのソースと共通接続する複数の
ソース線（ＳＬ１２，ＳＬ３４，・・・）とを有する構
成となっている。

【０００４】また、この不揮発性半導体メモリの構造
は、図５（ｂ）及び図６（ａ），（ｂ）に示すように、
ビット線（ＢＬ１〜ＢＬ４・・・）それぞれが、対応す
る列のメモリセルトランジスタそれぞれのドレイン拡散
領域を含む埋込み拡散層として基板ＳＢに形成され、ソ
ース線（ＳＬ１２，ＳＬ３４，・・・）それぞれが、対
応する組の２列のメモリセルトランジスタの同一行の２
個ずつのメモリセルトランジスタで共用するソース拡散
領域を含む埋込み拡散層として基板ＳＢに形成され、メ
モリセルトランジスタ（ＭＴ１１〜ＭＴ２４・・・）そ
れぞれの浮遊ゲート（ＦＧ１１等）が、対応するワード
線と同一の幅で、対応するソース拡散領域（ソース線）
とドレイン拡散領域（ビット線）との間のチャネル領域
（ＣＡ１１等）上からドレイン拡散領域（ビット線）に
わたって形成され、かつ、チャネル領域上には、対応す
るワード線（ＷＬ１等）をチャネル領域側に突出させて
形成された制御ゲート（ＣＧ１１等）が設けられ、浮遊
ゲートとワード線及び制御ゲートとの間が一定の間隔で
相対向するように形成された構造となっている。

【０００５】次に、この不揮発性半導体メモリの動作に
ついて説明する。

【０００６】複数のワード線（ＷＬ１，ＷＬ２，・・
・）のうちの１本（例えばＷＬ１）が選択レベルになる
と、この選択レベルのワード線（ＷＬ１）と対応する行
のメモリセルトランジスタ（ＭＴ１１〜ＭＴ１４・・
・）が行単位で選択状態となる。その結果、ビット線
（ＢＬ１〜ＢＬ４・・・）及びソース線（ＳＬ１２，Ｓ
Ｌ３４，・・・）には、これら選択状態のメモリセルト
ランジスタ（ＭＴ１１〜ＭＴ１４・・・）の記憶情報に
応じた読出し電流が流れる。ソース線（ＳＬ１２，ＳＬ
３４，・・・）それぞれは２つのメモリセルトランジス
タ（ＭＴ１１，ＭＴ１２／ＭＴ１３，ＭＴ１４／・・
・）で共用しているので、これら２つのメモリセルトラ
ンジスタの読出し電流が流れることになる。

【０００７】ビット線（ＢＬ１〜ＢＬ４・・・）に流れ
る読出し電流は、これらビット線と接続するセンス増幅
器（図示省略）により検知，増幅され、出力される。

【０００８】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体メモリでは、複数のメモリセルトランジスタ
（ＭＴ１１〜ＭＴ２４・・・）の隣接する２列ずつで１
本のソース線を共用する構成となっており、また、これ
らソース線は埋込み拡散層として基板ＳＢに形成されて
いるためその抵抗値が比較的高く、同一ソース線と接続
する選択状態の２つのメモリセルトランジスタの記憶情
報が同一情報でメモリセルトランジスタがオンかオフか
によってソース線の電圧降下が大幅に異なり、その分だ
けセンサ増幅器等の読出し回路に対する動作マージンが
小さくなるという問題点があり、また、ソース線の電圧
降下の影響により、読出し電流が制限されて高速動作が
できないという問題点がある。また、各メモリセルトラ
ンジスタの浮遊ゲートは、隣接する浮遊ゲートとの間隔
を保つためにその大きさが制限され、対応するワード線
及び制御ゲートとの間の結合容量が制限されるため、メ
モリセルトランジスタへの情報の書込みや消去の際に高
い電圧が必要になり、低電圧化が困難であるという問題
点がある。

【０００９】本発明の目的は、第１に、ソース線の電圧
降下を低減して読出し動作マージンを大きくすることが
でき、かつ読出し電流を大きくして動作速度を速くする
ことができる不揮発性半導体メモリを提供することにあ
り、第２に、浮遊ゲートとワード線及び制御ゲートとの
間の結合容量を大きくして低電圧化が容易となる不揮発
性半導体メモリを提供することにある。

【００１０】

【課題を解決するための手段】本発明の不揮発性半導体
メモリは、行方向，列方向にマトリクス状に配置された
浮遊ゲートを有する複数の第１のメモリセルトランジス
タと、これら複数の第１のメモリセルトランジスタそれ
ぞれと対応しかつ同一層に近接して設けられた浮遊ゲー
トを有する複数の第２のメモリセルトランジスタと、前
記複数の第１のメモリセルトランジスタの各行それぞれ
と対応して設けられて対応する行の第１のメモリセルト
ランジスタの制御ゲートと接続し選択レベルのときこれ
ら第１のメモリセルトランジスタを行単位で選択状態と
する複数の第１のワード線と、前記複数の第２のメモリ
セルトランジスタの各行それぞれと対応して設けられて
対応する行の第２のメモリセルトランジスタの制御ゲー
トと接続し選択レベルのときこれら第２のメモリセルト
ランジスタを行単位で選択状態とする複数の第２のワー
ド線と、前記複数の第１のメモリセルトランジスタの各
列それぞれと対応して設けられ対応する列の選択状態の
第１のメモリセルトランジスタの記憶情報を伝達する複
数の第１のビット線と、前記複数の第２のメモリセルト
ランジスタの各列それぞれと対応して設けられ対応する
列の選択状態の第２のメモリセルトランジスタの記憶情
報を伝達する複数の第２のビット線と、前記複数の第１
及び第２のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の第１及び第２のメモリセル
トランジスタのソースと共通接続する複数のソース線
と、行アドレス信号に従って前記複数の第１及び第２の
ワード線のうちの１本を選択レベルとする行選択回路と
を有している。また、複数の第１及び第２のビット線そ
れぞれが、対応する列のメモリセルトランジスタそれぞ
れのドレイン拡散領域を含む埋込み拡散層として形成さ
れ、複数のソース線それぞれが、対応する列の第１及び
第２のメモリセルトランジスタそれぞれのソース拡散領
域を含む埋込み拡散層として形成されて構成される。

【００１１】また、複数の第１及び第２のメモリセルト
ランジスタそれぞれの浮遊ゲートが、対応するワード線
及び制御ゲートと所定の間隔で相対向し、かつ対応する
第１のビット線，ソース線及び第２のビット線の形成領
域と相対向する領域にわたって形成され、また、複数の
第１及び第２のメモリセルトランジスタそれぞれの浮遊
ゲートが、対応する第１及び第２のワード線の形成領域
と相対向する領域にわたり、かつこれら第１及び第２の
浮遊ゲート間に所定の間隔を保って形成され、前記浮遊
ゲートと前記第１及び第２のワード線との間に、前記浮
遊ゲートと所定の間隔で相対向しかつ前記第１及び第２
のワード線のうちの一方と接続して形成され制御ゲート
としての機能を含む対向電極を設けて構成される。

【００１２】また、複数の第１及び第２のメモリセルト
ランジスタの隣接する列の間の互いに近接する第１及び
第２のビット線に代えて１本のビット線を設け、この１
本のビット線を隣接する列の間で共用するようにして構
成される。

【００１３】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００１４】図１（ａ），（ｂ）は本発明の第１の実施
の形態を示す回路図及び配置模式図、図２（ａ），
（ｂ）はこの実施の形態の構造を示す断面図である。

【００１５】この第１の実施の形態は、行方向，列方向
にマトリクス状に配置された浮遊ゲートを有する複数の
第１のメモリセルトランジスタ（ＭＴ１１，ＭＴ１３，
ＭＴ２１，ＭＴ２３，・・・）と、これら第１のメモリ
セルトランジスタそれぞれと対応しかつ同一層に近接し
て設けられた浮遊ゲートを有する複数の第２のメモリセ
ルトランジスタ（ＭＴ１２，ＭＴ１４，ＭＴ２２，Ｍ２
４，・・・）と、複数の第１のメモリセルトランジスタ
（ＭＴ１１，ＭＴ１３，ＭＴ２１，ＭＴ２３，・・・）
の各行それぞれと対応して設けられて対応する行の第１
のメモリセルトランジスタの制御ゲートと接続し選択レ
ベルのときこれら第１のメモリセルトランジスタを行単
位で選択状態とする複数の第１のワード線（ＷＬ１１，
ＷＬ２１，・・・）と、複数の第２のメモリセルトラン
ジスタ（ＭＴ１２，ＭＴ１４，ＭＴ２２，ＭＴ２４，・
・・）の各行それぞれと対応して設けられて対応する行
の第２のメモリセルトランジスタの制御ゲートと接続し
選択レベルのときこれら第２のメモリセルトランジスタ
を行単位で選択状態とする複数の第２のワード線（ＷＬ
１２，ＷＬ２２，・・・）と、複数の第１のメモリセル
トランジスタ（ＭＴ１１，ＭＴ１３，ＭＴ２１，ＭＴ２
３，・・・）の各列それぞれと対応しかつ対応する列の
第１のメモリセルトランジスタそれぞれのドレイン拡散
領域を含む埋込み拡散層として基板ＳＢに形成され対応
する列の選択状態の第１のメモリセルトランジスタの記
憶情報を伝達する複数の第１のビット線（ＢＬ１，ＢＬ
３，・・・）と、複数の第２のメモリセルトランジスタ
（ＭＴ１２，ＭＴ１４，ＭＴ２２，ＭＴ２４，・・・）
の各列それぞれと対応しかつ対応する列の第２のメモリ
セルトランジスタそれぞれのドレイン拡散領域を含む埋
込み拡散層として基板ＳＢに形成され対応する列の選択
状態の第２のメモリセルトランジスタの記憶情報を伝達
する複数の第２のビット線（ＢＬ２，ＢＬ４，・・・）
と、複数の第１及び第２のメモリセルトランジスタ（Ｍ
Ｔ１１〜ＭＴ２４・・・）の各列それぞれと対応しかつ
対応する列の第１及び第２のメモリセルトランジスタに
共用のソース拡散領域を含む埋込み拡散層として基板Ｓ
Ｂに形成された複数のソース線（ＳＬ１２，ＳＬ３４，
・・・）と、行アドレス信号によって複数の第１及び第
２のワード線（ＷＬ１１〜ＷＬ２２・・・）のうちの１
本を選択レベルとする行選択回路（図示省略）とを有す
る構成となっている。

【００１６】また、この第１の実施の形態の構造は、第
１及び第２のビット線（ＢＬ１〜ＢＬ４・・・）及びソ
ース線（ＳＬ１２，ＳＬ３４，・・・）が上述したよう
に埋込み拡散層となっており、第１及び第２のメモリセ
ルトランジスタ（ＭＴ１１〜ＭＴ２４・・・）それぞれ
の浮遊ゲート（ＦＧ１１等）が、対応するワード線と同
一の幅で、対応するソース拡散領域（ソース線）とドレ
イン拡散領域（ビット線）との間のチャネル領域（ＣＡ
１１等）を含む第１のビット線の形成領域上から第２の
ビット線の形成領域上にわたって、対応するワード線及
び制御ゲートと所定の間隔で相対向するように形成され
た構造となっている。

【００１７】次に、この第１の実施の形態の動作につい
て説明する。

【００１８】行選択回路によって複数の第１及び第２の
ワード線（ＷＬ１１〜ＷＬ２２・・・）のうちの１本
（例えば、第１のワード線ＷＬ１１とする）が選択レベ
ルになると、この選択レベルの（第１の）ワード線（Ｗ
Ｌ１１）と対応する行の（第１の）メモリセルトランジ
スタ（ＭＴ１１，ＭＴ１３，・・・）が行単位で選択状
態となる。その結果、これら選択状態の（第１の）メモ
リセルトランジスタ（ＭＴ１１，ＭＴ１３，・・・）と
対応する（第１の）ビット線（ＢＬ１，ＢＬ３，・・
・）及びソース線（ＳＬ１２，ＳＬ２３，・・・）に、
これら（第１の）メモリセルトランジスタ（ＭＴ１１，
ＭＴ１３，・・・）の記憶情報に応じた読出し電流が流
れる。

【００１９】このとき、ソース線（ＳＬ１２，ＳＬ３
４，・・・）と接続する他方の（第２の）メモリセルト
ランジスタ（ＭＴ１２，ＭＴ１４，・・・）は、その制
御ゲートと接続する（第２の）ワード線（ＷＬ１２）が
非選択レベルとなっていて非選択状態であるので、ソー
ス線（ＳＬ１２，ＳＬ３４，・・・）には、（第１の）
メモリセルトランジスタ（ＭＴ１１，ＭＴ１３，・・
・）１個ずつの読出し電流しか流れない。すなわち、１
本のソース線を共用する第１及び第２のメモリセルトラ
ンジスタのうちの一方のみが選択状態となり、他方は非
選択状態であるので、１本のソース線には１個のメモリ
セルトランジスタの読出し電流しか流れない。従って、
メモリセルトランジスタの記憶情報の違い（オンかオフ
かの）によるソース線の電圧降下の差及び電圧降下その
ものを小さくすることができるので（従来例の１／
２）、読出し動作マージンを大きくすることができ、ま
た、メモリセルトランジスタ１個当りの読出電流を読出
し動作マージンが十分とれる範囲で大きくすることがで
きるので、動作速度を速くすることができる。

【００２０】また、この第１の実施の形態では、１個の
メモリセルトランジスタ（例えばＭＴ１１）の浮遊ゲー
ト（ＦＧ１１）が、第１のビット線（ＢＬ１）上から第
２のビット線（ＢＬ２）上にわたって形成されているの
で、その面積が従来例より大きく、対応するワード線
（ＷＬ１１）及び制御ゲート（ＣＧ１１）との結合容量
を大きくすることができ（従来例の２．５倍）、従って
メモリセルトランジスタへの情報の書込みや消去の際の
電圧を低くすることができ、低電圧化が容易となる。

【００２１】図３（ａ）〜（ｃ）は本発明の第２の実施
の形態を示す配置模式図及び断面図である。

【００２２】この第２の実施の形態の回路図は図１
（ａ）に示された第１の実施の形態と変らないが、構造
において、ワード線（ＷＬ１１〜ＷＬ２２・・・），浮
遊ゲート（ＦＧ１１等），制御ゲート（ＣＧ１１等）な
どが第１の実施の形態と異なる。

【００２３】この第２の実施の形態では、第１のメモリ
セルトランジスタ（例えばＭＴ１１）の浮遊ゲート（Ｆ
Ｇ１１）が、対応する第１及び第２のワード線（ＷＬ１
１，ＷＬ１２）の形成領域と相対向する領域にわたり、
かつ隣接する第２のメモリセルトランジスタ（例えばＭ
Ｔ１２）の浮遊ゲートとの間に所定の間隔を保つよう
に、第１のビット線（ＢＬ１）上と、第１のビット線
（ＢＬ１）及びソース線（ＳＬ１２）間のチャネル領域
（ＣＡ１１）を含む領域上とを合せた領域に形成され、
第２のメモリセルトランジスタ（例えばＭＴ１２）の浮
遊ゲート（ＦＧ１２）が、対応する第１及び第２のワー
ド線（ＷＬ１１，ＷＬ１２）の形成領域と相対向する領
域にわたり、かつ隣接する第１のメモリセルトランジス
タ（ＭＴ１１，ＭＴ１３）の浮遊ゲートとの間に所定の
間隔を保つように、第２のビット線（ＢＬ２）上と、第
２のビット線（ＢＬ２）及びソース線（ＳＬ１２）間の
チャネル領域（ＣＡ１２）を含む領域上とを合せた領域
に形成されている。そして、これら第１及び第２のメモ
リセルトランジスタの浮遊ゲート（ＦＧ１１，ＦＧ１
２）と第１及び第２のワード線との間には、これら浮遊
ゲートそれぞれと所定の間隔で相対向し、かつコンタク
トＣＴにより対応するワード線（ＦＧ１１側はＷＬ１
１、ＦＧ１２側はＷＬ１２）と接続して形成され制御ゲ
ートとしての機能を含む対向電極（ＣＧＰ１１，ＣＧＰ
１２）が設けられている。

【００２４】この第２の実施の形態でも、浮遊ゲートの
面積が従来例より大きく、かつ対応するワード線と接続
し所定の間隔で相対向する対向電極が設けられているの
で、浮遊ゲートと対向電極との間の結合容量、従ってワ
ード線に対する結合容量を大きくすることができ（従来
例の２倍強）、第１の実施の形態と同様に低電圧化が容
易となる。

【００２５】また、第１及び第２のメモリセルトランジ
スタ（例えばＭＴ１１，ＭＴ１２）の浮遊ゲート（ＦＧ
１１，ＦＧ１２）それぞれが対応する第１及び第２のワ
ード線（ＷＬ１１，ＷＬ１２）にわたって形成され、か
つこれら浮遊ゲート間には所定の間隔が設けられている
ので、これら浮遊ゲートと第１及び第２のワード線とを
接続するコンタクトＣＴの位置が、互いにずれていてこ
のコンタクトを設けるのに隣接するコンタクトの影響を
受けることがない。従って、隣接するワード線及びコン
タクトが互いに所定の間隔を保つようにすれば、コンタ
クト部分以外のワード線の幅を細くすることができ、そ
の分、ワード線のピッチを小さくすることができて第１
の実施の形態よりチップ面積を小さくすることができ
る、という利点がある。

【００２６】また、図３（ａ）〜（ｃ）では、メモリセ
ルトランジスタ（例えばＭＴ１１）のチャネル領域（Ｃ
Ａ１１）が、コンタクトＣＴが設けられている領域と対
応するビット線（ＢＬ１）の部分と、このビット線の部
分と対応するソース線（ＳＬ１２）の部分との間に設け
られているが、対応するビット線とソース線との間の浮
遊ゲート下であればどこでもよく、これに限定されるも
のではなく、また、チャネル領域の面積もこの範囲であ
れば任意に設定することができる。

【００２７】図４（ａ），（ｂ）は本発明の第３の実施
の形態を示す回路図及び配置模式図である。

【００２８】この第３の実施の形態が図１（ａ），
（ｂ）及び図２（ａ），（ｂ）に示された第１の実施の
形態と相違する点は、複数の第１及び第２のメモリセル
トランジスタ（ＭＴ１１〜ＭＴ２４・・・）の隣接する
列の間の互いに近接する第１及び第２のビット線（例え
ばＢＬ２，ＢＬ３）に代えて、１本のビット線（ＢＬ２
３）を設け、この１本のビット線を隣接する列の間で共
用するようにした点である。

【００２９】なお、隣接する列の間に互いに近接する第
１及び第２のビット線が配置されるようにするには、第
１のメモリセルトランジスタの列と第２のメモリセルト
ランジスタの列とを交互に配置すればよく、このように
配置することにより、同一行の隣接する第１及び第２の
メモリセルトランジスタが同時に選択状態となることも
ない。

【００３０】この第３の実施の形態では、隣接する列の
間のビット線が１本となったため、浮遊ゲートの面積が
第１，第２の実施の形態より小さく、ワード線に対する
結合容量も小さくなるものの従来例より大きく（従来例
の１．５倍）、第１，第２の実施の形態と同様に、読出
し動作マージンを大きくすることができ、動作速度を速
くすることができ、かつ低電圧化が容易であるほか、ビ
ット線の数を従来例及び第１，第２の実施例のほぼ半分
とすることができ、その分、チップ面積を小さくするこ
とができる。

【００３１】

【発明の効果】以上説明したように本発明は、マトリク
ス状に配置された複数の第１のメモリセルトランジスタ
それぞれと対応し近接して第２のメモリセルトランジス
タを設け、複数の第１のメモリセルトランジスタの各行
と対応する複数の第１のワード線と複数の第２のメモリ
セルトランジスタの各行と対応する複数の第２のワード
線とを設けてこれら複数の第１及び第２のワード線のう
ちの１本と対応する行のメモリセルトランジスタを選択
するようにし、複数の第１及び第２のメモリセルトラン
ジスタの各列と対応する複数のビット線を設け、対応す
る列の第１及び第２のメモリセルトランジスタで共用す
るソース線を設けた構成とすることにより、１本のソー
ス線には、これを共用する第１及び第２のメモリセルト
ランジスタのうちの一方の１個のメモリセルトランジス
タの読出し電流しか流れないので、ソース線の電圧降下
及びその差を小さくすることができて読出し動作マージ
ンを大きくすることができ、かつ、メモリセルトランジ
スタ１個当りの読出し電流を読出し動作マージンを十分
とれる範囲で大きくすることができるので動作速度を速
くすることができ、また、浮遊ゲートの面積を大きくす
ることができるので、ワード線及び制御ゲートとの間の
結合容量を大きくすることができて書込み，消去の際の
電圧を低くでき、従って低電圧化が容易になるという効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図及び配
置模式図である。

【図２】図１に示された実施の形態の構造を示す断面図
である。

【図３】本発明の第２の実施の形態の構造を示す配置模
式図及び断面図である。

【図４】本発明の第３の実施の形態を示す回路図及び配
置模式図である。

【図５】従来の不揮発性半導体メモリの一例を示す回路
図及び配置模式図である。

【図６】図５に示された不揮発性半導体メモリの構造を
示す断面図である。

【符号の説明】

ＢＬ１〜ＢＬ４，ＢＬ０１，ＢＬ２３，ＢＬ４５ビ
ット線ＣＡ１１，ＣＡ１２，ＣＡ２１，ＣＡ２２チャネル
領域ＣＧ１１，ＣＧ２１制御ゲートＣＧＰ１１，ＣＧＰ１２，ＣＧＰ２１，ＣＧＰ２２
対向電極ＣＴコンタクトＦＧ１１，ＦＧ１２，ＦＧ２１，ＦＧ２２浮遊ゲー
トＭＴ１１〜ＭＴ１４，ＭＴ２１〜ＭＴ２４メモリセ
ルトランジスタＳＬ１２，ＳＬ３４ソース線ＷＬ１，ＷＬ２，ＷＬ１１，ＷＬ１２，ＷＬ２１，ＷＬ
２２ワード線

Claims

【特許請求の範囲】

【請求項１】行方向，列方向にマトリクス状に配置さ
れた浮遊ゲートを有する複数の第１のメモリセルトラン
ジスタと、これら複数の第１のメモリセルトランジスタ
それぞれと対応しかつ同一層に近接して設けられた浮遊
ゲートを有する複数の第２のメモリセルトランジスタ
と、前記複数の第１のメモリセルトランジスタの各行そ
れぞれと対応して設けられて対応する行の第１のメモリ
セルトランジスタの制御ゲートと接続し選択レベルのと
きこれら第１のメモリセルトランジスタを行単位で選択
状態とする複数の第１のワード線と、前記複数の第２の
メモリセルトランジスタの各行それぞれと対応して設け
られて対応する行の第２のメモリセルトランジスタの制
御ゲートと接続し選択レベルのときこれら第２のメモリ
セルトランジスタを行単位で選択状態とする複数の第２
のワード線と、前記複数の第１のメモリセルトランジス
タの各列それぞれと対応して設けられ対応する列の選択
状態の第１のメモリセルトランジスタの記憶情報を伝達
する複数の第１のビット線と、前記複数の第２のメモリ
セルトランジスタの各列それぞれと対応して設けられ対
応する列の選択状態の第２のメモリセルトランジスタの
記憶情報を伝達する複数の第２のビット線と、前記複数
の第１及び第２のメモリセルトランジスタの各列それぞ
れと対応して設けられ対応する列の第１及び第２のメモ
リセルトランジスタのソースと共通接続する複数のソー
ス線と、行アドレス信号に従って前記複数の第１及び第
２のワード線のうちの１本を選択レベルとする行選択回
路とを有することを特徴とする不揮発性半導体メモリ。
【請求項２】複数の第１及び第２のビット線それぞれ
が、対応する列のメモリセルトランジスタそれぞれのド
レイン拡散領域を含む埋込み拡散層として形成され、複
数のソース線それぞれが、対応する列の第１及び第２の
メモリセルトランジスタそれぞれのソース拡散領域を含
む埋込み拡散層として形成された請求項１記載の不揮発
性半導体メモリ。
【請求項３】複数の第１及び第２のメモリセルトラン
ジスタそれぞれの浮遊ゲートが、対応するワード線及び
制御ゲートと所定の間隔で相対向し、かつ対応する第１
のビット線，ソース線及び第２のビット線の形成領域と
相対向する領域にわたって形成された請求項２記載の不
揮発性半導体メモリ。
【請求項４】複数の第１及び第２のメモリセルトラン
ジスタそれぞれの浮遊ゲートが、対応する第１及び第２
のワード線の形成領域と相対向する領域にわたり、かつ
これら第１及び第２の浮遊ゲート間に所定の間隔を保っ
て形成され、前記浮遊ゲートと前記第１及び第２のワー
ド線との間に、前記浮遊ゲートと所定の間隔で相対向し
かつ前記第１及び第２のワード線のうちの一方と接続し
て形成され制御ゲートとしての機能を含む対向電極を設
けた請求項２記載の不揮発性半導体メモリ。
【請求項５】複数の第１及び第２のメモリセルトラン
ジスタの隣接する列の間の互いに近接する第１及び第２
のビット線に代えて１本のビット線を設け、この１本の
ビット線を隣接する列の間で共用するようにした請求項
１記載の不揮発性半導体メモリ。