JP2009164291A - メモリ装置 - Google Patents
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Abstract
【課題】消費電力を低減し、サイズを小さくすることができるメモリ装置を提供することを課題とする。
【解決手段】コントロールゲート、フローティングゲート、ソース及びドレインを有する第1のトランジスタ(Tn)と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第1のトランジスタのソースに接続される第2のトランジスタ(Tn+1)と、前記第1のトランジスタのコントロールゲートに接続される第1のワード線(WL1)と、前記第2のトランジスタのコントロールゲートに接続され、前記第1のワード線とは異なる第2のワード線(WL2)とを有することを特徴とするメモリ装置が提供される。
【選択図】図1
【解決手段】コントロールゲート、フローティングゲート、ソース及びドレインを有する第1のトランジスタ(Tn)と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第1のトランジスタのソースに接続される第2のトランジスタ(Tn+1)と、前記第1のトランジスタのコントロールゲートに接続される第1のワード線(WL1)と、前記第2のトランジスタのコントロールゲートに接続され、前記第1のワード線とは異なる第2のワード線(WL2)とを有することを特徴とするメモリ装置が提供される。
【選択図】図1
Description
本発明は、メモリ装置に関する。
図8は、NOR型メモリ装置の構成例を示す図である。トランジスタTn〜Tn+3は、それぞれコントロールゲート、フローティングゲート、ソース及びドレインを有するメモリセルである。ワード線WLには、トランジスタTn〜Tn+3のコントロールゲートが接続される。
トランジスタTn及びTn+1のソースは、相互に接続される。ビット線BLnは、トランジスタTnのドレインに接続される。共通ソース線SLnは、トランジスタTn及びTn+1のソースの相互接続点に接続される。ビット線BLn+1は、トランジスタTn+1のドレインに接続される。
トランジスタTn+2及びTn+3のソースは、相互に接続される。ビット線BLn+2は、トランジスタTn+2のドレインに接続される。共通ソース線SLn+2は、トランジスタTn+2及びTn+3のソースの相互接続点に接続される。ビット線BLn+3は、トランジスタTn+3のドレインに接続される。
トランジスタTn〜Tn+3のフローティングゲートには、トンネル電流により書き込み及び消去を行う。トランジスタTnにのみ書き込みを行う場合、例えば、ワード線WLに2V、ビット線BLnに0V、共通ソース線SLnに0V、ビット線BLn+1に2V、ビット線BLn+2に2V、共通ソース線SLn+2に2V、ビット線BLn+3に2Vを印加する。これにより、トランジスタTnのフローティングゲートに正電荷が注入される。この際、書き込みを行うトランジスタTnとソースを共有するトランジスタTn+1に電流Iが流れてしまい、消費電力低減の妨げとなる。これは、選択トランジスタTnと非選択トランジスタTn+1のソースが共通であるため、非選択トランジスタのソース及びドレイン間に電位差が生じることによる。この不都合を防ぐために図9に示すAND型メモリ装置がある。
図9は、AND型メモリ装置の構成例を示す図である。図9のメモリ装置は、図8のメモリ装置に対して、各トランジスタTn〜Tn+3が異なるソース線SLn〜SLn+3に接続される点が異なる。以下、図9のメモリ装置が図8のメモリ装置と異なる点を説明する。トランジスタTnは、ドレインがビット線BLnに接続され、ソースがソース線SLnに接続される。トランジスタTn+1は、ドレインがビット線BLn+1に接続され、ソースがソース線SLn+1に接続される。トランジスタTn+2は、ドレインがビット線BLn+2に接続され、ソースがソース線SLn+2に接続される。トランジスタTn+3は、ドレインがビット線BLn+3に接続され、ソースがソース線SLn+3に接続される。
トランジスタTnにのみ書き込みを行う場合、例えば、ワード線WLに2V、ビット線BLnに0V、ソース線SLnに0V、ビット線BLn+1〜BLn+3に2V、ビット線BLn+1〜BLn+3に2Vを印加する。この場合、隣接するトランジスタのソースを分離するため、非選択トランジスタTn+1〜Tn+3において電流は流れない。図9のAND型メモリ装置は、図8のNOR型メモリ装置に比べ、メモリセル(トランジスタ)サイズが大きくなってしまう。
図10は図8のNOR型メモリ装置の表面図であり、図11は図9のAND型メモリ装置の表面図である。トランジスタTnは、コントロールゲートCGnを有する。コントロールゲートCGn+1は、トランジスタTn+1のコントロールゲートである。ワード線WLは、コントロールゲートCGn及びCGn+1に接続される。ビット線コンタクト部CBは、トランジスタのドレインとビット線とを接続するコンタクト部である。ソース線コンタクト部CSは、トランジスタのソースとソース線とを接続するコンタクト部である。素子分離領域ESは、素子を分離するための領域である。
最小配線ピッチの半分の値をFとしたときの、図10及び図11のトランジスタサイズを比較する。図10のNOR型メモリ装置では、1個のトランジスタTnのサイズはLV×LH=4F×5.5F=22F2になる。これに対し、図11のAND型メモリ装置では、1個のトランジスタTnのサイズはLV×LH=4F×7F=28F2になる。
図11のAND型メモリ装置は、図10のメモリ装置に比べ、隣接するトランジスタのソースを分離する素子分離領域ESを設ける必要があるため、メモリセルサイズが増大する。
また、下記の特許文献1には、MOSトランジスタで構成され、アドレス信号により選択され記憶素子の記憶デ−タをビットラインを介してセンスアンプ回路で検知して出力する半導体記憶装置において、記憶素子の1ビットが第1導電型トレンジスタと第2導電型トランジスタの2個のトランジスタの対からなり、第1導電型トレンジスタのゲ−トをワ−ドラインに接続し、ドレインをビットラインに接続し、第1導電型トレンジスタと対になった第2導電型トランジスタのゲ−トを上記ワ−ドラインの相反信号ラインに接続し、ドレインを上記ビットラインに接続し、高レベル(Hレベル)を書き込むときは第1導電型トレンジスタのソ−スと第2導電型トランジスタのソ−スとに電源電位を接続し、低レベル(Lレベル)を書き込むときは第1導電型トレンジスタのソ−スと第2導電型トランジスタのソ−スとに接地電位を接続する、ことを特徴とする半導体記憶装置が記載されている。
また、下記の特許文献2には、セルの複数個の対を含む不揮発性メモリであって、各セルが制御ゲート、浮遊ゲート、そしてソース/ドレイン拡散を有し、前記対の各対の第1のセルが浮遊ゲートと拡散の間の第1の容量値を有するように作製でき、前記対の各対の第2のセルが前記第1の値と異なる、浮遊ゲートと拡散の間の第2の容量値を有するように作製でき:前記対のうちの前記第1のセルの前記制御ゲートと前記拡散の各々へ第1の消去パルスを供給する第1の回路手段、前記対のうちの前記第2のセルの前記制御ゲートと前記拡散の各々へ第2の消去パルスを供給する第2の回路手段、を含み、前記第1の消去パルスが前記第2の消去パルスと異なる大きさを有するように調節可能である、メモリが記載されている。
本発明の目的は、消費電力を低減し、サイズを小さくすることができるメモリ装置を提供することである。
本発明のメモリ装置は、コントロールゲート、フローティングゲート、ソース及びドレインを有する第1のトランジスタと、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、前記第1のトランジスタのコントロールゲートに接続される第1のワード線と、前記第2のトランジスタのコントロールゲートに接続され、前記第1のワード線とは異なる第2のワード線とを有することを特徴とする。
第1及び第2のワード線を設け、第1及び第2のトランジスタのソースを相互に接続することにより、消費電力を低減し、サイズを小さくすることができる。
(第1の実施形態)
図1は、本発明の第1の実施形態によるメモリ装置の構成例を示す図である。トランジスタTn−1〜Tn+3は、それぞれコントロールゲート、フローティングゲート、ソース及びドレインを有するメモリセルである。第1のワード線WL1には、偶数番目のトランジスタTn及びTn+2のコントロールゲートが接続される。第2のワード線WL2には、奇数番目のトランジスタTn−1、Tn+1及びTn+3のコントロールゲートが接続される。
図1は、本発明の第1の実施形態によるメモリ装置の構成例を示す図である。トランジスタTn−1〜Tn+3は、それぞれコントロールゲート、フローティングゲート、ソース及びドレインを有するメモリセルである。第1のワード線WL1には、偶数番目のトランジスタTn及びTn+2のコントロールゲートが接続される。第2のワード線WL2には、奇数番目のトランジスタTn−1、Tn+1及びTn+3のコントロールゲートが接続される。
隣接するトランジスタTn−1及びTnのドレインは、相互に接続される。隣接するトランジスタTn及びTn+1のソースは、相互に接続される。隣接するトランジスタTn+1及びTn+2のドレインは、相互に接続される。隣接するトランジスタTn+2及びTn+3のソースは、相互に接続される。
ソース線SLn−2は、トランジスタTn−1のソースに接続される。ビット線BLn−1は、トランジスタTn−1及びTnのドレインの相互接続点に接続される。ソース線SLnは、トランジスタTn及びTn+1のソースの相互接続点に接続される。ビット線BLn+1は、トランジスタTn+1及びTn+2のドレインの相互接続点に接続される。ソース線SLn+2は、トランジスタTn+2及びTn+3のソースの相互接続点に接続される。ビット線BLn+3は、トランジスタTn+3のドレインに接続される。
カラムデコーダ101は、ワード線WL1及びWL2にワード線選択電圧又はワード線非選択電圧を印加する。第1のワード線WL1にワード線選択電圧が印加されるときには、第2のワード線WL2にワード線非選択電圧が印加される。逆に、第2のワード線WL2にワード線選択電圧が印加されるときには、第1のワード線WL1にワード線非選択電圧が印加される。
ロウデコーダ102は、ソース線SLn−2、SLn及びSLn+2にソース線選択電圧又はソース線非選択電圧を印加し、ビット線BLn−1、BLn+1及びBLn+3にビット線選択電圧又はビット線非選択電圧を印加する。
図2は、図1のメモリ装置の動作例を示すタイミングチャートである。まず、トランジスタTnへの書き込み期間Wnについて説明する。書き込み期間Wnの開始時には、ロウデコーダ102は、すべてのビット線BLn−1、BLn+1及びBLn+3にビット線非選択電圧(例えば2V)を印加し、すべてのソース線SLn−2、SLn及びSLn+2にソース線非選択電圧(例えば2V)を印加する。カラムデコーダ101は、ワード線WL1及びWL2にワード線非選択電圧(例えば0V)を印加する。
次に、ロウデコーダ102は、トランジスタTnが接続されるビット線BLn−1にビット線選択電圧(例えば0V)を印加し、ソース線SLnにソース線選択電圧(例えば0V)を印加する。
次に、カラムデコーダ101は、トランジスタTnが接続される第1のワード線WL1にワード線選択電圧(例えば2V)を印加する。トンネル電流により、トランジスタTnのフローティングゲートに正電荷が注入され、トランジスタTnへの書き込みが行われる。他のトランジスタTn−1、Tn+1〜Tn+3へは書き込まれない。また、この際、第2のワード線WL2にはワード線非選択電圧(例えば0V)が印加されるため、トランジスタTnに隣接するトランジスタTn−1及びTn+1のソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。
その後、カラムデコーダ101は、第1のワード線WL1にワード線非選択電圧(例えば0V)を印加する。その後、ロウデコーダ102は、ビット線BLn−1にビット線非選択電圧(例えば2V)を印加し、ソース線SLnにソース線非選択電圧(例えば2V)を印加する。
次に、トランジスタTn+1への書き込み期間Wn+1について説明する。ロウデコーダ102は、トランジスタTn+1が接続されるビット線BLn+1にビット線選択電圧(例えば0V)を印加し、ソース線SLnにソース線選択電圧(例えば0V)を印加する。
次に、カラムデコーダ101は、トランジスタTn+1が接続される第2のワード線WL2にワード線選択電圧(例えば2V)を印加する。トンネル電流により、トランジスタTn+1のフローティングゲートに正電荷が注入され、トランジスタTn+1への書き込みが行われる。他のトランジスタTn−1、Tn、Tn+2、Tn+3へは書き込まれない。また、この際、第1のワード線WL1にはワード線非選択電圧(例えば0V)が印加されるため、トランジスタTn+1に隣接するトランジスタTn及びTn+2のソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。
その後、カラムデコーダ101は、第2のワード線WL2にワード線非選択電圧(例えば0V)を印加する。その後、ロウデコーダ102は、ビット線BLn+1にビット線非選択電圧(例えば2V)を印加し、ソース線SLnにソース線非選択電圧(例えば2V)を印加する。
以上のように、トランジスタTnに書き込みを行う場合には、第1のワード線WL1にワード線選択電圧(例えば2V)を印加し、ビット線BL−1にビット線選択電圧(例えば0V)を印加し、ソース線SLnにソース線選択電圧(例えば0V)を印加する。また、トランジスタTn+1に書き込みを行う場合には、第2のワード線WL2にワード線選択電圧(2V)を印加し、ビット線BL+1にビット線選択電圧(例えば0V)を印加し、ソース線SLnにソース線選択電圧(例えば0V)を印加する。
偶数番目のトランジスタTn,Tn+2に書き込みを行う場合には、第1のワード線WL1にワード線選択電圧(例えば2V)を印加し、そのトランジスタのビット線にビット線選択電圧(例えば0V)を印加し、そのトランジスタのソース線にソース線選択電圧(例えば0V)を印加する。この際、第2のワード線WL2にはワード線非選択電圧(例えば0V)が印加されるため、書き込みトランジスタの両側に隣接するトランジスタのソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。
また、奇数番目のトランジスタTn−1、Tn+1、Tn+3に書き込みを行う場合には、第2のワード線WL2にワード線選択電圧(2V)を印加し、そのトランジスタのビット線にビット線選択電圧(例えば0V)を印加し、そのトランジスタのソース線にソース線選択電圧(例えば0V)を印加する。この際、第1のワード線WL1にはワード線非選択電圧(例えば0V)が印加されるため、書き込みトランジスタの両側に隣接するトランジスタのソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。
図3は、図1のメモリ装置の表面図であり、3×3のトランジスタの2次元配列を示す。トランジスタTnは、コントロールゲートCGnを有する。コントロールゲートCGn+1は、トランジスタTn+1のコントロールゲートである。コントロールゲートCGn+2は、トランジスタTn+2のコントロールゲートである。第1のワード線WL1は、偶数番目のトランジスタTn,Tn+2のコントロールゲートCGn及びCGn+2に接続される。第2のワード線WL2は、奇数番目のトランジスタTn+1のコントロールゲートCGn+1に接続される。ビット線コンタクト部CBは、トランジスタのドレインとビット線BLn−1,BLn+1とを接続するコンタクト部である。ソース線コンタクト部CSは、トランジスタのソースとソース線SLn,SLn+2とを接続するコンタクト部である。なお、図10と同様に、素子を分離するための素子分離領域ESが設けられる。
最小配線ピッチの半分の値をFとしたとき、本実施形態の1個のトランジスタTnのサイズはLV×LH=4F×4F=16F2になる。これに対し、図10のNOR型メモリ装置では、1個のトランジスタTnのサイズはLV×LH=4F×5.5F=22F2になる。また、図11のAND型メモリ装置では、1個のトランジスタTnのサイズはLV×LH=4F×7F=28F2になる。
本実施形態のメモリ装置は、対象トランジスタのソース及びドレインが、その両側に隣接するトランジスタのソース及びドレインと相互に接続されるので、図10及び図11のメモリ装置よりトランジスタサイズを小さくすることができる。
図4は、図3のA−A線に沿ったメモリ装置の断面図であり、奇数番目のトランジスタTn+1の断面図である。他の奇数番目のトランジスタの構成も同様である。シリコン(Si)基板401内には、素子分離領域ESが設けられる。ソース及びドレイン間には、チャネル領域が設けられる。チャネル領域上には、絶縁膜が設けられる。その絶縁膜上には、フローティングゲートFGn+1、中間絶縁膜(中間酸化膜)INn+1及びコントロールゲートCGn+1が順に形成される。トランジスタTn+1は、フローティングゲートFGn+1、中間絶縁膜(中間酸化膜)INn+1及びコントロールゲートCGn+1を有する。コントロールゲートCGn+1は、配線層402を介して、第2のワード線WL2に接続される。
図5は、図3のB−B線に沿ったメモリ装置の断面図であり、偶数番目のトランジスタTn+2の断面図である。他の偶数番目のトランジスタの構成も同様である。シリコン(Si)基板401内には、素子分離領域ESが設けられる。ソース及びドレイン間には、チャネル領域が設けられる。チャネル領域上には、絶縁膜が設けられる。その絶縁膜上には、フローティングゲートFGn+2、中間絶縁膜(中間酸化膜)INn+2及びコントロールゲートCGn+2が順に形成される。トランジスタTn+2は、フローティングゲートFGn+2、中間絶縁膜(中間酸化膜)INn+2及びコントロールゲートCGn+2を有する。コントロールゲートCGn+2は、配線層502を介して、第1のワード線WL1に接続される。
以上のように、本実施形態によれば、偶数番目のトランジスタのゲートを第1のワード線WL1に接続し、奇数番目のトランジスタのゲートを第2のワード線WL2に接続することにより、書き込みトランジスタの両側に隣接するトランジスタのソース及びドレイン間に不要な電流を流すことを防止し、消費電力を低減することができる。
また、対象トランジスタのソース及びドレインを両側に隣接するトランジスタのソース及びドレインに接続することにより、メモリセル(トランジスタ)サイズを小さいくすることができる。
各々のトランジスタは、ソース及びドレインが隣接するトランジスタと共有するように接続される。偶数番目のトランジスタと奇数番目のトランジスタを分け、各々を別のワード線WL1及びWL2に接続する。書き込み時には、この2本のワード線WL1及びWL2に同時にワード線選択電圧(書き込み電圧)を印加しない。これにより、書き込みトランジスタに隣接するトランジスタのワード線は、常に0Vなので、電流が流れることはなく、図2の書き込み動作を実現できる。また、ワード線方向に素子分離領域が必要ないため、図3に示すように単位メモリセル(トランジスタ)面積を縮小することが可能となる。
(第2の実施形態)
図6は、本発明の第2の実施形態によるメモリ装置の構成例を示す図である。以下、本実施形態(図6)が第1の実施形態(図1)と異なる点を説明する。
図6は、本発明の第2の実施形態によるメモリ装置の構成例を示す図である。以下、本実施形態(図6)が第1の実施形態(図1)と異なる点を説明する。
隣接するトランジスタTn−1及びTnのドレインは、分離される。隣接するトランジスタTn+1及びTn+2のドレインは、分離される。隣接するトランジスタTn及びTn+1のソースは、相互に接続される。隣接するトランジスタTn+2及びTn+3のソースは、相互に接続される。
ソース線SLn−2は、トランジスタTn−1のソースに接続される。ビット線BLn−1は、トランジスタTn−1のドレインに接続される。ビット線BLnは、トランジスタTnのドレインに接続される。ソース線SLnは、トランジスタTn及びTn+1のソースの相互接続点に接続される。ビット線BLn+1は、トランジスタTn+1のドレインに接続される。ビット線BLn+2は、トランジスタTn+2のドレインに接続される。ソース線SLn+2は、トランジスタTn+2及びTn+3のソースの相互接続点に接続される。ビット線BLn+3は、トランジスタTn+3のドレインに接続される。
ロウデコーダ102は、ソース線SLn−2、SLn及びSLn+2にソース線選択電圧又はソース線非選択電圧を印加し、ビット線BLn−1、BLn、BLn+1、BLn+2及びBLn+3にビット線選択電圧又はビット線非選択電圧を印加する。
トランジスタTnに書き込みを行う場合、第1のワード線WL1にワード線選択電圧(例えば2V)を印加し、第2のワード線WL2にワード線非選択電圧(例えば0V)を印加し、ビット線BLnにビット線選択電圧(例えば0V)を印加し、ソース線SLnにソース線選択電圧(例えば0V)を印加し、他のビット線BLn−1,BLn+1,BLn+2,BLn+3にビット線非線選択電圧(例えば2V)を印加し、他のソース線SLn−2,SLn+2にソース線非選択電圧(例えば2V)を印加する。第1の実施形態と同様に、第2のワード線WL2にワード線非選択電圧(例えば0V)を印加することにより、書き込みトランジスタTnに隣接するトランジスタTn+1のソース及びドレイン間に不要な電流が流れないので、消費電力を低減することができる。
なお、第2のワード線WL2にはワード線非選択電圧(例えば0V)を印加するので、ビット線BLn+1及びBLn+3にはビット線選択電圧(例えば0V)を印加してもよい。
図7は、図6のメモリ装置の表面図であり、2×3のトランジスタの2次元配列を示す。トランジスタTnは、コントロールゲートCGnを有する。コントロールゲートCGn+1は、トランジスタTn+1のコントロールゲートである。第1のワード線WL1は、偶数番目のトランジスタTnのコントロールゲートCGnに接続される。第2のワード線WL2は、奇数番目のトランジスタTn+1のコントロールゲートCGn+1に接続される。ビット線コンタクト部CBは、トランジスタのドレインとビット線BLn,BLn+1とを接続するコンタクト部である。ソース線コンタクト部CSは、トランジスタのソースとソース線SLnとを接続するコンタクト部である。なお、図10と同様に、素子を分離するための素子分離領域ESが設けられる。
最小配線ピッチの半分の値をFとしたとき、本実施形態の1個のトランジスタTnのサイズは、図10のメモリ装置と同様に、LV×LH=4F×4F=16F2になる。これに対し、図11のAND型メモリ装置では、1個のトランジスタTnのサイズはLV×LH=4F×7F=28F2になる。
本実施形態のメモリ装置は、対象トランジスタのソースが、その片側に隣接するトランジスタのソースと相互に接続されるので、図11のメモリ装置よりトランジスタサイズを小さくすることができる。
ソース線を共有する2つのトランジスタを各々別のワード線WL1及びWL2に接続し、これらのワード線WL1及びWL2に同時にワード線選択電圧(書き込み電圧)を印加しないようにメモリ装置を構成する。これにより、素子分離領域を増やすことなく、図2と同様の書き込み動作を実現できる。
以上のように、第1及び第2の実施形態のメモリ装置は、コントロールゲート、フローティングゲート、ソース及びドレインを有する第1のトランジスタTnと、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第1のトランジスタTnのソースに接続される第2のトランジスタTn+1と、前記第1のトランジスタTnのコントロールゲートに接続される第1のワード線WL1と、前記第2のトランジスタTn+1のコントロールゲートに接続され、前記第1のワード線WL1とは異なる第2のワード線WL2とを有する。
第1の実施形態のメモリ装置は、さらに、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのドレインが前記第2のトランジスタTn+1のドレインに接続される第3のトランジスタTn+2と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第3のトランジスタTn+2のソースに接続される第4のトランジスタTn+3と、前記第1のトランジスタTnのドレインに接続される第1のビット線BLn−1と、前記第2及び第3のトランジスタTn+1,Tn+2のドレインの相互接続点に接続される第2のビット線BLn+1と、前記第4のトランジスタTn+3のドレインに接続される第3のビット線BLn+3とを有する。前記第1のワード線WL1は前記第3のトランジスタTn+2のコントロールゲートに接続され、前記第2のワード線WL2は前記第4のトランジスタTn+3のコントロールゲートに接続される。
また、第1の実施形態のメモリ装置は、さらに、前記第1及び第2のトランジスタTn,Tn+1のソースの相互接続点に接続される第1のソース線SLnと、前記第3及び第4のトランジスタTn+2,Tn+3のソースの相互接続点に接続される第2のソース線SLn+2とを有する。前記第1のワード線WL1にワード線選択電圧を印加し、前記第1のビット線BLn−1にビット線選択電圧を印加し、前記第1のソース線SLnにソース線選択電圧を印加し、前記第2のワード線WL2にワード線非選択電圧を印加し、前記第2のビット線BLn+1にビット線非選択電圧を印加し、前記第2のソース線SLn+2にソース線非選択電圧を印加することにより、前記第1のトランジスタTnのフローティングゲートに電荷を注入する。
また、第2の実施形態のメモリ装置は、さらに、前記第1のトランジスタTnのドレインに接続される第1のビット線BLnと、前記第2のトランジスタTn+1のドレインに接続される第2のビット線BLn+1と、コントロールゲート、フローティングゲート、ソース及びドレインを有する第3のトランジスタTn+2と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第3のトランジスタTn+2のソースに接続される第4のトランジスタTn+3と、前記第3のトランジスタTn+2のドレインに接続される第3のビット線BLn+2と、前記第4のトランジスタTn+3のドレインに接続される第4のビット線BLn+3とを有する。前記第1のワード線WL1は前記第3のトランジスタTn+2のコントロールゲートに接続され、前記第2のワード線WL2は前記第4のトランジスタTn+3のコントロールゲートに接続される。
また、第2の実施形態のメモリ装置は、さらに、前記第1及び第2のトランジスタTn,Tn+1のソースの相互接続点に接続される第1のソース線SLnと、前記第3及び第4のトランジスタTn+2,Tn+3のソースの相互接続点に接続される第2のソース線SLn+2とを有する。前記第1のワード線WL1にワード線選択電圧を印加し、前記第1のビット線BLnにビット線選択電圧を印加し、前記第1のソース線SLnにソース線選択電圧を印加し、前記第2のワード線WL2にワード線非選択電圧を印加し、前記第3のビット線BLn+2にビット線非選択電圧を印加し、前記第2のソース線SLn+2にソース線非選択電圧を印加することにより、前記第1のトランジスタTnのフローティングゲートに電荷を注入する。
第1及び第2のワード線WL1,WL2を設け、第1及び第2のトランジスタTn,Tn+1のソースを相互に接続することにより、消費電力を低減し、サイズを小さくすることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
101 カラムデコーダ
102 ロウデコーダ
Tn−1〜Tn+3 トランジスタ
WL1 第1のワード線
WL2 第2のワード線
SLn、SLn+2 ソース線
BLn−1〜BLn+3 ビット線
102 ロウデコーダ
Tn−1〜Tn+3 トランジスタ
WL1 第1のワード線
WL2 第2のワード線
SLn、SLn+2 ソース線
BLn−1〜BLn+3 ビット線
Claims (5)
- コントロールゲート、フローティングゲート、ソース及びドレインを有する第1のトランジスタと、
コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、
前記第1のトランジスタのコントロールゲートに接続される第1のワード線と、
前記第2のトランジスタのコントロールゲートに接続され、前記第1のワード線とは異なる第2のワード線と
を有することを特徴とするメモリ装置。 - さらに、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのドレインが前記第2のトランジスタのドレインに接続される第3のトランジスタと、
コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第3のトランジスタのソースに接続される第4のトランジスタと、
前記第1のトランジスタのドレインに接続される第1のビット線と、
前記第2及び第3のトランジスタのドレインの相互接続点に接続される第2のビット線と、
前記第4のトランジスタのドレインに接続される第3のビット線とを有し、
前記第1のワード線は前記第3のトランジスタのコントロールゲートに接続され、前記第2のワード線は前記第4のトランジスタのコントロールゲートに接続されることを特徴とする請求項1記載のメモリ装置。 - さらに、前記第1のトランジスタのドレインに接続される第1のビット線と、
前記第2のトランジスタのドレインに接続される第2のビット線と、
コントロールゲート、フローティングゲート、ソース及びドレインを有する第3のトランジスタと、
コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第3のトランジスタのソースに接続される第4のトランジスタと、
前記第3のトランジスタのドレインに接続される第3のビット線と、
前記第4のトランジスタのドレインに接続される第4のビット線とを有し、
前記第1のワード線は前記第3のトランジスタのコントロールゲートに接続され、前記第2のワード線は前記第4のトランジスタのコントロールゲートに接続されることを特徴とする請求項1記載のメモリ装置。 - さらに、前記第1及び第2のトランジスタのソースの相互接続点に接続される第1のソース線と、
前記第3及び第4のトランジスタのソースの相互接続点に接続される第2のソース線とを有し、
前記第1のワード線にワード線選択電圧を印加し、前記第1のビット線にビット線選択電圧を印加し、前記第1のソース線にソース線選択電圧を印加し、前記第2のワード線にワード線非選択電圧を印加し、前記第2のビット線にビット線非選択電圧を印加し、前記第2のソース線にソース線非選択電圧を印加することにより、前記第1のトランジスタのフローティングゲートに電荷を注入することを特徴とする請求項2記載のメモリ装置。 - さらに、前記第1及び第2のトランジスタのソースの相互接続点に接続される第1のソース線と、
前記第3及び第4のトランジスタのソースの相互接続点に接続される第2のソース線とを有し、
前記第1のワード線にワード線選択電圧を印加し、前記第1のビット線にビット線選択電圧を印加し、前記第1のソース線にソース線選択電圧を印加し、前記第2のワード線にワード線非選択電圧を印加し、前記第3のビット線にビット線非選択電圧を印加し、前記第2のソース線にソース線非選択電圧を印加することにより、前記第1のトランジスタのフローティングゲートに電荷を注入することを特徴とする請求項3記載のメモリ装置。
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JP2007341030A JP2009164291A (ja) | 2007-12-28 | 2007-12-28 | メモリ装置 |
Applications Claiming Priority (1)
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JP2007341030A Pending JP2009164291A (ja) | 2007-12-28 | 2007-12-28 | メモリ装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014222554A (ja) * | 2013-05-13 | 2014-11-27 | スパンション エルエルシー | 半導体メモリおよび半導体メモリの動作方法 |
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- 2007-12-28 JP JP2007341030A patent/JP2009164291A/ja active Pending
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