JP2009164291A - メモリ装置 - Google Patents

Abstract

【課題】消費電力を低減し、サイズを小さくすることができるメモリ装置を提供することを課題とする。
【解決手段】コントロールゲート、フローティングゲート、ソース及びドレインを有する第１のトランジスタ（Ｔｎ）と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第１のトランジスタのソースに接続される第２のトランジスタ（Ｔｎ＋１）と、前記第１のトランジスタのコントロールゲートに接続される第１のワード線（ＷＬ１）と、前記第２のトランジスタのコントロールゲートに接続され、前記第１のワード線とは異なる第２のワード線（ＷＬ２）とを有することを特徴とするメモリ装置が提供される。
【選択図】図１

Description

本発明は、メモリ装置に関する。

図８は、ＮＯＲ型メモリ装置の構成例を示す図である。トランジスタＴｎ〜Ｔｎ＋３は、それぞれコントロールゲート、フローティングゲート、ソース及びドレインを有するメモリセルである。ワード線ＷＬには、トランジスタＴｎ〜Ｔｎ＋３のコントロールゲートが接続される。

トランジスタＴｎ及びＴｎ＋１のソースは、相互に接続される。ビット線ＢＬｎは、トランジスタＴｎのドレインに接続される。共通ソース線ＳＬｎは、トランジスタＴｎ及びＴｎ＋１のソースの相互接続点に接続される。ビット線ＢＬｎ＋１は、トランジスタＴｎ＋１のドレインに接続される。

トランジスタＴｎ＋２及びＴｎ＋３のソースは、相互に接続される。ビット線ＢＬｎ＋２は、トランジスタＴｎ＋２のドレインに接続される。共通ソース線ＳＬｎ＋２は、トランジスタＴｎ＋２及びＴｎ＋３のソースの相互接続点に接続される。ビット線ＢＬｎ＋３は、トランジスタＴｎ＋３のドレインに接続される。

トランジスタＴｎ〜Ｔｎ＋３のフローティングゲートには、トンネル電流により書き込み及び消去を行う。トランジスタＴｎにのみ書き込みを行う場合、例えば、ワード線ＷＬに２Ｖ、ビット線ＢＬｎに０Ｖ、共通ソース線ＳＬｎに０Ｖ、ビット線ＢＬｎ＋１に２Ｖ、ビット線ＢＬｎ＋２に２Ｖ、共通ソース線ＳＬｎ＋２に２Ｖ、ビット線ＢＬｎ＋３に２Ｖを印加する。これにより、トランジスタＴｎのフローティングゲートに正電荷が注入される。この際、書き込みを行うトランジスタＴｎとソースを共有するトランジスタＴｎ＋１に電流Ｉが流れてしまい、消費電力低減の妨げとなる。これは、選択トランジスタＴｎと非選択トランジスタＴｎ＋１のソースが共通であるため、非選択トランジスタのソース及びドレイン間に電位差が生じることによる。この不都合を防ぐために図９に示すＡＮＤ型メモリ装置がある。

図９は、ＡＮＤ型メモリ装置の構成例を示す図である。図９のメモリ装置は、図８のメモリ装置に対して、各トランジスタＴｎ〜Ｔｎ＋３が異なるソース線ＳＬｎ〜ＳＬｎ＋３に接続される点が異なる。以下、図９のメモリ装置が図８のメモリ装置と異なる点を説明する。トランジスタＴｎは、ドレインがビット線ＢＬｎに接続され、ソースがソース線ＳＬｎに接続される。トランジスタＴｎ＋１は、ドレインがビット線ＢＬｎ＋１に接続され、ソースがソース線ＳＬｎ＋１に接続される。トランジスタＴｎ＋２は、ドレインがビット線ＢＬｎ＋２に接続され、ソースがソース線ＳＬｎ＋２に接続される。トランジスタＴｎ＋３は、ドレインがビット線ＢＬｎ＋３に接続され、ソースがソース線ＳＬｎ＋３に接続される。

トランジスタＴｎにのみ書き込みを行う場合、例えば、ワード線ＷＬに２Ｖ、ビット線ＢＬｎに０Ｖ、ソース線ＳＬｎに０Ｖ、ビット線ＢＬｎ＋１〜ＢＬｎ＋３に２Ｖ、ビット線ＢＬｎ＋１〜ＢＬｎ＋３に２Ｖを印加する。この場合、隣接するトランジスタのソースを分離するため、非選択トランジスタＴｎ＋１〜Ｔｎ＋３において電流は流れない。図９のＡＮＤ型メモリ装置は、図８のＮＯＲ型メモリ装置に比べ、メモリセル（トランジスタ）サイズが大きくなってしまう。

図１０は図８のＮＯＲ型メモリ装置の表面図であり、図１１は図９のＡＮＤ型メモリ装置の表面図である。トランジスタＴｎは、コントロールゲートＣＧｎを有する。コントロールゲートＣＧｎ＋１は、トランジスタＴｎ＋１のコントロールゲートである。ワード線ＷＬは、コントロールゲートＣＧｎ及びＣＧｎ＋１に接続される。ビット線コンタクト部ＣＢは、トランジスタのドレインとビット線とを接続するコンタクト部である。ソース線コンタクト部ＣＳは、トランジスタのソースとソース線とを接続するコンタクト部である。素子分離領域ＥＳは、素子を分離するための領域である。

最小配線ピッチの半分の値をＦとしたときの、図１０及び図１１のトランジスタサイズを比較する。図１０のＮＯＲ型メモリ装置では、１個のトランジスタＴｎのサイズはＬＶ×ＬＨ＝４Ｆ×５．５Ｆ＝２２Ｆ²になる。これに対し、図１１のＡＮＤ型メモリ装置では、１個のトランジスタＴｎのサイズはＬＶ×ＬＨ＝４Ｆ×７Ｆ＝２８Ｆ²になる。

図１１のＡＮＤ型メモリ装置は、図１０のメモリ装置に比べ、隣接するトランジスタのソースを分離する素子分離領域ＥＳを設ける必要があるため、メモリセルサイズが増大する。

また、下記の特許文献１には、ＭＯＳトランジスタで構成され、アドレス信号により選択され記憶素子の記憶デ−タをビットラインを介してセンスアンプ回路で検知して出力する半導体記憶装置において、記憶素子の１ビットが第１導電型トレンジスタと第２導電型トランジスタの２個のトランジスタの対からなり、第１導電型トレンジスタのゲ−トをワ−ドラインに接続し、ドレインをビットラインに接続し、第１導電型トレンジスタと対になった第２導電型トランジスタのゲ−トを上記ワ−ドラインの相反信号ラインに接続し、ドレインを上記ビットラインに接続し、高レベル（Ｈレベル）を書き込むときは第１導電型トレンジスタのソ−スと第２導電型トランジスタのソ−スとに電源電位を接続し、低レベル（Ｌレベル）を書き込むときは第１導電型トレンジスタのソ−スと第２導電型トランジスタのソ−スとに接地電位を接続する、ことを特徴とする半導体記憶装置が記載されている。

また、下記の特許文献２には、セルの複数個の対を含む不揮発性メモリであって、各セルが制御ゲート、浮遊ゲート、そしてソース／ドレイン拡散を有し、前記対の各対の第１のセルが浮遊ゲートと拡散の間の第１の容量値を有するように作製でき、前記対の各対の第２のセルが前記第１の値と異なる、浮遊ゲートと拡散の間の第２の容量値を有するように作製でき：前記対のうちの前記第１のセルの前記制御ゲートと前記拡散の各々へ第１の消去パルスを供給する第１の回路手段、前記対のうちの前記第２のセルの前記制御ゲートと前記拡散の各々へ第２の消去パルスを供給する第２の回路手段、を含み、前記第１の消去パルスが前記第２の消去パルスと異なる大きさを有するように調節可能である、メモリが記載されている。

特開平８−６４６９６号公報 特開平６−２５９９８４号公報

本発明の目的は、消費電力を低減し、サイズを小さくすることができるメモリ装置を提供することである。

本発明のメモリ装置は、コントロールゲート、フローティングゲート、ソース及びドレインを有する第１のトランジスタと、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第１のトランジスタのソースに接続される第２のトランジスタと、前記第１のトランジスタのコントロールゲートに接続される第１のワード線と、前記第２のトランジスタのコントロールゲートに接続され、前記第１のワード線とは異なる第２のワード線とを有することを特徴とする。

第１及び第２のワード線を設け、第１及び第２のトランジスタのソースを相互に接続することにより、消費電力を低減し、サイズを小さくすることができる。

（第１の実施形態）
図１は、本発明の第１の実施形態によるメモリ装置の構成例を示す図である。トランジスタＴｎ−１〜Ｔｎ＋３は、それぞれコントロールゲート、フローティングゲート、ソース及びドレインを有するメモリセルである。第１のワード線ＷＬ１には、偶数番目のトランジスタＴｎ及びＴｎ＋２のコントロールゲートが接続される。第２のワード線ＷＬ２には、奇数番目のトランジスタＴｎ−１、Ｔｎ＋１及びＴｎ＋３のコントロールゲートが接続される。

隣接するトランジスタＴｎ−１及びＴｎのドレインは、相互に接続される。隣接するトランジスタＴｎ及びＴｎ＋１のソースは、相互に接続される。隣接するトランジスタＴｎ＋１及びＴｎ＋２のドレインは、相互に接続される。隣接するトランジスタＴｎ＋２及びＴｎ＋３のソースは、相互に接続される。

ソース線ＳＬｎ−２は、トランジスタＴｎ−１のソースに接続される。ビット線ＢＬｎ−１は、トランジスタＴｎ−１及びＴｎのドレインの相互接続点に接続される。ソース線ＳＬｎは、トランジスタＴｎ及びＴｎ＋１のソースの相互接続点に接続される。ビット線ＢＬｎ＋１は、トランジスタＴｎ＋１及びＴｎ＋２のドレインの相互接続点に接続される。ソース線ＳＬｎ＋２は、トランジスタＴｎ＋２及びＴｎ＋３のソースの相互接続点に接続される。ビット線ＢＬｎ＋３は、トランジスタＴｎ＋３のドレインに接続される。

カラムデコーダ１０１は、ワード線ＷＬ１及びＷＬ２にワード線選択電圧又はワード線非選択電圧を印加する。第１のワード線ＷＬ１にワード線選択電圧が印加されるときには、第２のワード線ＷＬ２にワード線非選択電圧が印加される。逆に、第２のワード線ＷＬ２にワード線選択電圧が印加されるときには、第１のワード線ＷＬ１にワード線非選択電圧が印加される。

ロウデコーダ１０２は、ソース線ＳＬｎ−２、ＳＬｎ及びＳＬｎ＋２にソース線選択電圧又はソース線非選択電圧を印加し、ビット線ＢＬｎ−１、ＢＬｎ＋１及びＢＬｎ＋３にビット線選択電圧又はビット線非選択電圧を印加する。

図２は、図１のメモリ装置の動作例を示すタイミングチャートである。まず、トランジスタＴｎへの書き込み期間Ｗｎについて説明する。書き込み期間Ｗｎの開始時には、ロウデコーダ１０２は、すべてのビット線ＢＬｎ−１、ＢＬｎ＋１及びＢＬｎ＋３にビット線非選択電圧（例えば２Ｖ）を印加し、すべてのソース線ＳＬｎ−２、ＳＬｎ及びＳＬｎ＋２にソース線非選択電圧（例えば２Ｖ）を印加する。カラムデコーダ１０１は、ワード線ＷＬ１及びＷＬ２にワード線非選択電圧（例えば０Ｖ）を印加する。

次に、ロウデコーダ１０２は、トランジスタＴｎが接続されるビット線ＢＬｎ−１にビット線選択電圧（例えば０Ｖ）を印加し、ソース線ＳＬｎにソース線選択電圧（例えば０Ｖ）を印加する。

次に、カラムデコーダ１０１は、トランジスタＴｎが接続される第１のワード線ＷＬ１にワード線選択電圧（例えば２Ｖ）を印加する。トンネル電流により、トランジスタＴｎのフローティングゲートに正電荷が注入され、トランジスタＴｎへの書き込みが行われる。他のトランジスタＴｎ−１、Ｔｎ＋１〜Ｔｎ＋３へは書き込まれない。また、この際、第２のワード線ＷＬ２にはワード線非選択電圧（例えば０Ｖ）が印加されるため、トランジスタＴｎに隣接するトランジスタＴｎ−１及びＴｎ＋１のソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。

その後、カラムデコーダ１０１は、第１のワード線ＷＬ１にワード線非選択電圧（例えば０Ｖ）を印加する。その後、ロウデコーダ１０２は、ビット線ＢＬｎ−１にビット線非選択電圧（例えば２Ｖ）を印加し、ソース線ＳＬｎにソース線非選択電圧（例えば２Ｖ）を印加する。

次に、トランジスタＴｎ＋１への書き込み期間Ｗｎ＋１について説明する。ロウデコーダ１０２は、トランジスタＴｎ＋１が接続されるビット線ＢＬｎ＋１にビット線選択電圧（例えば０Ｖ）を印加し、ソース線ＳＬｎにソース線選択電圧（例えば０Ｖ）を印加する。

次に、カラムデコーダ１０１は、トランジスタＴｎ＋１が接続される第２のワード線ＷＬ２にワード線選択電圧（例えば２Ｖ）を印加する。トンネル電流により、トランジスタＴｎ＋１のフローティングゲートに正電荷が注入され、トランジスタＴｎ＋１への書き込みが行われる。他のトランジスタＴｎ−１、Ｔｎ、Ｔｎ＋２、Ｔｎ＋３へは書き込まれない。また、この際、第１のワード線ＷＬ１にはワード線非選択電圧（例えば０Ｖ）が印加されるため、トランジスタＴｎ＋１に隣接するトランジスタＴｎ及びＴｎ＋２のソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。

その後、カラムデコーダ１０１は、第２のワード線ＷＬ２にワード線非選択電圧（例えば０Ｖ）を印加する。その後、ロウデコーダ１０２は、ビット線ＢＬｎ＋１にビット線非選択電圧（例えば２Ｖ）を印加し、ソース線ＳＬｎにソース線非選択電圧（例えば２Ｖ）を印加する。

以上のように、トランジスタＴｎに書き込みを行う場合には、第１のワード線ＷＬ１にワード線選択電圧（例えば２Ｖ）を印加し、ビット線ＢＬ−１にビット線選択電圧（例えば０Ｖ）を印加し、ソース線ＳＬｎにソース線選択電圧（例えば０Ｖ）を印加する。また、トランジスタＴｎ＋１に書き込みを行う場合には、第２のワード線ＷＬ２にワード線選択電圧（２Ｖ）を印加し、ビット線ＢＬ＋１にビット線選択電圧（例えば０Ｖ）を印加し、ソース線ＳＬｎにソース線選択電圧（例えば０Ｖ）を印加する。

偶数番目のトランジスタＴｎ，Ｔｎ＋２に書き込みを行う場合には、第１のワード線ＷＬ１にワード線選択電圧（例えば２Ｖ）を印加し、そのトランジスタのビット線にビット線選択電圧（例えば０Ｖ）を印加し、そのトランジスタのソース線にソース線選択電圧（例えば０Ｖ）を印加する。この際、第２のワード線ＷＬ２にはワード線非選択電圧（例えば０Ｖ）が印加されるため、書き込みトランジスタの両側に隣接するトランジスタのソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。

また、奇数番目のトランジスタＴｎ−１、Ｔｎ＋１、Ｔｎ＋３に書き込みを行う場合には、第２のワード線ＷＬ２にワード線選択電圧（２Ｖ）を印加し、そのトランジスタのビット線にビット線選択電圧（例えば０Ｖ）を印加し、そのトランジスタのソース線にソース線選択電圧（例えば０Ｖ）を印加する。この際、第１のワード線ＷＬ１にはワード線非選択電圧（例えば０Ｖ）が印加されるため、書き込みトランジスタの両側に隣接するトランジスタのソース及びドレイン間に不要な電流が流れない。これにより、消費電力を低減することができる。

図３は、図１のメモリ装置の表面図であり、３×３のトランジスタの２次元配列を示す。トランジスタＴｎは、コントロールゲートＣＧｎを有する。コントロールゲートＣＧｎ＋１は、トランジスタＴｎ＋１のコントロールゲートである。コントロールゲートＣＧｎ＋２は、トランジスタＴｎ＋２のコントロールゲートである。第１のワード線ＷＬ１は、偶数番目のトランジスタＴｎ，Ｔｎ＋２のコントロールゲートＣＧｎ及びＣＧｎ＋２に接続される。第２のワード線ＷＬ２は、奇数番目のトランジスタＴｎ＋１のコントロールゲートＣＧｎ＋１に接続される。ビット線コンタクト部ＣＢは、トランジスタのドレインとビット線ＢＬｎ−１，ＢＬｎ＋１とを接続するコンタクト部である。ソース線コンタクト部ＣＳは、トランジスタのソースとソース線ＳＬｎ，ＳＬｎ＋２とを接続するコンタクト部である。なお、図１０と同様に、素子を分離するための素子分離領域ＥＳが設けられる。

最小配線ピッチの半分の値をＦとしたとき、本実施形態の１個のトランジスタＴｎのサイズはＬＶ×ＬＨ＝４Ｆ×４Ｆ＝１６Ｆ²になる。これに対し、図１０のＮＯＲ型メモリ装置では、１個のトランジスタＴｎのサイズはＬＶ×ＬＨ＝４Ｆ×５．５Ｆ＝２２Ｆ²になる。また、図１１のＡＮＤ型メモリ装置では、１個のトランジスタＴｎのサイズはＬＶ×ＬＨ＝４Ｆ×７Ｆ＝２８Ｆ²になる。

本実施形態のメモリ装置は、対象トランジスタのソース及びドレインが、その両側に隣接するトランジスタのソース及びドレインと相互に接続されるので、図１０及び図１１のメモリ装置よりトランジスタサイズを小さくすることができる。

図４は、図３のＡ−Ａ線に沿ったメモリ装置の断面図であり、奇数番目のトランジスタＴｎ＋１の断面図である。他の奇数番目のトランジスタの構成も同様である。シリコン（Ｓｉ）基板４０１内には、素子分離領域ＥＳが設けられる。ソース及びドレイン間には、チャネル領域が設けられる。チャネル領域上には、絶縁膜が設けられる。その絶縁膜上には、フローティングゲートＦＧｎ＋１、中間絶縁膜（中間酸化膜）ＩＮｎ＋１及びコントロールゲートＣＧｎ＋１が順に形成される。トランジスタＴｎ＋１は、フローティングゲートＦＧｎ＋１、中間絶縁膜（中間酸化膜）ＩＮｎ＋１及びコントロールゲートＣＧｎ＋１を有する。コントロールゲートＣＧｎ＋１は、配線層４０２を介して、第２のワード線ＷＬ２に接続される。

図５は、図３のＢ−Ｂ線に沿ったメモリ装置の断面図であり、偶数番目のトランジスタＴｎ＋２の断面図である。他の偶数番目のトランジスタの構成も同様である。シリコン（Ｓｉ）基板４０１内には、素子分離領域ＥＳが設けられる。ソース及びドレイン間には、チャネル領域が設けられる。チャネル領域上には、絶縁膜が設けられる。その絶縁膜上には、フローティングゲートＦＧｎ＋２、中間絶縁膜（中間酸化膜）ＩＮｎ＋２及びコントロールゲートＣＧｎ＋２が順に形成される。トランジスタＴｎ＋２は、フローティングゲートＦＧｎ＋２、中間絶縁膜（中間酸化膜）ＩＮｎ＋２及びコントロールゲートＣＧｎ＋２を有する。コントロールゲートＣＧｎ＋２は、配線層５０２を介して、第１のワード線ＷＬ１に接続される。

以上のように、本実施形態によれば、偶数番目のトランジスタのゲートを第１のワード線ＷＬ１に接続し、奇数番目のトランジスタのゲートを第２のワード線ＷＬ２に接続することにより、書き込みトランジスタの両側に隣接するトランジスタのソース及びドレイン間に不要な電流を流すことを防止し、消費電力を低減することができる。

また、対象トランジスタのソース及びドレインを両側に隣接するトランジスタのソース及びドレインに接続することにより、メモリセル（トランジスタ）サイズを小さいくすることができる。

各々のトランジスタは、ソース及びドレインが隣接するトランジスタと共有するように接続される。偶数番目のトランジスタと奇数番目のトランジスタを分け、各々を別のワード線ＷＬ１及びＷＬ２に接続する。書き込み時には、この２本のワード線ＷＬ１及びＷＬ２に同時にワード線選択電圧（書き込み電圧）を印加しない。これにより、書き込みトランジスタに隣接するトランジスタのワード線は、常に０Ｖなので、電流が流れることはなく、図２の書き込み動作を実現できる。また、ワード線方向に素子分離領域が必要ないため、図３に示すように単位メモリセル（トランジスタ）面積を縮小することが可能となる。

（第２の実施形態）
図６は、本発明の第２の実施形態によるメモリ装置の構成例を示す図である。以下、本実施形態（図６）が第１の実施形態（図１）と異なる点を説明する。

隣接するトランジスタＴｎ−１及びＴｎのドレインは、分離される。隣接するトランジスタＴｎ＋１及びＴｎ＋２のドレインは、分離される。隣接するトランジスタＴｎ及びＴｎ＋１のソースは、相互に接続される。隣接するトランジスタＴｎ＋２及びＴｎ＋３のソースは、相互に接続される。

ソース線ＳＬｎ−２は、トランジスタＴｎ−１のソースに接続される。ビット線ＢＬｎ−１は、トランジスタＴｎ−１のドレインに接続される。ビット線ＢＬｎは、トランジスタＴｎのドレインに接続される。ソース線ＳＬｎは、トランジスタＴｎ及びＴｎ＋１のソースの相互接続点に接続される。ビット線ＢＬｎ＋１は、トランジスタＴｎ＋１のドレインに接続される。ビット線ＢＬｎ＋２は、トランジスタＴｎ＋２のドレインに接続される。ソース線ＳＬｎ＋２は、トランジスタＴｎ＋２及びＴｎ＋３のソースの相互接続点に接続される。ビット線ＢＬｎ＋３は、トランジスタＴｎ＋３のドレインに接続される。

ロウデコーダ１０２は、ソース線ＳＬｎ−２、ＳＬｎ及びＳＬｎ＋２にソース線選択電圧又はソース線非選択電圧を印加し、ビット線ＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１、ＢＬｎ＋２及びＢＬｎ＋３にビット線選択電圧又はビット線非選択電圧を印加する。

トランジスタＴｎに書き込みを行う場合、第１のワード線ＷＬ１にワード線選択電圧（例えば２Ｖ）を印加し、第２のワード線ＷＬ２にワード線非選択電圧（例えば０Ｖ）を印加し、ビット線ＢＬｎにビット線選択電圧（例えば０Ｖ）を印加し、ソース線ＳＬｎにソース線選択電圧（例えば０Ｖ）を印加し、他のビット線ＢＬｎ−１，ＢＬｎ＋１，ＢＬｎ＋２，ＢＬｎ＋３にビット線非線選択電圧（例えば２Ｖ）を印加し、他のソース線ＳＬｎ−２，ＳＬｎ＋２にソース線非選択電圧（例えば２Ｖ）を印加する。第１の実施形態と同様に、第２のワード線ＷＬ２にワード線非選択電圧（例えば０Ｖ）を印加することにより、書き込みトランジスタＴｎに隣接するトランジスタＴｎ＋１のソース及びドレイン間に不要な電流が流れないので、消費電力を低減することができる。

なお、第２のワード線ＷＬ２にはワード線非選択電圧（例えば０Ｖ）を印加するので、ビット線ＢＬｎ＋１及びＢＬｎ＋３にはビット線選択電圧（例えば０Ｖ）を印加してもよい。

図７は、図６のメモリ装置の表面図であり、２×３のトランジスタの２次元配列を示す。トランジスタＴｎは、コントロールゲートＣＧｎを有する。コントロールゲートＣＧｎ＋１は、トランジスタＴｎ＋１のコントロールゲートである。第１のワード線ＷＬ１は、偶数番目のトランジスタＴｎのコントロールゲートＣＧｎに接続される。第２のワード線ＷＬ２は、奇数番目のトランジスタＴｎ＋１のコントロールゲートＣＧｎ＋１に接続される。ビット線コンタクト部ＣＢは、トランジスタのドレインとビット線ＢＬｎ，ＢＬｎ＋１とを接続するコンタクト部である。ソース線コンタクト部ＣＳは、トランジスタのソースとソース線ＳＬｎとを接続するコンタクト部である。なお、図１０と同様に、素子を分離するための素子分離領域ＥＳが設けられる。

最小配線ピッチの半分の値をＦとしたとき、本実施形態の１個のトランジスタＴｎのサイズは、図１０のメモリ装置と同様に、ＬＶ×ＬＨ＝４Ｆ×４Ｆ＝１６Ｆ²になる。これに対し、図１１のＡＮＤ型メモリ装置では、１個のトランジスタＴｎのサイズはＬＶ×ＬＨ＝４Ｆ×７Ｆ＝２８Ｆ²になる。

本実施形態のメモリ装置は、対象トランジスタのソースが、その片側に隣接するトランジスタのソースと相互に接続されるので、図１１のメモリ装置よりトランジスタサイズを小さくすることができる。

ソース線を共有する２つのトランジスタを各々別のワード線ＷＬ１及びＷＬ２に接続し、これらのワード線ＷＬ１及びＷＬ２に同時にワード線選択電圧（書き込み電圧）を印加しないようにメモリ装置を構成する。これにより、素子分離領域を増やすことなく、図２と同様の書き込み動作を実現できる。

以上のように、第１及び第２の実施形態のメモリ装置は、コントロールゲート、フローティングゲート、ソース及びドレインを有する第１のトランジスタＴｎと、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第１のトランジスタＴｎのソースに接続される第２のトランジスタＴｎ＋１と、前記第１のトランジスタＴｎのコントロールゲートに接続される第１のワード線ＷＬ１と、前記第２のトランジスタＴｎ＋１のコントロールゲートに接続され、前記第１のワード線ＷＬ１とは異なる第２のワード線ＷＬ２とを有する。

第１の実施形態のメモリ装置は、さらに、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのドレインが前記第２のトランジスタＴｎ＋１のドレインに接続される第３のトランジスタＴｎ＋２と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第３のトランジスタＴｎ＋２のソースに接続される第４のトランジスタＴｎ＋３と、前記第１のトランジスタＴｎのドレインに接続される第１のビット線ＢＬｎ−１と、前記第２及び第３のトランジスタＴｎ＋１，Ｔｎ＋２のドレインの相互接続点に接続される第２のビット線ＢＬｎ＋１と、前記第４のトランジスタＴｎ＋３のドレインに接続される第３のビット線ＢＬｎ＋３とを有する。前記第１のワード線ＷＬ１は前記第３のトランジスタＴｎ＋２のコントロールゲートに接続され、前記第２のワード線ＷＬ２は前記第４のトランジスタＴｎ＋３のコントロールゲートに接続される。

また、第１の実施形態のメモリ装置は、さらに、前記第１及び第２のトランジスタＴｎ，Ｔｎ＋１のソースの相互接続点に接続される第１のソース線ＳＬｎと、前記第３及び第４のトランジスタＴｎ＋２，Ｔｎ＋３のソースの相互接続点に接続される第２のソース線ＳＬｎ＋２とを有する。前記第１のワード線ＷＬ１にワード線選択電圧を印加し、前記第１のビット線ＢＬｎ−１にビット線選択電圧を印加し、前記第１のソース線ＳＬｎにソース線選択電圧を印加し、前記第２のワード線ＷＬ２にワード線非選択電圧を印加し、前記第２のビット線ＢＬｎ＋１にビット線非選択電圧を印加し、前記第２のソース線ＳＬｎ＋２にソース線非選択電圧を印加することにより、前記第１のトランジスタＴｎのフローティングゲートに電荷を注入する。

また、第２の実施形態のメモリ装置は、さらに、前記第１のトランジスタＴｎのドレインに接続される第１のビット線ＢＬｎと、前記第２のトランジスタＴｎ＋１のドレインに接続される第２のビット線ＢＬｎ＋１と、コントロールゲート、フローティングゲート、ソース及びドレインを有する第３のトランジスタＴｎ＋２と、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第３のトランジスタＴｎ＋２のソースに接続される第４のトランジスタＴｎ＋３と、前記第３のトランジスタＴｎ＋２のドレインに接続される第３のビット線ＢＬｎ＋２と、前記第４のトランジスタＴｎ＋３のドレインに接続される第４のビット線ＢＬｎ＋３とを有する。前記第１のワード線ＷＬ１は前記第３のトランジスタＴｎ＋２のコントロールゲートに接続され、前記第２のワード線ＷＬ２は前記第４のトランジスタＴｎ＋３のコントロールゲートに接続される。

また、第２の実施形態のメモリ装置は、さらに、前記第１及び第２のトランジスタＴｎ，Ｔｎ＋１のソースの相互接続点に接続される第１のソース線ＳＬｎと、前記第３及び第４のトランジスタＴｎ＋２，Ｔｎ＋３のソースの相互接続点に接続される第２のソース線ＳＬｎ＋２とを有する。前記第１のワード線ＷＬ１にワード線選択電圧を印加し、前記第１のビット線ＢＬｎにビット線選択電圧を印加し、前記第１のソース線ＳＬｎにソース線選択電圧を印加し、前記第２のワード線ＷＬ２にワード線非選択電圧を印加し、前記第３のビット線ＢＬｎ＋２にビット線非選択電圧を印加し、前記第２のソース線ＳＬｎ＋２にソース線非選択電圧を印加することにより、前記第１のトランジスタＴｎのフローティングゲートに電荷を注入する。

第１及び第２のワード線ＷＬ１，ＷＬ２を設け、第１及び第２のトランジスタＴｎ，Ｔｎ＋１のソースを相互に接続することにより、消費電力を低減し、サイズを小さくすることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態によるメモリ装置の構成例を示す図である。 図１のメモリ装置の動作例を示すタイミングチャートである。 図１のメモリ装置の表面図である。 図３のＡ−Ａ線に沿ったメモリ装置の断面図である。 図３のＢ−Ｂ線に沿ったメモリ装置の断面図である。 本発明の第２の実施形態によるメモリ装置の構成例を示す図である。 図６のメモリ装置の表面図である。 ＮＯＲ型メモリ装置の構成例を示す図である。 ＡＮＤ型メモリ装置の構成例を示す図である。 図８のＮＯＲ型メモリ装置の表面図である。 図９のＡＮＤ型メモリ装置の表面図である。

符号の説明

１０１ カラムデコーダ
１０２ ロウデコーダ
Ｔｎ−１〜Ｔｎ＋３ トランジスタ
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＳＬｎ、ＳＬｎ＋２ ソース線
ＢＬｎ−１〜ＢＬｎ＋３ ビット線

Claims (5)

1. コントロールゲート、フローティングゲート、ソース及びドレインを有する第１のトランジスタと、
   コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第１のトランジスタのソースに接続される第２のトランジスタと、
   前記第１のトランジスタのコントロールゲートに接続される第１のワード線と、
   前記第２のトランジスタのコントロールゲートに接続され、前記第１のワード線とは異なる第２のワード線と
   を有することを特徴とするメモリ装置。
2. さらに、コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのドレインが前記第２のトランジスタのドレインに接続される第３のトランジスタと、
   コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第３のトランジスタのソースに接続される第４のトランジスタと、
   前記第１のトランジスタのドレインに接続される第１のビット線と、
   前記第２及び第３のトランジスタのドレインの相互接続点に接続される第２のビット線と、
   前記第４のトランジスタのドレインに接続される第３のビット線とを有し、
   前記第１のワード線は前記第３のトランジスタのコントロールゲートに接続され、前記第２のワード線は前記第４のトランジスタのコントロールゲートに接続されることを特徴とする請求項１記載のメモリ装置。
3. さらに、前記第１のトランジスタのドレインに接続される第１のビット線と、
   前記第２のトランジスタのドレインに接続される第２のビット線と、
   コントロールゲート、フローティングゲート、ソース及びドレインを有する第３のトランジスタと、
   コントロールゲート、フローティングゲート、ソース及びドレインを有し、そのソースが前記第３のトランジスタのソースに接続される第４のトランジスタと、
   前記第３のトランジスタのドレインに接続される第３のビット線と、
   前記第４のトランジスタのドレインに接続される第４のビット線とを有し、
   前記第１のワード線は前記第３のトランジスタのコントロールゲートに接続され、前記第２のワード線は前記第４のトランジスタのコントロールゲートに接続されることを特徴とする請求項１記載のメモリ装置。
4. さらに、前記第１及び第２のトランジスタのソースの相互接続点に接続される第１のソース線と、
   前記第３及び第４のトランジスタのソースの相互接続点に接続される第２のソース線とを有し、
   前記第１のワード線にワード線選択電圧を印加し、前記第１のビット線にビット線選択電圧を印加し、前記第１のソース線にソース線選択電圧を印加し、前記第２のワード線にワード線非選択電圧を印加し、前記第２のビット線にビット線非選択電圧を印加し、前記第２のソース線にソース線非選択電圧を印加することにより、前記第１のトランジスタのフローティングゲートに電荷を注入することを特徴とする請求項２記載のメモリ装置。
5. さらに、前記第１及び第２のトランジスタのソースの相互接続点に接続される第１のソース線と、
   前記第３及び第４のトランジスタのソースの相互接続点に接続される第２のソース線とを有し、
   前記第１のワード線にワード線選択電圧を印加し、前記第１のビット線にビット線選択電圧を印加し、前記第１のソース線にソース線選択電圧を印加し、前記第２のワード線にワード線非選択電圧を印加し、前記第３のビット線にビット線非選択電圧を印加し、前記第２のソース線にソース線非選択電圧を印加することにより、前記第１のトランジスタのフローティングゲートに電荷を注入することを特徴とする請求項３記載のメモリ装置。

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