JPH03265169A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 ・概要 ・産業上の利用分野 ・従来の技術および発明が解決しようとする課題（第２
図、第３図） ・ｔ！題を解決するための手段 ・作用 ・実施例（第１図） ・発明の効果 〔概　要〕 不揮発性半導体記憶装置の構成に関するものであり、 データ読出しの短縮化を可能とする不揮発性半導体装置
の提供を目的とし、 ソース・ドレインを順次直列接続されてなる複数の不揮
発性半導体記憶素子と、前記不揮発性半導体記憶素子の
一端のソース・ドレインに接続されたビット線と、前記
不揮発性半導体記憶素子の他端のソース・ドレインに接
続された接地線と、前記直列接続の不揮発性半導体記憶
素子のゲート電極にひとつおきに接続する第１のワード
線と、前記第１のワード線に未接続のひとつおきの不揮
発性半導体記憶素子のゲート電極に接続する第２のワー
ド線とを含み構成する。

〔産業上の利用分野〕

本発明は不揮発性半導体記憶装置の構成に関するもので
ある。

〔従来の技術および発明が解決しようとする課題〕第２
図（ａ）〜（ｄ）は不揮発性半導体記憶装置の一つであ
る従来例のＥ　Ｆ　ＲＯＭ　（Ｅｒａｓａｂｌｅａｎｄ
　Ｐｒｏｇｒａｍ＋ｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　
Ｍｅ＋ｗｏｒｙ）の構成を示す図である。

第２図（ａ）は等価回路図であり、図において、１〜４
はＦ　ＡＭ　ＯＳ　（Ｆｌｏａｔｉｎｇ　ｇａｔｅ　Ａ
ｖａｌａｎｃｈｅＭｅｔａｌ　０ｘｉｄｅ　Ｓｅ＋５ｉ
ｃｏｎｄｕｃｔｏｒ）　トランジスタであり、５はワー
ド線、６〜９は各トランジスタ１〜４のドレインに接続
するビット線、１０は共通接地線である。そして、１ａ
〜４ａは各トランジスタのコントロールゲート、Ｉｂ−
４ｂは各トランジスタのフローティングゲートである。

また、第２図（ｂ）は半導体装置としての回路パターン
配置の上面図であり、ビット線６〜９はコンタクトホー
ル６ａ〜９ａを介してトランジスタ１〜４の各ドレイン
ＩＣ〜４Ｃに接続され、接地ｖＡ１０はコンタクトホー
ル１１を介してソース１２に接続されている。

さらに、第２図（Ｃ）、第２図（ｄ）は、それぞれＰ型
Ｓｉ基板１３上に形成された第２図（ｂ）のＡ−Ａ断面
図、Ｂ−Ｂ断面図を示している。

このように、第２図のＥＦＲＯＭのメモリセルトランジ
スタ１〜４は、いわばＮチャネルＭＯＳトランジスタの
ゲート下にフローティングゲートがあるような構造にな
っている。

次にＥＰＲＯＭの書込み動作について、概略説明する。

まず、紫外線を照射するとフローティングゲート１ｂ〜
４ｂから電荷が逃げ、該フローティングゲー）１ｂ〜４
ｂに蓄積される電荷はゼロになる。この状態でワード線
５を介してコントロールゲートに所定の電圧を印加する
とトランジスタが導通し、次いで選択されたビット線を
介して所定のドレインに高電圧を印加すると、該ドレイ
ン近傍でアバランシェブレークダウンが起きる。

これにより、高エネルギーを得た電子の一部がフローテ
ィングゲートに捕獲される。

このように、選択されたワード線とビット線との交点に
位置するトランジスタのフローティングゲートにのみ選
択的に情報の書込みを行うことにより、ＥＰＲＯＭ全体
の書込みが行われる。

次にＥＦＲＯＭの読出し動作について、説明する。

続出し動作においても、複数のワード線のうちの一本に
所定の電圧を印加するとともに、複数のビット線のうち
の一本を選択してその交点に位置スルトランジスタを選
択する。このトランジスタが書込みトランジスタであれ
ば、すなわちフローティングゲートに電子が蓄積されて
いれば、ワード線を介してコントロールゲートに所定の
電圧を印加してもＯＮせず、従ってビット線に電流は流
れない。

一方、未書込みトランジスタであれば、すなわちフロー
ティングゲートに電子が蓄積されていなければ、ワード
線を介してコントロールゲートに印加した電圧により該
トランジスタはＯＮＬ、ピント線から接地線に向かって
電流が流れる。このようにして、不図示のセンス回路で
ビット線に涜れる電流の有真によって、情報の検出を行
う。

ところで、マイクロプロセ・ノサの高速化に伴い、ＥＰ
ＲＯＭの動作も高速化が要求されている。

そこで、その一つの方法としてメモリセルトランジスタ
のゲート長を短くして電流駆動能力を増大することが行
われている。

しかし、第２図（ｂ）の上面図のように、ゲート長を短
くするとワード線の幅も同様に細くすることになり、ワ
ード線の抵抗が大きくなる。このため、時定数が増加し
てワード線の信号伝達が遅延し、充分な高速化が図れな
いという問題がある。

特に、第２図（ｃ）の断面図に示すように、ワード線の
下地となっているフローティングゲートの形状の影響を
受けてワード線を形成するポリＳｉ膜やシリサイド膜の
厚さが該段差で薄くなる結果、この部分で抵抗がより増
大する。このため、−層、信号伝達の遅延を招く問題が
ある。

これを改善するものとして、本出願人より第３図（ａ）
、　　（ｂ）に示すパターン構成のＥＰＲＯＭが提案さ
れている。同図（ａ）は等価回路図で、同図（ｂ）はそ
のパターン配置を示す上面図である。図において、１４
〜１７はメモリセルトランジスタ、１８はワード線、１
９，２１．２３が接地線、２０．２２がピント線であり
、１４ａ−１７３がコントロールゲートである。また、
１９ａ〜２３ａそれぞれ対応するビット線または接地線
のソース・ドレインを接続するコンタクトホールである
。

この回路では、ワード線１８を太くして直線状に延ばし
、そこから枝状に細いワード線を延ばして各メモリセル
トランジスタのコントロールケート１４ａ〜１７ａを形
成している。これにより、ワード線１８の幅はコントロ
ールゲー）１４ａ〜１７ａのゲート長に無関係に太く形
成することできるとともに、該ワードｖＡ１８の下は段
差がないので、ポリＳｉ膜またはシリサイド膜からなる
ワード線の厚さが薄くなることもない。このため、ワー
ド線のより低抵抗化を図ることができ、各メモリセルト
ランジスタへの信号伝達の高速化が可能となる。

次に第３図の回路の読出し動作について説明する。

例えば、メモリセルトランジスタ１４が選択されるとき
、ワード線１８に５Ｖ、　　ビ・ノド線２０に１Ｖ、接
地線１９にＯＶ、接地線２１に１■の電圧が設定される
。このとき、ビット線２０を通して該トランジスタ１４
が電流を流すか流さないかを検知してトランジスタ１４
のデータを読出す。

データ“１″ではＦＣに電荷が蓄積されていないので、
トランジスタは導通状態となる。一方、データ″０″で
はＣＧに電荷が蓄積されているので、トランジスタは導
通しない。

いま、トランジスタ１４のデータは“１°゛であるとす
ると、ビット線２０にはｉｉｔ流が流れて該トランジス
タ２０のデータ″１″が読出される。

次に、引き続いてメモリセルトランジスタ１５を選択す
るときには、接地線１９をＩＶ、接地線２１をＯＶに設
定する。このトランジスタ１５のデータが０″であると
すると、該トランジスタはＯＮ状態にならないので、ビ
ット線２０には電流が流れず、該トランジスタ１５のデ
ーラダ°０”が読出される。

ところで、第３図の回路構成によれば、選択トランジス
タを、書込みデータ′１”のトランジスタ１４から書込
みデータ“０”のトランジスタ１５に変えた後も、ビッ
ト線２０に一定時間、電流が流れ続ける。すなわち、接
地線１９をＯｖ→ＩＶに、接地線２１をＩＶ→ＱＶに印
加電圧を変えた後も、一定時間、を流が流れ続ける。こ
れは接地線１９をＯＶ→１■にしても、該接地線１９の
充電に時間を要し、直ちにメモリセルトランジスタ１４
が○ＦＦＬないからである。

このため、メモリセルトランジスタ１５の正確なデータ
の読出しのためには、接地線１９が充電されて、トラン
ジスタ１４がＯＦＦするまで待たなければならず、続出
し時間に時間がかかるという問題がある。

本発明はかかる従来の問題点に鑑みて創作されたもので
あり、データ続出しの短縮化を可能とする不揮発性半導
体記憶装置の提供を目的とする。

（４１題を解決するための手段〕 上記課題は、ソース・ドレインを順次直列接続されてな
る複数の不揮発性半導体記憶素子と、前記不揮発性半導
体記憶素子の一端のソース・ドレインに接続されたビッ
ト線と、前記不揮発性半導体記憶素子の他端のソース・
ドレインに接続された接地線と、前記直列接続の不揮発
性半導体記憶素子のゲート電極にひとつおきに接続する
第１のワード線と、前記第１のワード線に未接続のひと
つおきの不揮発性半導体記憶素子のゲート電極に接続す
る第２のワード線とを有することを特徴とする半導体記
憶装置により解決される。

ればならないという問題を解決することができる。

このため、読出し時間の高速化が可能になる。

〔作　用〕

本発明によれば、隣接するメモリセルトランジスタのゲ
ートは、それぞれ第１のワード線、第２のワード線に別
々に接続しているので、例えば第１のワード線が選択さ
れたとき、第２のワード線はかならず非選択の状態にあ
る。すなわち、隣接するメモリセルトランジスタが同時
に選択されることはない。

すなわち、非選択のトランジスタは必ずＯＦＦするので
、隣接するメモリセルトランジスタのデータを、共通す
るビット線から順次連続して読出しても、非選択状態と
なった先のトランジスタからビット線にｉｔ流が流れ込
むことはなく、次の選択トランジスタのデータ読出しに
は全く影響しない。

これにより、従来のような、接地線の電位が安定になる
まで隣接トランジスタの選択を待たなけ〔実施例〕 次に図を参照しながら本発明の実施例について説明をす
る。

第１図（ａ）〜（ｄ）は本発明の実施例に係るＥＰＲＯ
Ｍの構成を示す図である。

第１図（ａ）は等価回路図、第１図（ｂ）はパターン配
置を示す上面図である０図において、２４〜２７は記憶
素子としてのＦＡＭＯ５）ランジスタであり、隣接する
トランジスタのソース・ドレインが接続されて直列接続
となっている。また、２８．２９はそれぞれ第１のワー
ド線、第２のワード線であり、直列接続されたトランジ
スタのコントロールゲートににひとつおきに互い違いに
接続している。すなわち、第１のワード線２８はトラン
ジスタ２５のコントロールゲート２５ａおよびトランジ
スタ２７のコントロールゲー）２７ａに接続している。

また、第２のワード線２９はトランジスタ２４のコント
ロールゲート２４ａおよびトランジスタ２６のコントロ
ールゲート２６ａに接続している。３０，３２．３４は
ピント線であり、３１．３３は接地線である。

なお、第１図（Ｃ）、第１図（ｄ）は、それぞれ第１図
（ｂ）の上面図におけるＡ−Ａ矢視断面図、Ｂ−Ｂ矢視
断面図を示しており、図において、３５はＳｉ基板、３
０ｃ〜３３ｃはソース・ドレインであり、コンタクトホ
ール３０ａ〜３４ａを介してビット線または接地線に接
続している。

次に第１図のＥＦＲＯＭの読出し動作について説明する
。

例えば、図においてメモリセルトランジスタ２５にはデ
ータ″１”が、またメモリセルトランジスタ２６にデー
タ“０″が書き込まれており、いま、トランジスタ２５
からデータ″１″を読み出す場合について説明する。

トランジスタ２５を選択するために、ワード線２Ｂに５
Ｖ、　ピッ）ｍ３２にＩＶ、接地線３１にＯＶの電圧が
印加される。データ“１″ではＦＧに電荷が蓄積されて
いないので、トランジスタ２５は導通状態となる。これ
により、ピント線３２には電流が流れて該トランジスタ
２５のデータ“１”が読出される。

次に、引き続いて、トランジスタ２５から隣接するトラ
ンジスタ２６に選択を切り換えて書込みデータを読み出
す。このときには、第２のワード線２９が選択され、接
地線３３が１■→ＯＶに設定される。一方、第１のワー
ド線２８は非選択となり、接地線３１はＯｖ→１ｖに設
定される。

トランジスタ２６の書込みデータは“０”であるから、
トランジスタ２６は非導通状態のままであり、ビット線
３２には電流が流れない。これによりトランジスタ２６
のデータ″０”が読出される。

ところで、本発明の実施例によれば、隣接するトランジ
スタの第１．第２のワード線２８．２９は非接続となる
ようにしている。このため、トランジスタ２６が選択さ
れるとき、トランジスタ２５は非選択でＯＦＦの状態に
あるから、接地線３ｌのＯ■→１■への充電回復が遅れ
たとしても、トランジスタ２６のビット線３２への読出
し電流には全く影響を与えない。

すなわち、本発明の実施例によれば、接地線３１のＯｖ
→１ｖへの充電回復状態に関係なく、ワード線の選択を
切り換えて隣接するメモリセルトランジスタ２６の読出
しを行うことができる。これにより、従来に比べて読出
し時間を大幅に短縮することができる。

また、本発明の実施例によれば、第１のワード線２８と
第２のワード線２９を用いることにより、−本のワード
線に接続するメモリセルトランジスタの数を半分にして
いるので、ワード線に接続する負荷容量も減少する。こ
れにより、ワード線の選択・非選択時間も短くなるので
、読出し時間の更なる短縮化が可能になる。

更に、第１図（ｂ）の上面図に示すように、本発明の実
施例によれば、直線状に延びるワード線に対して、各ト
ランジスタのコントロールゲートは枝状に接続するよう
なパターン構成をしている。

これにより、ワード線の抵抗をコントロールゲートの形
状やコントロールゲート領域付近の段差による抵抗の増
大から切り離すことができるので、ワード線を形成する
ポリ５ｉｌｌやシリサイド膜の幅や厚さを増やすことに
より、より読出し時間を短縮することができる。

〔発明の効果〕

以上説明したように、本発明によれば、隣接トランジス
タのワード線を別にしたので、隣接トランジスタが同時
に導通状態になることを避けることができる。このため
、接地線の充電回復に時間がかかっても、非選択となっ
たトランジスタを介してビット線から該接地線に電流が
流れ込むことはない。従って、非選択となったトランジ
スタの接地線の電位の安定いかんにかかわらず、隣接ト
ランジスタを選択することができるので、読出し時間の
大幅な短縮化が可能となる。

また、ワード線に接続するコントロールゲート数の半減
によって負荷容量が減少したので、より読出し時間の短
縮が可能となる。

更に、各トランジスタのコントロールゲートは、直線状
に延びるワード線に枝状に接続するようなパターン構成
をしているので、ワード線の抵抗をコントロールゲート
の形状やコントロールゲート領域付近の段差による抵抗
の増大から切り離して容量の減少を図ることができる。

これにより、続出し時間を一層、短縮することができる
。

【図面の簡単な説明】

第１図は、本発明の実施例に係る半導体記憶装置の説明
図、 第２図は、従来例に係る半導体記憶装置の説明図、 第３図は、別の従来例に係る半導体記憶装置の説明図で
ある。 （符号の説明） ２４〜２７・・・メモリセルトランジスタ、２８・・・
第１のワード線、 ２９・・・第２のワード線、 ３０．３２．３４・・・ピント線、 ３１．３３・・・接地線、 ２４ａ〜２７ａ・・・コントロールゲート、２４ｂ〜２
７ｂ・・・フローティングゲート、３０ａ〜３４ａ・・
・コンタクトホール、３０ｃ〜３４ｃ・・・ソース・ド
レイン、３５・・・Ｓｉ基板。

Claims (2)

【特許請求の範囲】
1. （１）ソース・ドレインを順次直列接続されてなる複数
   の不揮発性半導体記憶素子と、 前記不揮発性半導体記憶素子の一端のソース・ドレイン
   に接続されたビット線と、 前記不揮発性半導体記憶素子の他端のソース・ドレイン
   に接続された接地線と、 前記直列接続の不揮発性半導体記憶素子のゲート電極に
   ひとつおきに接続する第１のワード線と、前記第１のワ
   ード線に未接続のひとつおきの不揮発性半導体記憶素子
   のゲート電極に接続する第２のワード線とを有すること
   を特徴とする半導体記憶装置。
2. （２）請求項１の前記不揮発性半導体記憶素子の各ゲー
   ト電極は、直線状のワード線に対して枝状に延びた状態
   で接続されてなるパターン配置であることを特徴とする
   半導体記憶装置。