JP2000068485A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000068485A JP2000068485A JP10239050A JP23905098A JP2000068485A JP 2000068485 A JP2000068485 A JP 2000068485A JP 10239050 A JP10239050 A JP 10239050A JP 23905098 A JP23905098 A JP 23905098A JP 2000068485 A JP2000068485 A JP 2000068485A
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Abstract
(57)【要約】
【課題】 内部構成を複雑にすることなく、誤書き込み
を確実に防止できる半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、仮想接地方
式のメモリセルアレイ２と、第１〜第３のソース線選択
トランジスタＱs11〜Ｑs1n，Ｑs21〜Ｑs2n，Ｑs31〜Ｑs
3nと、第１〜第３のドレイン線選択トランジスタＱd11
〜Ｑd1n，Ｑd21〜Ｑd2n，Ｑd31〜Ｑd3nとを備える。隣
接する２本のソース線のうち一方のソース線について
は、第２および第３のソース線選択トランジスタに接続
し、これらトランジスタのいずれか一方を必ずオンさせ
るようにし、かつ、隣接する２本のドレイン線のうち一
方のドレイン線については、第２および第３のドレイン
線選択トランジスタに接続し、これらトランジスタのい
ずれか一方を必ずオンさせるようにする。このため、ど
のメモリセルにデータを書き込む場合でも、ソース線お
よびドレイン線がフローティング状態になることはな
い。
を確実に防止できる半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、仮想接地方
式のメモリセルアレイ２と、第１〜第３のソース線選択
トランジスタＱs11〜Ｑs1n，Ｑs21〜Ｑs2n，Ｑs31〜Ｑs
3nと、第１〜第３のドレイン線選択トランジスタＱd11
〜Ｑd1n，Ｑd21〜Ｑd2n，Ｑd31〜Ｑd3nとを備える。隣
接する２本のソース線のうち一方のソース線について
は、第２および第３のソース線選択トランジスタに接続
し、これらトランジスタのいずれか一方を必ずオンさせ
るようにし、かつ、隣接する２本のドレイン線のうち一
方のドレイン線については、第２および第３のドレイン
線選択トランジスタに接続し、これらトランジスタのい
ずれか一方を必ずオンさせるようにする。このため、ど
のメモリセルにデータを書き込む場合でも、ソース線お
よびドレイン線がフローティング状態になることはな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
書き換えが可能な半導体記憶装置に関し、特に仮想接地
方式のメモリセルアレイを有する半導体記憶装置を対象
とする。
書き換えが可能な半導体記憶装置に関し、特に仮想接地
方式のメモリセルアレイを有する半導体記憶装置を対象
とする。
【０００２】
【従来の技術】図６は従来の仮想接地方式（Virtual Gr
ound Array）のNOR型マスクROMの平面図、図７は図６の
等価回路図である。
ound Array）のNOR型マスクROMの平面図、図７は図６の
等価回路図である。
【０００３】図７に示すように、従来のマスクROMは、
複数のメモリセル１をマトリクス状に配置し、同一行の
メモリセル１の制御ゲートを共通に接続してワード線を
構成し、同一列のメモリセル１のソースを共通に接続し
てソース線を構成し、同一列のメモリセル１のドレイン
を共通に接続してドレイン線を構成している。
複数のメモリセル１をマトリクス状に配置し、同一行の
メモリセル１の制御ゲートを共通に接続してワード線を
構成し、同一列のメモリセル１のソースを共通に接続し
てソース線を構成し、同一列のメモリセル１のドレイン
を共通に接続してドレイン線を構成している。
【０００４】図７のマスクROMへのデータの書き込み
は、製造工程中にメモリセル１のしきい値を変化させる
ことにより行う。具体的には、メモリセル１のチャネル
部分への不純物イオンの注入量（インプラ量）を変える
ことにより、メモリセル１のしきい値を変化させる。
は、製造工程中にメモリセル１のしきい値を変化させる
ことにより行う。具体的には、メモリセル１のチャネル
部分への不純物イオンの注入量（インプラ量）を変える
ことにより、メモリセル１のしきい値を変化させる。
【０００５】一方、図７のマスクROMからのデータの読
み出しは以下の手順で行う。例えば、図７のメモリセル
１ａのデータを読み出す場合には、すべての選択ゲート
SG１〜SG４を電源電圧Ｖddに、メモリセル１ａが接続さ
れたゲート線Ｇｎを電源電圧Ｖddに、それ以外のゲート
線を接地電圧Ｖssに、ソースコンタクトSC１より左側の
ソースコンタクトすべてを接地電圧Ｖssに、ソースコン
タクトSC２より右側のソースコンタクトすべてを電源電
圧Ｖddに、ドレインコンタクトDC１より左側のドレイン
コンタクトすべてを接地電圧Ｖssに、ドレインコンタク
トDC２より右側のドレインコンタクトすべてを電源電圧
Ｖddにそれぞれ設定し、ドレインコンタクトDC２に流れ
込む電流の大きさにより「０」と「１」を判別する。
み出しは以下の手順で行う。例えば、図７のメモリセル
１ａのデータを読み出す場合には、すべての選択ゲート
SG１〜SG４を電源電圧Ｖddに、メモリセル１ａが接続さ
れたゲート線Ｇｎを電源電圧Ｖddに、それ以外のゲート
線を接地電圧Ｖssに、ソースコンタクトSC１より左側の
ソースコンタクトすべてを接地電圧Ｖssに、ソースコン
タクトSC２より右側のソースコンタクトすべてを電源電
圧Ｖddに、ドレインコンタクトDC１より左側のドレイン
コンタクトすべてを接地電圧Ｖssに、ドレインコンタク
トDC２より右側のドレインコンタクトすべてを電源電圧
Ｖddにそれぞれ設定し、ドレインコンタクトDC２に流れ
込む電流の大きさにより「０」と「１」を判別する。
【０００６】同様に、図７のメモリセル１ｂ，１ｃ，１
ｄのデータを読み出す場合は、選択ゲートSG１〜SG４、
ゲート線Ｇ１〜Ｇｍ、ソースコンタクトSC１〜SC３、ド
レインコンタクトDC１〜DC３のそれぞれに、図８に示す
ような電圧を印加する。
ｄのデータを読み出す場合は、選択ゲートSG１〜SG４、
ゲート線Ｇ１〜Ｇｍ、ソースコンタクトSC１〜SC３、ド
レインコンタクトDC１〜DC３のそれぞれに、図８に示す
ような電圧を印加する。
【０００７】図７に示したマスクＲＯＭ内の各メモリセ
ル１を、浮遊ゲートを有するトランジスタに置き換えれ
ば、仮想接地方式のNOR型EPROMが得られる。図９は従来
の仮想接地方式のNOR型EPROMの等価回路図である。
ル１を、浮遊ゲートを有するトランジスタに置き換えれ
ば、仮想接地方式のNOR型EPROMが得られる。図９は従来
の仮想接地方式のNOR型EPROMの等価回路図である。
【０００８】図９のEPROMのデータ消去を行う場合は、
半導体基板上から紫外線を照射し、浮遊ゲート内の電子
を放出させる。また、図９のEPROMのデータ読み出し
は、上述した図７のマスクROMのデータ読み出しとほぼ
同様の手順で行う。
半導体基板上から紫外線を照射し、浮遊ゲート内の電子
を放出させる。また、図９のEPROMのデータ読み出し
は、上述した図７のマスクROMのデータ読み出しとほぼ
同様の手順で行う。
【０００９】一方、図９のEPROMへのデータの書き込み
は、以下の手順で行う。例えば、図９のメモリセル１ａ
にデータを書き込む場合は、すべての選択ゲートSG１〜
SG４を電源電圧Ｖddに、メモリセル１ａが接続されたゲ
ート線Ｇｎを電源電圧Ｖddよりも高い電圧Ｖpdに、それ
以外のゲート線を接地電圧Ｖssに、ソースコンタクトSC
１より左側のソースコンタクトすべてを接地電圧Ｖss
に、ソースコンタクトSC２より右側のソースコンタクト
すべてを電圧Ｖpdに、ドレインコンタクトDC１より左側
のドレインコンタクトすべてを接地電圧Ｖssに、ドレイ
ンコンタクトDC２より右側のドレインコンタクトすべて
を電圧Ｖpdにそれぞれ設定した状態で、メモリセル１ａ
のチャネル部分から浮遊ゲートに電子を注入する。以上
の操作により、浮遊ゲートに電子が注入されたメモリセ
ルのしきい値電圧を電源電圧Ｖddよりも高くすることが
できる。
は、以下の手順で行う。例えば、図９のメモリセル１ａ
にデータを書き込む場合は、すべての選択ゲートSG１〜
SG４を電源電圧Ｖddに、メモリセル１ａが接続されたゲ
ート線Ｇｎを電源電圧Ｖddよりも高い電圧Ｖpdに、それ
以外のゲート線を接地電圧Ｖssに、ソースコンタクトSC
１より左側のソースコンタクトすべてを接地電圧Ｖss
に、ソースコンタクトSC２より右側のソースコンタクト
すべてを電圧Ｖpdに、ドレインコンタクトDC１より左側
のドレインコンタクトすべてを接地電圧Ｖssに、ドレイ
ンコンタクトDC２より右側のドレインコンタクトすべて
を電圧Ｖpdにそれぞれ設定した状態で、メモリセル１ａ
のチャネル部分から浮遊ゲートに電子を注入する。以上
の操作により、浮遊ゲートに電子が注入されたメモリセ
ルのしきい値電圧を電源電圧Ｖddよりも高くすることが
できる。
【００１０】同様に、図９のメモリセル１ｂ，１ｃ，１
ｄにデータを書き込む場合の電圧設定方法は図１０に示
す通りである。
ｄにデータを書き込む場合の電圧設定方法は図１０に示
す通りである。
【００１１】
【発明が解決しようとする課題】図９のEPROMにデータ
を書き込む場合、一部のソース線やドレイン線がフロー
ティング状態になるという問題があり、非選択セルに誤
ってデータが書き込まれるおそれがある。
を書き込む場合、一部のソース線やドレイン線がフロー
ティング状態になるという問題があり、非選択セルに誤
ってデータが書き込まれるおそれがある。
【００１２】例えば、図１１はメモリセル１ｂにデータ
を書き込む場合の各ソース線やドレイン線の電圧を示し
た図である。図示のように、メモリセル１ｂのドレイン
線Ｄ21に電圧Ｖpdが、ソース線Ｓ21に接地電圧Ｖssが印
加されてメモリセル１ｂのデータ書き込みが行われる
が、このとき、ソース線Ｓ21の右隣のドレイン線Ｄ22は
フローティング状態（Ｆ）になる。このため、ソース線
Ｓ22が接地電圧Ｖssになるまでの間にメモリセル１ｄに
誤ってデータが書き込まれるおそれがある。同様に、メ
モリセル１ｄへのデータ書き込みを行う場合にも、その
隣のメモリセル１ｃに誤ってデータが書き込まれるおそ
れがある。
を書き込む場合の各ソース線やドレイン線の電圧を示し
た図である。図示のように、メモリセル１ｂのドレイン
線Ｄ21に電圧Ｖpdが、ソース線Ｓ21に接地電圧Ｖssが印
加されてメモリセル１ｂのデータ書き込みが行われる
が、このとき、ソース線Ｓ21の右隣のドレイン線Ｄ22は
フローティング状態（Ｆ）になる。このため、ソース線
Ｓ22が接地電圧Ｖssになるまでの間にメモリセル１ｄに
誤ってデータが書き込まれるおそれがある。同様に、メ
モリセル１ｄへのデータ書き込みを行う場合にも、その
隣のメモリセル１ｃに誤ってデータが書き込まれるおそ
れがある。
【００１３】本発明は、このような点に鑑みてなされた
ものであり、その目的は、内部構成を複雑にすることな
く、誤書き込みを確実に防止できる半導体記憶装置を提
供することにある。
ものであり、その目的は、内部構成を複雑にすることな
く、誤書き込みを確実に防止できる半導体記憶装置を提
供することにある。
【００１４】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、制御ゲートおよび浮遊ゲートを有す
るメモリセルを、行方向および列方向にマトリクス状に
配置したメモリセルアレイを備え、同一行の各メモリセ
ルの制御ゲートを共通に接続して行線を構成し、かつ、
同一列の各メモリセルのソースを共通に接続してソース
線を構成し、かつ、同一列の各メモリセルのドレインを
共通に接続してドレイン線を構成した仮想接地方式の半
導体記憶装置において、第１〜第６の選択ゲート線と、
前記第１の選択ゲート線に各ゲート端子が接続される複
数の第１のソース線選択トランジスタと、前記第２の選
択ゲート線に各ゲート端子が接続される複数の第２のソ
ース線選択トランジスタと、前記第３の選択ゲート線に
各ゲート端子が接続される複数の第３のソース線選択ト
ランジスタと、前記第４の選択ゲート線に各ゲート端子
が接続される複数の第１のドレイン線選択トランジスタ
と、前記第５の選択ゲート線に各ゲート端子が接続され
る複数の第２のドレイン線選択トランジスタと、前記第
６の選択ゲート線に各ゲート端子が接続される複数の第
３のドレイン線選択トランジスタと、を備え、隣接する
２本のソース線のうち一方のソース線には対応する前記
第１のソース線選択トランジスタのソース端子が接続さ
れ、他方のソース線には対応する前記第２および第３の
ソース線選択トランジスタのソース端子が接続され、隣
接する２本のドレイン線のうち一方のドレイン線には対
応する前記第１のドレイン線選択トランジスタのソース
端子が接続され、他方のドレイン線には対応する前記第
２および第３のソース線選択トランジスタのソース端子
が接続され、前記メモリセルへのデータ書き込み時にい
ずれのソース線もフローティング状態にならないように
前記第１〜第３のソース線選択トランジスタをオン・オ
フ制御し、前記メモリセルへのデータ書き込み時にいず
れのドレイン線もフローティング状態にならないように
前記第１〜第３のドレイン線選択トランジスタをオン・
オフ制御する。
ために、本発明は、制御ゲートおよび浮遊ゲートを有す
るメモリセルを、行方向および列方向にマトリクス状に
配置したメモリセルアレイを備え、同一行の各メモリセ
ルの制御ゲートを共通に接続して行線を構成し、かつ、
同一列の各メモリセルのソースを共通に接続してソース
線を構成し、かつ、同一列の各メモリセルのドレインを
共通に接続してドレイン線を構成した仮想接地方式の半
導体記憶装置において、第１〜第６の選択ゲート線と、
前記第１の選択ゲート線に各ゲート端子が接続される複
数の第１のソース線選択トランジスタと、前記第２の選
択ゲート線に各ゲート端子が接続される複数の第２のソ
ース線選択トランジスタと、前記第３の選択ゲート線に
各ゲート端子が接続される複数の第３のソース線選択ト
ランジスタと、前記第４の選択ゲート線に各ゲート端子
が接続される複数の第１のドレイン線選択トランジスタ
と、前記第５の選択ゲート線に各ゲート端子が接続され
る複数の第２のドレイン線選択トランジスタと、前記第
６の選択ゲート線に各ゲート端子が接続される複数の第
３のドレイン線選択トランジスタと、を備え、隣接する
２本のソース線のうち一方のソース線には対応する前記
第１のソース線選択トランジスタのソース端子が接続さ
れ、他方のソース線には対応する前記第２および第３の
ソース線選択トランジスタのソース端子が接続され、隣
接する２本のドレイン線のうち一方のドレイン線には対
応する前記第１のドレイン線選択トランジスタのソース
端子が接続され、他方のドレイン線には対応する前記第
２および第３のソース線選択トランジスタのソース端子
が接続され、前記メモリセルへのデータ書き込み時にい
ずれのソース線もフローティング状態にならないように
前記第１〜第３のソース線選択トランジスタをオン・オ
フ制御し、前記メモリセルへのデータ書き込み時にいず
れのドレイン線もフローティング状態にならないように
前記第１〜第３のドレイン線選択トランジスタをオン・
オフ制御する。
【００１５】また、本発明は、制御ゲートおよび浮遊ゲ
ートを有するメモリセルを、行方向および列方向にマト
リクス状に配置したメモリセルアレイを備え、同一行の
各メモリセルの制御ゲートを共通に接続して行線を構成
し、かつ、同一列の各メモリセルのソースを共通に接続
してソース線を構成し、かつ、同一列の各メモリセルの
ドレインを共通に接続してドレイン線を構成した仮想接
地方式の半導体記憶装置において、第１〜第６の選択ゲ
ート線と、前記第１の選択ゲート線に各ゲート端子が接
続される複数の第１のソース線選択トランジスタと、前
記第２の選択ゲート線に各ゲート端子が接続される複数
の第２のソース線選択トランジスタと、前記第３の選択
ゲート線に各ゲート端子が接続される複数の第３のソー
ス線選択トランジスタと、を備え、隣接する２本のソー
ス線のうち一方のソース線には対応する前記第１のソー
ス線選択トランジスタのソース端子が接続され、他方の
ソース線には対応する前記第２および第３のソース線選
択トランジスタのソース端子が接続され、前記メモリセ
ルへのデータ書き込み時にいずれのソース線もフローテ
ィング状態にならないように前記第１〜第３のソース線
選択トランジスタをオン・オフ制御する。
ートを有するメモリセルを、行方向および列方向にマト
リクス状に配置したメモリセルアレイを備え、同一行の
各メモリセルの制御ゲートを共通に接続して行線を構成
し、かつ、同一列の各メモリセルのソースを共通に接続
してソース線を構成し、かつ、同一列の各メモリセルの
ドレインを共通に接続してドレイン線を構成した仮想接
地方式の半導体記憶装置において、第１〜第６の選択ゲ
ート線と、前記第１の選択ゲート線に各ゲート端子が接
続される複数の第１のソース線選択トランジスタと、前
記第２の選択ゲート線に各ゲート端子が接続される複数
の第２のソース線選択トランジスタと、前記第３の選択
ゲート線に各ゲート端子が接続される複数の第３のソー
ス線選択トランジスタと、を備え、隣接する２本のソー
ス線のうち一方のソース線には対応する前記第１のソー
ス線選択トランジスタのソース端子が接続され、他方の
ソース線には対応する前記第２および第３のソース線選
択トランジスタのソース端子が接続され、前記メモリセ
ルへのデータ書き込み時にいずれのソース線もフローテ
ィング状態にならないように前記第１〜第３のソース線
選択トランジスタをオン・オフ制御する。
【００１６】請求項１，４の発明を、例えば図１に対応
づけて説明すると、「第１〜第６の選択ゲート線」はセ
レクトゲート線SG０〜SG５に、「第１のソース線選択ト
ランジスタ」は第１のソース線選択トランジスタＱs11
〜Ｑs1nに、「第２のソース線選択トランジスタ」は第
２のソース線選択トランジスタＱs21〜Ｑs2nに、「第３
のソース線選択トランジスタ」は第３のソース線選択ト
ランジスタＱs31〜Ｑs3nに、「第１のドレイン線選択ト
ランジスタ」は第１のドレイン線選択トランジスタＱd1
1〜Ｑd1nに、「第２のドレイン線選択トランジスタ」は
第２のドレイン線選択トランジスタＱd21〜Ｑd2nに、
「第３のドレイン線選択トランジスタ」は第３のドレイ
ン線選択トランジスタＱd31〜Ｑd3nに、それぞれ対応す
る。
づけて説明すると、「第１〜第６の選択ゲート線」はセ
レクトゲート線SG０〜SG５に、「第１のソース線選択ト
ランジスタ」は第１のソース線選択トランジスタＱs11
〜Ｑs1nに、「第２のソース線選択トランジスタ」は第
２のソース線選択トランジスタＱs21〜Ｑs2nに、「第３
のソース線選択トランジスタ」は第３のソース線選択ト
ランジスタＱs31〜Ｑs3nに、「第１のドレイン線選択ト
ランジスタ」は第１のドレイン線選択トランジスタＱd1
1〜Ｑd1nに、「第２のドレイン線選択トランジスタ」は
第２のドレイン線選択トランジスタＱd21〜Ｑd2nに、
「第３のドレイン線選択トランジスタ」は第３のドレイ
ン線選択トランジスタＱd31〜Ｑd3nに、それぞれ対応す
る。
【００１７】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置について、図面を参照しながら具体的に説明する。以
下では、半導体記憶装置の一例として、仮想接地方式の
NOR型EPROMについて説明する。
置について、図面を参照しながら具体的に説明する。以
下では、半導体記憶装置の一例として、仮想接地方式の
NOR型EPROMについて説明する。
【００１８】図１は仮想接地方式のNOR型EPROMの一実施
形態の等価回路図である。図１のEPROMは、図９と同様
に、複数のメモリセル１がマトリクス状に配置されたメ
モリセルアレイ２を有し、同一行のメモリセル１内の制
御ゲートは共通に接続されてワード線Ｇ１〜Ｇｍを構成
している。また、列方向に隣接するメモリセルのソース
は共通に接続されてソース線Ｓ11〜Ｓn2を構成し、同じ
く列方向に隣接するメモリセルのドレインは共通に接続
されてドレイン線Ｄ11〜Ｄn2を構成している。これらソ
ース線Ｓ11〜Ｓn2とドレイン線Ｄ11〜Ｄn2は、列方向に
交互に配置されている。
形態の等価回路図である。図１のEPROMは、図９と同様
に、複数のメモリセル１がマトリクス状に配置されたメ
モリセルアレイ２を有し、同一行のメモリセル１内の制
御ゲートは共通に接続されてワード線Ｇ１〜Ｇｍを構成
している。また、列方向に隣接するメモリセルのソース
は共通に接続されてソース線Ｓ11〜Ｓn2を構成し、同じ
く列方向に隣接するメモリセルのドレインは共通に接続
されてドレイン線Ｄ11〜Ｄn2を構成している。これらソ
ース線Ｓ11〜Ｓn2とドレイン線Ｄ11〜Ｄn2は、列方向に
交互に配置されている。
【００１９】図１のEPROMは、図９に示す従来のEPROMと
同様に、第１および第２のソース線選択トランジスタＱ
s11〜Ｑs1n，Ｑs21〜Ｑs2nにより各ソース線Ｓ11〜Ｓn2
の電圧を設定し、かつ、第１および第２のドレイン線選
択トランジスタＱd11〜Ｑd1n，Ｑd21〜Ｑd2nにより各ド
レイン線の電圧を設定する。
同様に、第１および第２のソース線選択トランジスタＱ
s11〜Ｑs1n，Ｑs21〜Ｑs2nにより各ソース線Ｓ11〜Ｓn2
の電圧を設定し、かつ、第１および第２のドレイン線選
択トランジスタＱd11〜Ｑd1n，Ｑd21〜Ｑd2nにより各ド
レイン線の電圧を設定する。
【００２０】また、図１のEPROMは、図９に示す従来のE
PROMがメモリセルアレイの上下にそれぞれ２本ずつセレ
クトゲート線（SG１，SG２）、（SG３，SG４）を備えて
いたのに対し、上下に１本ずつ余計にセレクトゲート線
SG０，SG５を備える。また、これら新たに追加したセレ
クトゲート線SG０，SG５に対応して、第３のソース線選
択トランジスタＱs31〜Ｑs3nと第３のドレイン線選択ト
ランジスタＱd31〜Ｑd3nとを備える。
PROMがメモリセルアレイの上下にそれぞれ２本ずつセレ
クトゲート線（SG１，SG２）、（SG３，SG４）を備えて
いたのに対し、上下に１本ずつ余計にセレクトゲート線
SG０，SG５を備える。また、これら新たに追加したセレ
クトゲート線SG０，SG５に対応して、第３のソース線選
択トランジスタＱs31〜Ｑs3nと第３のドレイン線選択ト
ランジスタＱd31〜Ｑd3nとを備える。
【００２１】第１〜第３のソース線選択トランジスタ
（Ｑs11，Ｑs21，Ｑs31），…，（Ｑs1n，Ｑs2n，Ｑs3
n）はそれぞれ組になっており、各組に対応して、第１
〜第３のドレイン線選択トランジスタ（Ｑd11，Ｑd21，
Ｑd31），…，（Ｑd1n，Ｑd2n，Ｑd3n）が設けられる。
（Ｑs11，Ｑs21，Ｑs31），…，（Ｑs1n，Ｑs2n，Ｑs3
n）はそれぞれ組になっており、各組に対応して、第１
〜第３のドレイン線選択トランジスタ（Ｑd11，Ｑd21，
Ｑd31），…，（Ｑd1n，Ｑd2n，Ｑd3n）が設けられる。
【００２２】図１に示す第１のソース線選択トランジス
タＱs12のソース端子はソース線Ｓ21に接続され、その
隣のソース線Ｓ22には第２および第３のソース選択トラ
ンジスタＱs22のソース端子が接続される。第１および
第２のソース線選択トランジスタＱs12，Ｑs22のドレイ
ン端子は、対応するソースコンタクトSC２に接続され
る。また、第３のソース線選択トランジスタＱs32のド
レイン端子は、ソースコンタクトSC２の隣のソースコン
タクトSC３に接続される。
タＱs12のソース端子はソース線Ｓ21に接続され、その
隣のソース線Ｓ22には第２および第３のソース選択トラ
ンジスタＱs22のソース端子が接続される。第１および
第２のソース線選択トランジスタＱs12，Ｑs22のドレイ
ン端子は、対応するソースコンタクトSC２に接続され
る。また、第３のソース線選択トランジスタＱs32のド
レイン端子は、ソースコンタクトSC２の隣のソースコン
タクトSC３に接続される。
【００２３】同様に、第１のドレイン線選択トランジス
タＱd12のソース端子はドレイン線Ｄ21に接続され、そ
の隣のドレイン線Ｄ22には第２および第３のドレイン選
択トランジスタＱd22，Ｑd32のソース端子に接続され
る。第１および第２のドレイン線選択トランジスタＱd1
2，Ｑd22のドレイン端子は、対応するドレインコンタク
トDC２に接続される。また、第３のドレイン線選択トラ
ンジスタＱd32のドレイン端子は、ドレインコンタクトD
C２の隣のドレインコンタクトDC３に接続される。
タＱd12のソース端子はドレイン線Ｄ21に接続され、そ
の隣のドレイン線Ｄ22には第２および第３のドレイン選
択トランジスタＱd22，Ｑd32のソース端子に接続され
る。第１および第２のドレイン線選択トランジスタＱd1
2，Ｑd22のドレイン端子は、対応するドレインコンタク
トDC２に接続される。また、第３のドレイン線選択トラ
ンジスタＱd32のドレイン端子は、ドレインコンタクトD
C２の隣のドレインコンタクトDC３に接続される。
【００２４】図２は図１のEPROMにデータを書き込む場
合の電圧設定方法を示す図であり、図１のメモリセル１
ａ〜１ｄにデータを書き込む例を示している。例えば、
メモリセル１ｂにデータを書き込む場合には、選択ゲー
トSG１，SG５を接地電圧Ｖssに、その他の選択ゲートを
電源電圧Ｖddに設定し、メモリセル１ｂが接続されたゲ
ート線Ｇｎを電源電圧Ｖddよりも高い電圧Ｖpgに、その
他のゲート線を接地電圧Ｖssに設定し、ソースコンタク
トSC２，SC３とドレインコンタクトDC３を接地電圧Ｖss
に、その他のソースコンタクトとドレインコンタクトを
電源電圧Ｖddよりも高い電圧Ｖpdに設定する。
合の電圧設定方法を示す図であり、図１のメモリセル１
ａ〜１ｄにデータを書き込む例を示している。例えば、
メモリセル１ｂにデータを書き込む場合には、選択ゲー
トSG１，SG５を接地電圧Ｖssに、その他の選択ゲートを
電源電圧Ｖddに設定し、メモリセル１ｂが接続されたゲ
ート線Ｇｎを電源電圧Ｖddよりも高い電圧Ｖpgに、その
他のゲート線を接地電圧Ｖssに設定し、ソースコンタク
トSC２，SC３とドレインコンタクトDC３を接地電圧Ｖss
に、その他のソースコンタクトとドレインコンタクトを
電源電圧Ｖddよりも高い電圧Ｖpdに設定する。
【００２５】これにより、メモリセル１ｂのドレイン端
子が接続されたドレイン線Ｄ21が電圧Ｖpdに、メモリセ
ル１ｂのソース端子が接続されたソース線Ｓ21が接地電
圧Ｖssになり、メモリセル１ｂの浮遊ゲートに電子が注
入されてデータの書き込みが行われる。
子が接続されたドレイン線Ｄ21が電圧Ｖpdに、メモリセ
ル１ｂのソース端子が接続されたソース線Ｓ21が接地電
圧Ｖssになり、メモリセル１ｂの浮遊ゲートに電子が注
入されてデータの書き込みが行われる。
【００２６】また、このとき、ソース線Ｓ21よりも右側
に配置されたソース線およびドレイン線はすべて接地電
圧Ｖssに、ドレイン線Ｄ21よりも左側に配置されたソー
ス線およびドレイン線はすべて電圧Ｖpdになるため、ソ
ース線およびドレイン線がフローティング状態になるこ
とはなく、メモリセル１ｂ以外のメモリセルにデータが
誤って書き込まれるおそれはない。
に配置されたソース線およびドレイン線はすべて接地電
圧Ｖssに、ドレイン線Ｄ21よりも左側に配置されたソー
ス線およびドレイン線はすべて電圧Ｖpdになるため、ソ
ース線およびドレイン線がフローティング状態になるこ
とはなく、メモリセル１ｂ以外のメモリセルにデータが
誤って書き込まれるおそれはない。
【００２７】より詳細に説明すると、メモリセル１ｂに
データを書き込む場合には、選択ゲート線SG１は接地電
圧Ｖssに設定されるため、第２のドレイン線選択トラン
ジスタＱd22はオフする。従来は、第２のドレイン線選
択トランジスタＱd22がオフすると、ドレイン線Ｄ22が
フローティング状態になっていたが、図１の回路では、
ドレイン線Ｄ22に第３のドレイン線選択トランジスタＱ
d32が接続されており、このトランジスタがオンするた
め、ドレイン線Ｄ22はドレインコンタクトDC３と同電圧
になり、フローティング状態になることはない。
データを書き込む場合には、選択ゲート線SG１は接地電
圧Ｖssに設定されるため、第２のドレイン線選択トラン
ジスタＱd22はオフする。従来は、第２のドレイン線選
択トランジスタＱd22がオフすると、ドレイン線Ｄ22が
フローティング状態になっていたが、図１の回路では、
ドレイン線Ｄ22に第３のドレイン線選択トランジスタＱ
d32が接続されており、このトランジスタがオンするた
め、ドレイン線Ｄ22はドレインコンタクトDC３と同電圧
になり、フローティング状態になることはない。
【００２８】また、ソース線についても同様であり、第
３のソース線選択トランジスタＱs31〜Ｑs3nを設けるこ
とにより、すべてのソース線は電圧Ｖpdか接地電圧Ｖss
のいずれかに設定される。
３のソース線選択トランジスタＱs31〜Ｑs3nを設けるこ
とにより、すべてのソース線は電圧Ｖpdか接地電圧Ｖss
のいずれかに設定される。
【００２９】このように、図１の回路では、隣接する２
本のソース線のうち一方のソース線については、第２お
よび第３のソース線選択トランジスタに接続し、これら
トランジスタのいずれか一方を必ずオンさせるように
し、かつ、隣接する２本のドレイン線のうち一方のドレ
イン線については、第２および第３のドレイン線選択ト
ランジスタに接続し、これらトランジスタのいずれか一
方を必ずオンさせるようにする。このため、どのメモリ
セルにデータを書き込む場合でも、ソース線およびドレ
イン線がフローティング状態になることはない。
本のソース線のうち一方のソース線については、第２お
よび第３のソース線選択トランジスタに接続し、これら
トランジスタのいずれか一方を必ずオンさせるように
し、かつ、隣接する２本のドレイン線のうち一方のドレ
イン線については、第２および第３のドレイン線選択ト
ランジスタに接続し、これらトランジスタのいずれか一
方を必ずオンさせるようにする。このため、どのメモリ
セルにデータを書き込む場合でも、ソース線およびドレ
イン線がフローティング状態になることはない。
【００３０】図３は図１のEPROMのセル断面構造を示す
図であり、いわゆるM(O)NOS型EPROMのセル断面構造を示
している。図３に示すように、ｐ型シリコン基板１１上
に、ソース／ドレイン領域となる拡散層１２，１３が形
成され、その間にチャネル領域１４が形成される。チャ
ネル領域１４の上方には、シリコン酸化膜１５、シリコ
ン窒化膜１６およびシリコン酸化膜１７からなる積層構
造の絶縁膜１８が形成される。この積層構造の絶縁膜１
８の上面にゲート電極１９が形成される。このゲート電
極１９は、ワード線として利用される。また、拡散層１
２，１３とゲート電極１９との間には層間絶縁膜２０が
形成される。
図であり、いわゆるM(O)NOS型EPROMのセル断面構造を示
している。図３に示すように、ｐ型シリコン基板１１上
に、ソース／ドレイン領域となる拡散層１２，１３が形
成され、その間にチャネル領域１４が形成される。チャ
ネル領域１４の上方には、シリコン酸化膜１５、シリコ
ン窒化膜１６およびシリコン酸化膜１７からなる積層構
造の絶縁膜１８が形成される。この積層構造の絶縁膜１
８の上面にゲート電極１９が形成される。このゲート電
極１９は、ワード線として利用される。また、拡散層１
２，１３とゲート電極１９との間には層間絶縁膜２０が
形成される。
【００３１】積層構造の絶縁膜１８中のシリコン窒化膜
１６に基板からのホットエレクトロンを注入することに
より、データの書き込みが行われる。シリコン窒化膜１
６と拡散層１３とは、上下方向に一部オーバーラップし
ているのに対し、シリコン窒化膜１６と拡散層１２との
間にはオフセット部２１が設けられている。
１６に基板からのホットエレクトロンを注入することに
より、データの書き込みが行われる。シリコン窒化膜１
６と拡散層１３とは、上下方向に一部オーバーラップし
ているのに対し、シリコン窒化膜１６と拡散層１２との
間にはオフセット部２１が設けられている。
【００３２】次に、図３のメモリセルのデータ書き込み
の原理を説明する。データ書き込み時は、拡散層１２が
５Ｖ、拡散層１３が０Ｖ、ゲート電極（ワード線）が６
Ｖに設定される。図１のオフセット部２１は、ゲート側
面からの電気力線しか作用せず、ゲートコントロールが
弱いため、弱い反転層が形成されるに留まる。一方、シ
リコン窒化膜１６直下のチャネル領域１４には空乏層が
形成される。空乏層が形成される理由は、チャネル領域
１４は強いゲートコントロールを受けるため、反転層を
形成しようとするが、オフセット部２１が弱反転層であ
るために、ソース側からのチャネル電子の供給が抑えら
れるためである。
の原理を説明する。データ書き込み時は、拡散層１２が
５Ｖ、拡散層１３が０Ｖ、ゲート電極（ワード線）が６
Ｖに設定される。図１のオフセット部２１は、ゲート側
面からの電気力線しか作用せず、ゲートコントロールが
弱いため、弱い反転層が形成されるに留まる。一方、シ
リコン窒化膜１６直下のチャネル領域１４には空乏層が
形成される。空乏層が形成される理由は、チャネル領域
１４は強いゲートコントロールを受けるため、反転層を
形成しようとするが、オフセット部２１が弱反転層であ
るために、ソース側からのチャネル電子の供給が抑えら
れるためである。
【００３３】したがって、拡散層１２側の空乏層の縁付
近に高電界領域が形成され、ソース側からオフセット部
２１の弱反転層を通してこの高電界領域に入った電子は
ホットエレクトロンとなり、このホット・エレクトロン
がゲート電極１９側に引き込まれて、シリコン窒化膜１
６中にトラップされる。
近に高電界領域が形成され、ソース側からオフセット部
２１の弱反転層を通してこの高電界領域に入った電子は
ホットエレクトロンとなり、このホット・エレクトロン
がゲート電極１９側に引き込まれて、シリコン窒化膜１
６中にトラップされる。
【００３４】一方、データの読み出し時は、拡散層１２
が1.5Ｖ、拡散層１３が０Ｖ、ゲート電圧が3.3Ｖに設定
される。これにより、オフセット部２１に接する拡散層
１２からオフセット部２１にかけて空乏層が広がり、拡
散層１２から拡散層１３に向けて電流が流れるか否かに
より、シリコン窒化膜１６中に電子が注入されているか
否かを判定する。
が1.5Ｖ、拡散層１３が０Ｖ、ゲート電圧が3.3Ｖに設定
される。これにより、オフセット部２１に接する拡散層
１２からオフセット部２１にかけて空乏層が広がり、拡
散層１２から拡散層１３に向けて電流が流れるか否かに
より、シリコン窒化膜１６中に電子が注入されているか
否かを判定する。
【００３５】図４は図１のEPROMのパターンレイアウト
図である。なお、パターンレイアウトは、図４に限定さ
れるものではなく、例えば図５のようなパターンレイア
ウトを採用することも可能である。
図である。なお、パターンレイアウトは、図４に限定さ
れるものではなく、例えば図５のようなパターンレイア
ウトを採用することも可能である。
【００３６】なお、ソース端子とドレイン端子を逆にし
て用いることが可能なメモリセルの場合には、上述した
ようにソースコンタクト側とドレインコンタクト側の双
方に選択ゲート線SG０，SG５を追加する必要があるが、
メモリセルの構造上、ソース端子とドレイン端子を逆に
して用いることができない場合には、ドレインコンタク
ト側の選択ゲート線SG０と第３のドレイン線選択トラン
ジスタＱd31〜Ｑd3nを省略でき、図１よりも回路構成を
簡略化できる。
て用いることが可能なメモリセルの場合には、上述した
ようにソースコンタクト側とドレインコンタクト側の双
方に選択ゲート線SG０，SG５を追加する必要があるが、
メモリセルの構造上、ソース端子とドレイン端子を逆に
して用いることができない場合には、ドレインコンタク
ト側の選択ゲート線SG０と第３のドレイン線選択トラン
ジスタＱd31〜Ｑd3nを省略でき、図１よりも回路構成を
簡略化できる。
【００３７】図１では、NOR型EPROMを例にとって説明し
たが、EEPROMについても同様の回路構成で実現可能であ
る。
たが、EEPROMについても同様の回路構成で実現可能であ
る。
【００３８】
【発明の効果】このように、本発明によれば、隣接する
２本のソース線のうち一方のソース線に第２および第３
のソース線選択トランジスタを接続し、また、隣接する
２本のドレイン線のうち一方のドレイン線に第２および
第３のドレイン線選択トランジスタを接続するようにし
たため、第２および第３のソース線選択トランジスタの
いずれか一方をオンさせ、かつ、第２および第３のドレ
イン線選択トランジスタのいずれか一方をオンさせるよ
うな制御を行うことで、どのメモリセルにデータを書き
込む場合でも、ソース線およびドレイン線がフローティ
ング状態になるおそれがなくなり、誤書き込みを確実に
防止できる。
２本のソース線のうち一方のソース線に第２および第３
のソース線選択トランジスタを接続し、また、隣接する
２本のドレイン線のうち一方のドレイン線に第２および
第３のドレイン線選択トランジスタを接続するようにし
たため、第２および第３のソース線選択トランジスタの
いずれか一方をオンさせ、かつ、第２および第３のドレ
イン線選択トランジスタのいずれか一方をオンさせるよ
うな制御を行うことで、どのメモリセルにデータを書き
込む場合でも、ソース線およびドレイン線がフローティ
ング状態になるおそれがなくなり、誤書き込みを確実に
防止できる。
【図１】仮想接地方式のNOR型EPROMの一実施形態の等価
回路図。
回路図。
【図２】図１のEPROMにデータを書き込む場合の電圧設
定方法を示す図。
定方法を示す図。
【図３】図１のEPROMのセル断面構造を示す図。
【図４】図１のEPROMのパターンレイアウト図。
【図５】パターンレイアウトの変形例を示す図。
【図６】従来の仮想接地方式のNOR型マスクROMの平面
図。
図。
【図７】図６の等価回路図。
【図８】図７のマスクROMからデータを読み出す場合の
電圧設定方法を示す図。
電圧設定方法を示す図。
【図９】従来の仮想接地方式のNOR型EPROMの等価回路
図。
図。
【図１０】図９のEPROMにデータを書き込む場合の電圧
設定方法を示す図。
設定方法を示す図。
【図１１】メモリセル１ｂにデータを書き込む場合の各
ソース線やドレイン線の電圧を示す図。
ソース線やドレイン線の電圧を示す図。
１ メモリセル ２ メモリセルアレイ Ｑs11〜Ｑs1n 第１のソース線選択トランジスタ Ｑs21〜Ｑs2n 第２のソース線選択トランジスタ Ｑs31〜Ｑs3n 第３のソース線選択トランジスタ Ｑd11〜Ｑd1n 第１のドレイン線選択トランジスタ Ｑd21〜Ｑd2n 第２のドレイン線選択トランジスタ Ｑd31〜Ｑd3n 第３のドレイン線選択トランジスタ SC１〜SCｎ ソースコンタクト DC１〜DCｎ ドレインコンタクト １１ ｐ型シリコン基板 １２，１３ 拡散層 １４ チャネル領域 １５，１７ シリコン酸化膜 １６ シリコン窒化膜 １８ 絶縁膜 １９ ゲート電極 ２０ 層間絶縁膜 ２１ オフセット部
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 辰 巳 雄 一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5B025 AA01 AC01 AE08 5F001 AA13 AB02 AD05 AD13 AD19 AD41 AD52 AE02 AE09 5F083 EP18 EP22 EP33 EP34 EP43 EP62 EP77 ER09 ER25 GA15 JA04 LA20
Claims (6)
- 【請求項１】制御ゲートおよび浮遊ゲートを有するメモ
リセルを、行方向および列方向にマトリクス状に配置し
たメモリセルアレイを備え、同一行の各メモリセルの制
御ゲートを共通に接続して行線を構成し、かつ、同一列
の各メモリセルのソースを共通に接続してソース線を構
成し、かつ、同一列の各メモリセルのドレインを共通に
接続してドレイン線を構成した仮想接地方式の半導体記
憶装置において、 第１〜第６の選択ゲート線と、 前記第１の選択ゲート線に各ゲート端子が接続される複
数の第１のソース線選択トランジスタと、 前記第２の選択ゲート線に各ゲート端子が接続される複
数の第２のソース線選択トランジスタと、 前記第３の選択ゲート線に各ゲート端子が接続される複
数の第３のソース線選択トランジスタと、 前記第４の選択ゲート線に各ゲート端子が接続される複
数の第１のドレイン線選択トランジスタと、 前記第５の選択ゲート線に各ゲート端子が接続される複
数の第２のドレイン線選択トランジスタと、 前記第６の選択ゲート線に各ゲート端子が接続される複
数の第３のドレイン線選択トランジスタと、を備え、 隣接する２本のソース線のうち一方のソース線には対応
する前記第１のソース線選択トランジスタのソース端子
が接続され、他方のソース線には対応する前記第２およ
び第３のソース線選択トランジスタのソース端子が接続
され、 隣接する２本のドレイン線のうち一方のドレイン線には
対応する前記第１のドレイン線選択トランジスタのソー
ス端子が接続され、他方のドレイン線には対応する前記
第２および第３のソース線選択トランジスタのソース端
子が接続され、 前記メモリセルへのデータ書き込み時にいずれのソース
線もフローティング状態にならないように前記第１〜第
３のソース線選択トランジスタをオン・オフ制御し、 前記メモリセルへのデータ書き込み時にいずれのドレイ
ン線もフローティング状態にならないように前記第１〜
第３のドレイン線選択トランジスタをオン・オフ制御す
ることを特徴とする半導体記憶装置。 - 【請求項２】互いに接続された前記第１および第２のソ
ース線選択トランジスタのそれぞれに対応して設けられ
る複数のソースコンタクトと、 互いに接続された前記第１および第２のドレイン線選択
トランジスタのそれぞれに対応して設けられる複数のド
レインコンタクトと、を備え、 互いに接続された前記第２および第３のソース線選択ト
ランジスタの各ドレイン端子は、それぞれ別個の前記ソ
ースコンタクトに接続され、 互いに接続された前記第２および第３のソース線選択ト
ランジスタの各ドレイン端子は、それぞれ別個の前記ド
レインコンタクトに接続されることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】前記メモリセルへのデータ書き込みを行う
場合には、前記第１のソース線選択トランジスタを常に
オンさせ、かつ、同一のソース線に接続された前記第２
および第３のソース線選択トランジスタのいずれか一方
をオンさせ、かつ、前記第１のドレイン線選択トランジ
スタを常にオンさせ、かつ、同一のドレイン線に接続さ
れた前記第２および第３のドレイン線選択トランジスタ
のいずれか一方をオンさせることを特徴とする請求項１
または２に記載の半導体記憶装置。 - 【請求項４】制御ゲートおよび浮遊ゲートを有するメモ
リセルを、行方向および列方向にマトリクス状に配置し
たメモリセルアレイを備え、同一行の各メモリセルの制
御ゲートを共通に接続して行線を構成し、かつ、同一列
の各メモリセルのソースを共通に接続してソース線を構
成し、かつ、同一列の各メモリセルのドレインを共通に
接続してドレイン線を構成した仮想接地方式の半導体記
憶装置において、 第１〜第６の選択ゲート線と、 前記第１の選択ゲート線に各ゲート端子が接続される複
数の第１のソース線選択トランジスタと、 前記第２の選択ゲート線に各ゲート端子が接続される複
数の第２のソース線選択トランジスタと、 前記第３の選択ゲート線に各ゲート端子が接続される複
数の第３のソース線選択トランジスタと、を備え、 隣接する２本のソース線のうち一方のソース線には対応
する前記第１のソース線選択トランジスタのソース端子
が接続され、他方のソース線には対応する前記第２およ
び第３のソース線選択トランジスタのソース端子が接続
され、 前記メモリセルへのデータ書き込み時にいずれのソース
線もフローティング状態にならないように前記第１〜第
３のソース線選択トランジスタをオン・オフ制御するこ
とを特徴とする半導体記憶装置。 - 【請求項５】互いに接続された前記第１および第２のソ
ース線選択トランジスタのそれぞれに対応して設けられ
る複数のソースコンタクトを備え、 互いに接続された前記第２および第３のソース線選択ト
ランジスタの各ドレイン端子は、それぞれ別個の前記ソ
ースコンタクトに接続されることを特徴とする請求項４
に記載の半導体記憶装置。 - 【請求項６】前記メモリセルへのデータ書き込みを行う
場合には、前記第１のソース線選択トランジスタを常に
オンさせ、かつ、同一のソース線に接続された前記第２
および第３のソース線選択トランジスタのいずれか一方
をオンさせることを特徴とする請求項４または５に記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10239050A JP2000068485A (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
| US09/349,929 US6166958A (en) | 1998-07-09 | 1999-07-08 | Semiconductor memory device, method for manufacturing the same, and method for controlling the same |
| KR1019990027639A KR100364040B1 (ko) | 1998-07-09 | 1999-07-09 | 반도체 기억 장치 및 그 제조 방법 |
| US09/631,977 US6376295B1 (en) | 1998-07-09 | 2000-08-03 | Method for manufacturing a semiconductor memory device with a fine structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10239050A JP2000068485A (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068485A true JP2000068485A (ja) | 2000-03-03 |
Family
ID=17039136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10239050A Withdrawn JP2000068485A (ja) | 1998-07-09 | 1998-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068485A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164291A (ja) * | 2007-12-28 | 2009-07-23 | Fujitsu Ltd | メモリ装置 |
| JP2010528402A (ja) * | 2007-05-25 | 2010-08-19 | マーベル ワールド トレード リミテッド | Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ |
-
1998
- 1998-08-25 JP JP10239050A patent/JP2000068485A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010528402A (ja) * | 2007-05-25 | 2010-08-19 | マーベル ワールド トレード リミテッド | Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ |
| JP2009164291A (ja) * | 2007-12-28 | 2009-07-23 | Fujitsu Ltd | メモリ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |