JP5111750B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5111750B2 JP5111750B2 JP2005292873A JP2005292873A JP5111750B2 JP 5111750 B2 JP5111750 B2 JP 5111750B2 JP 2005292873 A JP2005292873 A JP 2005292873A JP 2005292873 A JP2005292873 A JP 2005292873A JP 5111750 B2 JP5111750 B2 JP 5111750B2
- Authority
- JP
- Japan
- Prior art keywords
- charge trapping
- semiconductor device
- well
- gate electrode
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/18—Circuits for erasing optically
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/146—Write once memory, i.e. allowing changing of memory content by writing additional bits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
図1は、本発明の第1実施例によるシングルポリEEPROM装置を示す平面図である。図2は、図1のI−I’に沿って切断した断面図である。図3は、図1のII−II’に沿って切断した断面図である。
図5は、第2実施例によるシングルポリEEPROM装置を示す平面図である。以下で説明する第2実施例は、電荷捕獲用パターン及び電荷捕獲用ウェルの形状を除いては、前記第1実施例と同じ構成を有する。
図6は、本発明の第3実施例によるシングルポリEEPROM装置を示す平面図である。図7は、図6のIII−III’に沿って切断した断面図である。
図8は、本発明の第4実施例によるシングルポリEEPROM装置を示す平面図である。図9は、図8のIV−IV’に沿って切断した断面図である。
104 アクティブ領域
104a 第1アクティブ領域
104b 第2アクティブ領域
104c 第3アクティブ領域
104d 第4アクティブ領域
105 基板
106 ゲート絶縁膜
108 フローティングゲート電極
112 コントロールゲート電極用ウェル
114 電荷捕獲用ウェル
122 第3コンタクト
126 第2配線
128 グラウンド用ウェル
130 層間絶縁膜
Claims (16)
- 基板に形成された少なくとも2個のトランジスタと、
前記少なくとも2個のトランジスタのうち、選択されたトランジスタのプログラミング動作によって前記選択されたトランジスタと隣接するトランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物と、を具備し、
前記少なくとも2個のトランジスタは、ホットエレクトロンをフローティングゲートに注入することでプログラミングを行う、シングルポリEEPROM構造を有することを特徴とする半導体装置。 - 前記電荷捕獲用構造物は、
前記選択されたトランジスタと隣接トランジスタとの間に具備される素子分離膜と、
前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項1記載の半導体装置。 - 前記電荷捕獲用パターンは、前記トランジスタのゲートと同じ物質で形成されることを特徴とする請求項2記載の半導体装置。
- 前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する配線ラインを更に含むことを特徴とする請求項2記載の半導体装置。
- 基板上にアクセストランジスタ及び前記アクセストランジスタと離隔されて前記アクセストランジスタのゲートに電圧を印加するためのコントロールゲート電極用ウェルが具備される単位セルと、
前記単位セルのうち、選択されたセルのプログラミング動作によって隣接するセルのアクセストランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物と、を具備し、
前記アクセストランジスタは、ホットエレクトロンをフローティングゲートに注入することでプログラミングを行う、シングルポリEEPROM構造を有することを特徴とする半導体装置。 - 前記各単位セルにおけるアクセストランジスタのゲート電極は、前記コントロールゲート電極用ウェルの上部まで延長されたことを特徴とする請求項5記載の半導体装置。
- 前記電荷捕獲用構造物は、
前記隣接する単位セル間に位置して素子分離膜によって画定されるアクティブ領域と、
前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、で構成されることを特徴とする請求項5記載の半導体装置。 - 前記電荷捕獲用ウェルと接続して前記捕獲された電荷をドレインさせるために動作電圧又はグラウンド電圧を印加する第1配線ラインを更に含むことを特徴とする請求項7記載の半導体装置。
- 前記電荷捕獲用ウェルは、前記各単位セルを取り囲む形状を有することを特徴とする請求項7記載の半導体装置。
- 前記電荷捕獲用構造物は、
前記隣接する単位セル間に位置して素子分離膜によって画定されるアクティブ領域と、
前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、
前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項5記載の半導体装置。 - 前記電荷捕獲用ウェルと接続して前記捕獲された電荷をドレインさせるために動作電圧又はグラウンド電圧を印加する第1配線ラインを更に含むことを特徴とする請求項10記載の半導体装置。
- 前記電荷捕獲用パターンは、前記アクセストランジスタのゲートと同じ物質で形成されることを特徴とする請求項10記載の半導体装置。
- 前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する第2配線ラインを更に含むことを特徴とする請求項10記載の半導体装置。
- 前記電荷捕獲用構造物は、
前記隣接する単位セル間に具備される素子分離膜と、
前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項5記載の半導体装置。 - 前記電荷捕獲用パターンは、前記アクセストランジスタのゲートと同じ物質で形成されることを特徴とする請求項14記載の半導体装置。
- 前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する配線ラインを更に含むことを特徴とする請求項14記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040094891A KR100623185B1 (ko) | 2004-11-19 | 2004-11-19 | 반도체 장치 및 이의 제조 방법 |
KR10-2004-0094891 | 2004-11-19 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006148073A JP2006148073A (ja) | 2006-06-08 |
JP2006148073A5 JP2006148073A5 (ja) | 2008-11-20 |
JP5111750B2 true JP5111750B2 (ja) | 2013-01-09 |
Family
ID=36460781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005292873A Active JP5111750B2 (ja) | 2004-11-19 | 2005-10-05 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7525847B2 (ja) |
JP (1) | JP5111750B2 (ja) |
KR (1) | KR100623185B1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5057850B2 (ja) * | 2007-06-04 | 2012-10-24 | 東芝メモリシステムズ株式会社 | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06101548B2 (ja) * | 1985-03-30 | 1994-12-12 | 株式会社東芝 | 半導体記憶装置 |
JPH0266976A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | 半導体集積回路装置 |
US5837584A (en) * | 1997-01-15 | 1998-11-17 | Macronix International Co., Ltd. | Virtual ground flash cell with asymmetrically placed source and drain and method of fabrication |
US5761126A (en) * | 1997-02-07 | 1998-06-02 | National Semiconductor Corporation | Single-poly EPROM cell that utilizes a reduced programming voltage to program the cell |
US6660585B1 (en) * | 2000-03-21 | 2003-12-09 | Aplus Flash Technology, Inc. | Stacked gate flash memory cell with reduced disturb conditions |
JP4281331B2 (ja) * | 2002-01-21 | 2009-06-17 | 株式会社デンソー | 不揮発性半導体記憶装置 |
TW535265B (en) * | 2002-04-29 | 2003-06-01 | Powerchip Semiconductor Corp | Structure and manufacturing method of CMOS process compatible single poly-silicon erasable and programmable ROM |
US6730969B1 (en) * | 2002-06-27 | 2004-05-04 | National Semiconductor Corporation | Radiation hardened MOS transistor |
US6646924B1 (en) * | 2002-08-02 | 2003-11-11 | Macronix International Co, Ltd. | Non-volatile memory and operating method thereof |
-
2004
- 2004-11-19 KR KR1020040094891A patent/KR100623185B1/ko active IP Right Grant
-
2005
- 2005-10-05 JP JP2005292873A patent/JP5111750B2/ja active Active
- 2005-11-18 US US11/282,806 patent/US7525847B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
KR100623185B1 (ko) | 2006-09-19 |
KR20060055748A (ko) | 2006-05-24 |
US20060109709A1 (en) | 2006-05-25 |
US7525847B2 (en) | 2009-04-28 |
JP2006148073A (ja) | 2006-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI514518B (zh) | 非揮發性記憶體結構及其製法 | |
KR100744139B1 (ko) | 단일 게이트 구조를 가지는 eeprom 및 그 동작 방법 | |
US7880215B2 (en) | Nonvolatile semiconductor storage unit and production method therefor | |
US7531864B2 (en) | Nonvolatile memory device | |
US20050162926A1 (en) | Split-gate type nonvolatile memory devices and methods for fabricating the same | |
US20100096684A1 (en) | Semiconductor device and its manufacture method | |
US6617637B1 (en) | Electrically erasable programmable logic device | |
TWI731066B (zh) | 半導體裝置之製造方法 | |
US6166958A (en) | Semiconductor memory device, method for manufacturing the same, and method for controlling the same | |
US8409949B2 (en) | Non-volatile semiconductor memory device and method of manufacturing the same | |
JP4405489B2 (ja) | 不揮発性半導体メモリ | |
KR100743513B1 (ko) | 반도체장치 및 그 제조방법 | |
US6914826B2 (en) | Flash memory structure and operating method thereof | |
US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
KR100872581B1 (ko) | 소스 및 채널 영역을 모두 이용한 플래시 메모리 셀 소거방식 | |
US7508028B2 (en) | Non-volatile memory | |
JP5014591B2 (ja) | 半導体装置及びその製造方法 | |
JP5111750B2 (ja) | 半導体装置及びその製造方法 | |
US7696561B2 (en) | Non-volatile memory device, method of manufacturing the same and method of operating the same | |
US10388660B2 (en) | Semiconductor device and method for manufacturing the same | |
US20060171206A1 (en) | Non-volatile memory and fabricating method and operating method thereof | |
JP2007208152A (ja) | 半導体装置およびその製造方法 | |
KR20140119577A (ko) | 싱글 폴리형 이이피롬의 셀 어레이 및 그 동작방법 | |
KR100604857B1 (ko) | 바이트 단위로 소거되는 이이피롬 소자 및 그 제조방법 | |
US8390052B2 (en) | Nonvolatile semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081003 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081003 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120301 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120515 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120814 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120911 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121010 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151019 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5111750 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |