KR20060055748A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

인접한 셀에 영향을 거의 주지 않으면서 선택된 셀을 동작시킬 수 있는 반도체 장치 및 이의 제조 방법에서, 반도체 장치는 기판에 형성된 적어도 2개의 트랜지스터 및 상기 적어도 2개의 트랜지스터 중 선택된 트랜지스터의 동작에 의해 상기 선택된 트랜지스터와 인접하는 트랜지스터의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물이 구비된다. 상기 전하 포획용 구조물에서 전하를 포획함으로서 인접하는 트랜지스터의 문턱 전압의 상승을 최소화할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
도 1은 게이트 디스터브 특성을 보여주는 그래프도이다.
도 2는 본 발명의 제1 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다.
도 3은 도 2의 I_I'를 절단한 단면도이다.
도 4는 도 2의 II_II'를 절단한 단면도이다.
도 5는 도 1에 도시된 본 발명의 제1 실시예에 따른 싱글 폴리 EEPROM 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 제2 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다.
도 7은 본 발명의 제3 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다.
도 8은 도 7의 III_III'를 절단한 단면도이다.
도 9는 본 발명의 제1 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다.
도 10은 도 9의 IV_IV'를 절단한 단면도이다.
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 1회 프로그래밍이 가능한 불휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 모바일용 LCD 드라이버 집적회로(LCD Driver IC, 이하, LDI)의 수요가 급격하게 증가하고 있다. 상기 LDI의 제조 원가를 절감하기 위해서, COM 및 SEG드라이버 회로 및 파위 회로를 하나의 칩에 구현하고 있다. 또한, 상기 LDI 드라이버 집적회로에서는 고전압 트랜지스터로 이루어지는 CMOS구조 및 저전압 트랜지스터 CMOS 구조가 각각 구비된다. 또한, 각 사용자에게 맞게 집적회로를 사용할 수 있도록 소규모의 OTP 셀(One time programmable cell)이 구비된다.
상기 OTP셀은 1회에 걸쳐 사용자가 프로그램할 수 있고 UV로 지울 수(elase) 있는 EEPROM(electrically erasable programmable read-only memory)들로 이루어진다. 특히, 상기 OTP셀은 폴리 EEPROM구조의 셀을 주로 사용하고 있다. 상기 싱글 폴리 EEPROM구조의 셀은 동작 시의 특성이 우수하고 반도체 공정이 단순한 장점이 있다. 반면에, 상기 싱글 폴리 EEPROM구조의 셀은 스택형 구조에 비해 단위 셀이 차지하는 면적이 넓은 단점이 있다. 그러나, 상기 OTP셀은 수 내지 수백 비트(bit) 정도의 작은 개수의 셀로 이루어지므로 단위 셀의 면적은 크게 중요하지 않다.
이하에서는, 상기 싱글 폴리 EEPROM구조의 셀 동작에 대해 간단히 설명하고자 한다.
우선, 셀의 데이터를 지우는 동작은 상기 싱글 폴리 EEPROM구조의 단위 셀들 이 형성되어 있는 웨이퍼 상에 UV-광을 조사한다. 이로 인해, 상기 플로팅 게이트 전극 내에 충전되어 있는 전하들이 중성화(neutralize)된다. 즉, 상기 전 셀들이 벌크 기판 쪽으로 전하들이 빠져나감으로서 상기 셀들의 데이터가 지워지게 된다. 상기 데이터가 지워져 있는 셀의 트랜지스터는 동작 전압(Vcc)보다 낮은 문턱 전압(threshold voltage)을 갖게 된다. 이를 온 상태(ON State)라 하며, 이 때의 문턱 전압은 예를 들어 1~2V를 유지하게 된다.
또한, 상기 셀에 데이터를 프로그래밍하는 동작을 수행하기 위해 우선 프로그래밍 대상 셀은 동작 조건에서 핫 일렉트론(Hot electron)들이 게이트 산화막을 통해 주입(injection)되어, 플로팅 게이트 전극에 전하들이 충전된다. 상기와 같이 프로그래밍된 셀 트랜지스터는 동작 전압보다 높은 문턱 전압을 갖게 된다. 이를 오프 상태(Off State)라 하며, 이 때의 문턱 전압은 예를 들어 6~8V를 유지하게 된다.
그런데, 상기 싱글 폴리 EEPROM구조의 단위 셀들이 어레이(array)되어 있는 경우에는, 상기 선택된 셀을 프로그래밍할 시에 생성된 과잉의 핫 일렉트론들이 인접 셀들로 이동함으로서 인접 플로팅 게이트 전극에 포획되는 현상이 빈번하게 발생된다. 상기와 같이, 인접 플로팅 게이트 전극에 핫 일렉트론들이 포획되는 경우에는 상기 인접 플로팅 게이트 전극의 문턱 전압이 함께 상승하게 된다. 상기 선택된 셀의 동작에 의해 인접 셀에 영향을 주는 현상을 게이트 디스터브(Gate Disturb) 현상이라 한다.
도 1은 게이트 디스터브 특성을 보여주는 그래프도이다.
선택된 셀의 콘트롤 게이트에 15V를 인가하고, 동작 전압을 5V로 인가하여 프로그래밍한 후 선택된 셀의 문턱 전압 및 인접 셀의 문턱 전압의 변화를 측정하였다. 도면 부호 10은 선택된 셀의 문턱 전압이고, 도면 부호 12는 선택된 셀과 인접한 셀의 문턱 전압이고, 도면 부호 14는 선택된 셀과 인접하지 않은 셀의 문턱 전압이다.
도 1에서 보여지듯이, 선택된 셀의 프로그래밍하는 시간이 증가하면 인접하는 셀의 문턱 전압(12)도 함께 상승하는 것을 알 수 있다. 그러나, 상기 선택된 셀과 인접하지 않는 셀의 문턱 전압(14)은 거의 변화하지 않음을 알 수 있다.
상기와 같이, 셀의 게이트 디스터브 특성이 좋지 못할 경우에, 선택된 셀이 아닌 원하지 않는 셀까지 프로그래밍되는 불량이 빈번하게 발생하게 된다.
따라서, 본 발명의 제1 목적은 인접한 셀에 영향을 거의 주지 않으면서 선택된 셀을 동작시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 인접한 셀에 영향을 거의 주지 않으면서 선택된 셀을 동작시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 반도체 장치는, 기판에 형성된 적어도 2개의 트랜지스터 및 상기 적어도 2개의 트랜지스터 중 선택된 트랜지스터의 동작에 의해 상기 선택된 트랜지스터와 인접하는 트랜지스터의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물을 구비한다.
상기 제1 목적을 달성하기 위한 본 발명의 다른 형태의 반도체 장치는, 기판 상에 억세스 트랜지스터 및 상기 억세스 트랜지스터와 이격되고 상기 억세스 트랜지스터의 게이트에 전압을 인가하기 위한 콘트롤 게이트 전극용 웰이 구비되는 단위 셀들과, 상기 단위 셀들 중 선택된 셀의 프로그래밍 동작에 의해 인접하는 셀의 억세스 트랜지스터의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물을 구비한다.
상기 제2 목적을 달성하기 위한 본 발명의 반도체 장치를 제조하는 방법에서, 우선 기판 상에 억세스 트랜지스터 및 상기 억세스 트랜지스터와 이격되고 상기 억세스 트랜지스터의 게이트에 전압을 인가하기 위한 콘트롤 게이트 전극용 웰을 포함하는 단위 셀들을 각각 형성한다. 상기 단위 셀들 중 선택된 셀의 프로그래밍 동작에 의해 인접하는 셀의 억세스 트랜지스터의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물을 형성하여 반도체 장치를 완성한다.
상기 반도체 장치는 셀의 동작시에 인접하는 셀의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물이 구비되어 있다. 즉, 셀을 프로그래밍할 시에 상기 전하 포획용 구조물에 의해 과잉의 핫 일렉트론들이 빠져나감으로서 인접 셀의 문턱 전압이 상승하지 않게된다. 때문에, 상기 문턱 전압의 상승에 따른 동작 불량 및 신뢰성 저하를 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
제1 실시예
도 2는 본 발명의 제1 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다. 도 3은 도 2의 I_I'를 절단한 단면도이다. 도 4는 도 2의 II_II'를 절단한 단면도이다.
도 2 내지 도 4를 참조하면, 기판(100)에 소자 분리 영역 및 액티브 영역(104)을 정의하기 위한 소자 분리막(102)이 구비된다. 상기 소자 분리막(102)은 기판을 부분적으로 열산화시켜 형성되는 열산화막으로 이루어질 수도 있고, 기판에 형성된 트렌치 내에 화학 기상 증착되는 실리콘 산화막으로 이루어질 수도 있다. 도 3 및 도 4에서는 열산화막으로 이루어지는 소자 분리막(102)이 개시되어 있다.
하나의 단위 셀에는 3개의 고립된 액티브 영역(104)이 구비된다. 구체적으로, 억세스 트랜지스터가 형성되기 위한 제1 액티브 영역(104a), 콘트롤 게이트 전극용 웰이 형성되기 위한 제2 액티브 영역(104b) 및 그라운드 전압이 가해지기 위한 제3 액티브 영역(104c)이 각각 구비된다.
또한, 상기 단위 셀들 사이에는 전하 포획용 웰을 형성하기 위한 제4 액티브 영역(104d)이 구비된다. 상기 제4 액티브 영역(104d)은 상기 각 단위 셀들을 완전히 둘러싸는 형태를 갖는다.
상기 기판(100)의 제1 액티브 영역(104a) 상에 억세스 트랜지스터가 구비된다. 상기 억세스 트랜지스터는 구체적으로 게이트 절연막(106) 및 플로팅 게이트 전극(108)으로 구성되는 게이트와 상기 게이트 양측의 기판 아래에 소오스/드레인(110)으로 이루어진다. 통상적으로, 상기 억세스 트랜지스터는 N형 트랜지스터로 이루어진다. 또한, 상기 플로팅 게이트 전극은 폴리실리콘으로 이루어진다. 이하에 서는 상기 억세스 트랜지스터가 N형 트랜지스터인 것으로 한정하여 설명한다.
또한, 상기 기판(100)의 제2 액티브 영역(104b)에는 상기 억세스 트랜지스터의 플로팅 게이트 전극(108)에 전압을 인가하기 위한 콘트롤 게이트 전극용 웰(112)이 구비된다. 상기 콘트롤 게이트 전극용 웰(112)은 고농도의 N형 불순물로 이루어진다.
상기 도시된 바와 같이, 플로팅 게이트 전극(108) 상에 콘트롤 게이트 전극이 적층되어 있지 않기 때문에, 단위 셀 내에는 플로팅 게이트 전극(108)으로 제공되는 하나의 도전막 패턴만을 구비한다. 그러므로, 스택형 불휘발성 메모리 장치과는 달리 콘트롤 게이트 전극을 형성하기 위한 증착 공정 및 패터닝 공정을 생략할 수 있으므로 반도체 장치의 제조 공정에 소요되는 비용이 감소된다.
상기 억세스 트랜지스터의 게이트 절연막(106) 및 플로팅 게이트 전극(108)은 상기 콘트롤 게이트 전극용 웰(112) 상부까지 연장되어 있다. 따라서, 상기 콘트롤 게이트 전극용 웰(112)에 가해지는 전압이 상기 플로팅 게이트 전극(108)에 일부 가해지게 되어 상기 플로팅 게이트 전극(108)이 문턱 전압 이상의 전압 레벨을 갖게된다. 이로 인해, 상기 억세스 트랜지스터가 턴-온 되고 이 때 발생하는 핫 일렉트론들이 상기 플로팅 게이트 전극에 주입된다.
상기 제3 액티브 영역(104c)에는 상기 소오스/드레인에 도핑되어 있는 불순물과는 반대의 타입의 불순물로 이루어지는 그라운드용 웰(128)이 구비되어 있다. 구체적으로, 상기 그라운드용 웰(128)은 P형 불순물로 이루어진다.
상기 제4 액티브 영역(104d)에는 특정 셀을 선택하여 프로그래밍할 시에 상 기 선택된 셀로부터 생성되는 과잉의 핫 일렉트론들 중에서 기판(100) 표면 아래의 소자 분리막(102)을 넘어오는 핫 일렉트론들을 포획하기 위한 전하 포획용 웰(114)이 구비된다. 상기 전하 포획용 웰(114)은 상기 제4 액티브 영역(104d)의 기판(100) 표면 아래에 도핑된 불순물로 이루어진다. 상기 제4 액티브 영역(104d)이 상기 각 단위 셀들을 완전히 둘러싸는 형태를 갖기 때문에, 상기 전하 포획용 웰(114)도 역시 상기 각 단위 셀들을 완전히 둘러싸는 형태를 갖는다.
상기 전하 포획용 웰(114)은 상기 억세스 트랜지스터의 소오스/드레인(110)과 동일한 불순물 타입으로 이루어지는 것이 바람직하다. 즉, 상기 억세스 트랜지스터가 N형 트랜지스터이므로, 상기 전하 포획용 웰(114)은 N형 불순물로 이루어지는 것이 바람직하다. 그러나, 상기 전하 포획용 웰(114)은 상기 억세스 트랜지스터의 소오스/드레인(110)과 반대 타입의 불순물로 이루어질 수도 있다.
상기 제4 액티브 영역(104d)의 양측에는 상기 제4 액티브 영역(104d)을 한정하기 위한 소자 분리막(102)이 구비되어 있다. 상기 제4 액티브 영역(104d) 양측의 소자 분리막(102) 상에는 전하 포획용 패턴(116)이 구비된다. 상기 전하 포획용 패턴(116)은 상기 각 단위 셀들을 완전히 둘러싸는 형태를 갖는다. 상기 전하 포획용 패턴(116)은 도전 물질로 이루어진다. 바람직하게는 상기 전하 포획용 패턴(116)은 상기 억세스 트랜지스터들의 플로팅 게이트 전극(108)과 동일한 물질로 이루어진다.
상기 플로팅 게이트 전극 및 기판 상에는 층간 절연막(130)이 덮혀져 있다. 상기 층간 절연막(130)에는 상기 소오스/드레인(110)에 전압을 가해주기 위한 제1 콘택(118) 및 상기 콘트롤 게이트 전극용 웰(112)에 전압을 가해주기 위한 제2 콘택(120)이 구비된다. 그리고, 상기 그라운드용 웰(128)에 그라운드 전압을 가해주기 위한 제3 콘택(122)이 구비된다.
또한, 상기 층간 절연막(130)에는 상기 전하 포획용 웰(114)에 포획된 전하를 외부로 드레인시키는 동작 전압 또는 그라운드 전압을 가하기 위한 제1 배선(124)이 구비된다. 구체적으로, 상기 전하 포획용 웰(114)이 N형 불순물로 이루어지는 경우에는 상기 제1 배선(124)을 통해 상기 전하 포획용 웰(114)에 동작 전압(Vcc)을 가해줌으로서 포획된 전하들을 드레인시킬 수 있다. 반대로, 상기 전하 포획용 웰(114)이 P형 불순물로 이루어지는 경우에는 상기 제1 배선(124)을 통해 상기 전하 포획용 웰(114)에 그라운드 전압(Vss)을 가해줌으로서 포획된 전하들을 드레인시킬 수 있다.
상기 층간 절연막(130)에는 상기 전하 포획용 패턴(116)과 접속하고 상기 전하 포획용 패턴(116)에 포획된 전하를 외부로 드레인시키기 위한 전압을 가하는 제2 배선(126)이 구비된다. 구체적으로, 상기 제2 배선(126)을 통해 상기 전하 포획용 패턴(116)에 상기 콘트롤 게이트 전극용 웰(112)에 인가하는 프로그래밍 전압 레벨의 전압을 가해줌으로서, 상기 전하 포획용 패턴(116)에 포획된 전하를 외부로 드레인시킬 수 있다.
도시되지는 않았지만, 상기 억세스 트랜지스터의 소오스(110) 및 상기 그라운드용 웰(128)을 전기적으로 연결하는 제3 배선(도시안됨)이 구비된다. 상기 억세스 트랜지스터의 드레인(110)과 접속하는 제1 콘택(118) 상에는 상기 제1 콘택 (118)과 전기적으로 연결되는 비트 라인(도시안됨)이 구비된다. 상기 콘트롤 전극용 웰(112)과 접속하는 제2 콘택(120)상에는, 상기 제2 콘택(120)과 전기적으로 연결되어 상기 콘트롤 전극용 웰(112)에 프로그래밍 전압을 인가하기 위한 워드 라인(도시안됨)이 구비된다. 상기 워드 라인은 상기 비트 라인과 서로 수직하게 배치된다. 또한, 상기 그라운드용 웰(128)과 접속하는 제3 콘택(122) 상에는 상기 그라운드용 웰(128)에 그라운드 레벨 전압을 인가하는 도전 라인(도시안됨)이 구비된다. 상기 도전 라인은 상기 워드 라인과 평행하게 배치된다.
이하에서는, 상기 제1 실시예에 따른 싱글 폴리 EEPROM구조의 단위 셀 동작에 대해 간단히 설명한다.
우선, 선택된 셀에 해당하는 워드 라인에 프로그래밍 전압(예를 들어 12.5 내지 15V)를 인가한다. 이로 인해, 상기 선택된 셀의 콘트롤 전극용 웰(112)은 프로그래밍 전압 레벨을 갖게 되고, 상기 플로팅 게이트 전극(108)은 약 5 내지 7V정도의 전압 레벨을 갖게 된다.
상기 플로팅 게이트 전극(108)의 전압이 문턱 전압 이상으로 상승됨에 따라 상기 억세스 트랜지스터가 턴-온 되면서 소오스로부터 드레인으로 전류가 흐르게 된다. 이 때, 과도한 에너지를 갖는 핫 일렉트론(Hot electron)들이 게이트 절연막(106)을 통해 플로팅 게이트 전극(108)에 주입(injection)됨으로서, 플로팅 게이트 전극(108)에 전하들이 충전된다.
그런데, 과도한 에너지를 갖는 상기 핫 일렉트론들의 일부는 상기 플로팅 게이트 전극(108)내에 충전될 뿐 아니라 층간 절연막(130)을 통해 인접 영역에까지 이동한다. 상기 층간 절연막(130)을 통해 이동하는 핫 일렉트론들은 상기 플로팅 게이트 전극(108)을 둘러싸도록 형성되어 있는 상기 전하 포획용 패턴(116)에서 포획된다. 이 때, 상기 전하 포획용 패턴(116)에는 동작 전압(Vcc)이 인가되고 있으므로 포획된 전하들은 외부로 드레인된다. 따라서, 상기 핫 일렉트론들의 거의 대부분은 인접 셀의 플로팅 게이트 전극(108)까지 이동하지 못하게 된다.
또한, 상기 프로그래밍 시에 발생된 핫 일렉트론들의 일부는 드레인 영역 하부의 기판(100)을 통해 이동한다. 상기 기판(100)을 통해 이동한 핫 일렉트론들은 상기 셀 경계 부위에서 형성되어 있는 제4 액티브 영역(104d)의 전하 포획용 웰(114)에서 포획된다. 이 때, 상기 전하 포획용 웰(114)에는 상기 프로그래밍 전압과 유사한 레벨의 전압이 인가되고 있으므로, 상기 전하 포획용 웰(114)에 포획된 전하들은 외부로 드레인된다. 때문에, 상기 핫 일렉트론들의 거의 대부분은 인접한 셀에 구비된 억세스 트랜지스터의 소오스/드레인(110) 및 플로팅 게이트 전극(108)으로 이동하지 못하게 된다.
상기와 같이, 선택된 셀을 프로그래밍 할 시에 과도한 에너지를 갖는 핫 일렉트론들이 층간 절연막 또는 기판 표면 아래로 이동하더라도 인접한 셀에 거의 영향을 끼치지 않는다. 때문에, 상기 선택된 셀을 프로그래밍할 시에 전하가 이동함으로서 인접한 셀의 억세스 트랜지스터의 문턱 전압이 변화하는 게이트 디스터브 현상을 최소화할 수 있다.
도 5는 도 1에 도시된 본 발명의 제1 실시예에 따른 싱글 폴리 EEPROM 장치 의 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 기판에 로코스(LOCOS) 공정 또는 트랜치 소자 분리 공정을 수행하여 액티브 영역을 정의하는 소자 분리막(102)을 형성한다. 상기 공정을 수행하여 하나의 셀 내에 고립된 제1 내지 제3 액티브 영역을 형성한다. 또한, 상기 각 셀들의 경계 부위를 둘러싸는 형상의 제4 액티브 영역을 형성한다.
이어서, 상기 제2 액티브 영역 부위에 N형 불순물을 도핑시켜 콘트롤 게이트 전극용 N-웰(도시안됨)을 형성한다. 또한, 상기 제3 액티브 영역 부위에 선택적으로 P형 불순물을 도핑시켜 그라운드용 P-웰(도시안됨)을 형성한다.
상기 액티브 영역이 정의된 기판(100) 상에 게이트 절연막(106) 및 도전막을 형성한다. 이어서, 상기 게이트 도전막을 패터닝하여 플로팅 게이트 전극(108) 및 전하 포획용 패턴(116)을 각각 형성한다. 상기 플로팅 게이트 전극(108)은 제1 및 제2 액티브 영역 상에 걸쳐지도록 형성된다. 또한, 상기 전하 포획용 패턴(116)은 소자 분리막(102) 상에 위치하며 상기 각 셀들을 둘러싸도록 형성된다.
상기 기판(100)의 제1 액티브 영역, 제2 액티브 영역 및 제4 액티브 영역에 N형 불순물을 도핑시킨다. 상기 공정에 의해, 제1 액티브 영역에는 소오스/드레인(110)이 형성됨으로서 억세스 트랜지스터가 완성된다. 그리고, 상기 제2 액티브 영역에는 콘트롤 게이트 전극(108)과 접속하기 위한 콘택 영역이 정의되고, 상기 제4 액티브 영역에는 전하 포획용 웰(114)이 형성된다.
상기 전하 포획용 웰(114)은 P형 불순물로도 이루어질 수 있기 때문에, 상기 N형 불순물 도핑 공정 시에 상기 제4 액티브 영역은 도핑하지 않아도 상관없다. 상 기 전하 포획용 웰(114)을 P형 불순물로 형성하는 경우, P형 불순물을 선택적으로 도핑시키는 공정을 후속에 더 수행할 수도 있다. 또는, 이 전의 상기 제 3 액티브 영역을 P형 불순물로 도핑하는 공정에서 상기 제4 액티브 영역도 함께 P형 불순물을 선택적으로 도핑시킬 수도 있다.
이어서, 도 3에 도시된 것과 같이, 상기 플로팅 게이트 전극(108)이 형성되어 있는 기판 상에 층간 절연막(130)을 형성한다. 다음에, 상기 억세스 트랜지스터의 소오스/드레인(110)에 전압을 가해주기 위한 제1 콘택(118)을 형성한다. 상기 콘트롤 게이트 전극용 웰(112)에 전압을 가해주기 위한 제2 콘택(120)을 형성한다. 상기 그라운드용 웰(도시안됨)에 그라운드 전압을 가해주기 위한 제3 콘택(도시안됨)을 형성한다.
상기 층간 절연막(130)에 전하 포획용 웰(114)과 접속하고, 상기 전하 포획용 웰(114)에 포획된 전하를 외부로 드레인시키기 위하여 동작 전압 또는 그라운드 전압을 가하는 제1 배선(124)을 형성한다.
상기 층간 절연막(130)에 상기 전하 포획용 패턴(116)과 접속하고 상기 전하 포획용 패턴(116)에 포획된 전하를 외부로 드레인시키기 위한 전압을 가하는 제2 배선(126)을 형성한다.
상기 설명한 바와 같이, 전하 포획용 패턴(116)은 셀의 플로팅 게이트 전극(108)형성 시에 동시에 형성될 수 있고, 상기 전하 포획용 웰(114)은 셀의 소오스/드레인(110) 형성 시에 동시에 형성될 수 있다. 때문에, 상기 전하 포획용 패턴(116) 및 전하 포획용 웰(114)을 형성하기 위하여 별도로 공정이 추가되지는 않는 다. 따라서, 공정 비용이 거의 증가되지 않으면서 인접 셀의 디스터브를 최소화할 수 있다.
제2 실시예
도 6은 제2 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다. 이하에서 설명하는 제2 실시예는 전하 포획용 패턴 및 전하 포획용 웰의 형상을 제외하고는 상기 제1 실시예와 동일한 구성을 갖는다.
도 6을 참조하면, 상기 전하 포획용 패턴(216)은 각 셀을 둘러싸는 형상을 갖는 것이 아니라 상기 플로팅 게이트 전극(208)과 평행한 방향에만 구비된다. 즉, 상기 전하 포획용 패턴(216)은 상기 플로팅 게이트 전극(208)의 양측과 이격되면서 상기 플로팅 게이트 전극(208)과 평행하게 위치한다.
그리고, 상기 제4 액티브 영역(204d)은 각 셀을 완전히 둘러싸는 형상을 갖지 않고 상기 플로팅 게이트 전극(208)과 평행한 방향의 경계 부위에만 구비된다. 때문에, 전하 포획용 웰(214) 역시 각 셀을 둘러싸는 형상을 갖는 것이 아니라 상기 플로팅 게이트 전극(208)과 평행한 방향에만 위치한다. 즉, 상기 플로팅 게이트 전극(208)의 양측과 이격되면서 상기 플로팅 게이트 전극(208)과 평행하게 위치한다.
셀의 게이트 디스터브 현상은 선택된 셀과 워드 라인과 평행한 방향(즉, 상기 플로팅 게이트 전극과 수직한 방향)으로 인접하는 셀에서 주로 발생된다. 때문에, 상기와 같이 전하 포획용 패턴 및 전하 포획용 웰을 상기 플로팅 게이트 전극 과 평행한 방향으로만 배치하더라도 셀의 게이트 디스터브 현상을 충분히 감소시킬 수 있다. 또한, 상기 플로팅 게이트 전극과 수직한 방향으로는 상기 전하 포획용 패턴 및 전하 포획용 웰이 배치되지 때문에, 상기 플로팅 게이트 전극과 평행한 방향으로의 인접한 셀 간의 간격을 더 좁힐 수 있는 장점이 있다.
제3 실시예
도 7은 본 발명의 제3 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다. 도 8은 도 7의 III_III'를 절단한 단면도이다.
도 7 및 도 8을 참조하면, 기판(300)에 소자 분리 영역 및 액티브 영역을 정의하기 위한 소자 분리막(302)이 구비되어 있다. 하나의 단위 셀에는 3개의 고립된 액티브 영역이 구비되어 있다.
상기 기판(300)의 제1 액티브 영역(304a) 상에는 억세스 트랜지스터가 구비된다. 상기 억세스 트랜지스터는 구체적으로 게이트 절연막(306) 및 플로팅 게이트 전극(308)으로 구성되는 게이트와 상기 게이트 양측의 기판 아래에 소오스/드레인(310)으로 이루어진다. 통상적으로, 상기 억세스 트랜지스터는 N형 트랜지스터로 이루어진다.
또한, 상기 기판의 제2 액티브 영역(304b)에는 상기 억세스 트랜지스터의 플로팅 게이트 전극(308)에 전압을 인가하기 위한 콘트롤 게이트 전극용 웰(312)이 구비된다. 상기 콘트롤 게이트 전극용 웰(312)은 고농도의 N형 불순물로 이루어진다.
상기 억세스 트랜지스터의 게이트 절연막 및 플로팅 게이트 전극(308)은 상기 콘트롤 게이트 전극용 웰(312) 상부까지 연장되어 있다.
상기 제3 액티브 영역에는 상기 소오스/드레인(310)에 도핑되어 있는 불순물과는 다른 타입의 불순물로 이루어지는 그라운드용 웰(328)이 구비되어 있다. 구체적으로, 상기 그라운드용 웰(328)은 P형 불순물로 이루어진다.
각 단위 셀들 사이에 형성되어 있는 소자 분리막 상에 전하 포획용 패턴(316)이 구비된다. 상기 전하 포획용 패턴(316)은 상기 플로팅 게이트 전극(308)과 이격되어 상기 플로팅 게이트 전극(308)과 평행하게 배치된다. 바람직하게는, 상기 전하 포획용 패턴(316)이 상기 각 단위 셀들을 완전히 둘러싸는 형태를 갖는다. 상기 전하 포획용 패턴(316)은 도전성 물질로 이루어진다. 바람직하게는 상기 전하 포획용 패턴(316)은 상기 억세스 트랜지스터들의 게이트와 동일한 물질로 이루어진다.
상기 기판(300) 상에는 상기 게이트를 덮는 층간 절연막(330)이 구비되어 있다. 상기 층간 절연막(330)에는 상기 소오스/드레인(310)에 전압을 가해주기 위한 제1 콘택(318) 및 상기 콘트롤 게이트 전극용 웰(312)에 전압을 가해주기 위한 제2 콘택(320)이 구비되어 있다. 그리고, 상기 그라운드용 웰(328)에 그라운드 전압을 가해주기 위한 제3 콘택(322)이 구비되어 있다.
상기 층간 절연막(330)에는 상기 전하 포획용 패턴(316)과 접속하고 상기 전하 포획용 패턴(316)에 포획된 전하를 외부로 드레인시키기 위한 전압을 가하는 배선(326)이 구비된다.
구체적으로, 상기 배선(326)을 통해 상기 전하 포획용 패턴(316)에 상기 콘트롤 게이트 전극(312)에 인가하는 프로그래밍 전압 레벨의 전압을 가해줌으로서, 상기 전하 포획용 패턴(316)에 포획된 전하를 외부로 드레인시킬 수 있다.
제3 실시예에 따른 싱글 폴리 EEPROM 장치는 각 단위 셀 사이에 액티브 영역이 구비되지 않는다. 때문에, 상기 각 단위 셀 사이에 전하 포획용 웰을 형성하기 위한 액티브 영역을 형성할 공간적 여유가 없을 경우에 유용하다.
이하에서는 상기 제3 실시예에 따른 싱글 폴리 EEPROM 장치의 제조 방법을 간단히 설명한다.
우선, 기판(300)에 로코스 공정 또는 트랜치 소자 분리 공정을 수행하여 액티브 영역을 정의하는 소자 분리막(302)을 형성한다. 상기 공정을 수행하여 하나의 셀 내에 고립된 제1 내지 제3 액티브 영역(304a, 304b, 304c)을 형성한다.
이어서, 상기 제2 액티브 영역(304b) 부위에 N형 불순물을 도핑시켜 콘트롤 게이트 전극용 N-웰(312)을 형성한다. 또한, 상기 제3 액티브 영역 부위에 선택적으로 P형 불순물을 도핑시켜 그라운드용 P-웰(328)을 형성한다.
상기 기판 상에 게이트 절연막(306) 및 도전막을 형성한다. 이어서, 상기 게이트 도전막을 패터닝하여 플로팅 게이트 전극(308) 및 전하 포획용 패턴(316)을 각각 형성한다. 상기 플로팅 게이트 전극(308)은 제1 및 제2 액티브 영역(304a, 304b) 상에 걸쳐지도록 형성된다. 또한, 상기 전하 포획용 패턴(316)은 소자 분리막 상에 위치하며 상기 각 셀들을 둘러싸도록 형성된다.
상기 기판(300)의 제1 액티브 영역(304a), 제2 액티브 영역(304b)에 N형 불순물을 도핑시킨다. 상기 공정에 의해, 제1 액티브 영역(304a)에는 소오스/드레인(310)이 형성됨으로서 억세스 트랜지스터가 형성된다. 그리고, 상기 제2 액티브 영역(304b)에는 콘트롤 게이트 전극용 웰(312)과 접속하기 위한 콘택 영역이 정의된다.
이어서, 상기 플로팅 게이트 전극이 형성되어 있는 기판 상에 층간 절연막을 형성하고 콘택 및 배선들을 형성함으로서 싱글 폴리 EEPROM 장치를 완성한다.
제4 실시예
도 9는 본 발명의 제1 실시예에 따른 싱글 폴리 EEPROM 장치를 나타내는 평면도이다. 도 10은 도 9의 IV_IV'를 절단한 단면도이다.
도 9 및 10은 참조하면, 기판(400)에 소자 분리 영역 및 액티브 영역을 정의하기 위한 소자 분리막(402)이 구비되어 있다. 하나의 단위 셀에는 3개의 고립된 액티브 영역이 구비되어 있다. 또한, 상기 단위 셀들 사이에는 제4 액티브 영역(404d)이 구비되어 있다. 구체적으로, 상기 제4 액티브 영역(404d)은 상기 단위 셀들의 경계 부위에서 상기 단위 셀들을 완전히 둘러싸는 형태를 갖는다. 도시되지는 않았지만, 상기 제4 액티브 영역(404d)은 상기 단위 셀들의 플로팅 게이트 전극(408)과 평행한 방향의 경계 부위에만 배치되어 상기 단위 셀의 일부분만을 둘러싸는 형태를 가질 수도 있다.
상기 기판(400)의 제1 액티브 영역(404a) 상에는 억세스 트랜지스터가 구비 되어 있다. 상기 억세스 트랜지스터는 구체적으로 게이트 절연막(406) 및 플로팅 게이트 전극(408)으로 구성되는 게이트와 상기 게이트 양측의 기판 아래에 소오스/드레인(410)으로 이루어진다. 통상적으로, 상기 억세스 트랜지스터는 N형 트랜지스터로 이루어진다.
또한, 상기 기판(400)의 제2 액티브 영역(404b)에는 상기 억세스 트랜지스터의 플로팅 게이트 전극(408)에 전압을 인가하기 위한 콘트롤 게이트 전극용 웰(412)이 구비된다. 상기 콘트롤 게이트 전극용 웰(412)은 고농도의 N형 불순물로 이루어진다.
상기 억세스 트랜지스터의 게이트 절연막(406) 및 플로팅 게이트 전극(408)은 상기 콘트롤 게이트 전극용 웰(412) 상부까지 연장되어 있다.
상기 제3 액티브 영역(404c)에는 상기 소오스/드레인(410)에 도핑되어 있는 불순물과는 다른 타입의 불순물로 이루어지는 그라운드용 웰(428)이 구비되어 있다.
상기 제4 액티브 영역(404d)에는 선택된 셀로부터 생성되는 과잉의 핫 일렉트론들 중에서 소자 분리막(402)을 넘어오는 핫 일렉트론들을 포획하기 위한 전하 포획용 웰(414)이 구비된다. 상기 전하 포획용 웰(414)은 기판 표면 아래에 도핑된 불순물로 이루어진다. 상기 전하 포획용 웰(414)은 상기 억세스 트랜지스터의 소오스/드레인(410)과 동일한 불순물 타입으로 이루어지는 것이 바람직하다. 그러나, 상기 전하 포획용 웰(414)은 상기 억세스 트랜지스터의 소오스/드레인(410)과 서로 다른 불순물 타입으로 이루어질 수도 있다.
상기 기판 상에는 플로팅 게이트 전극(408)을 덮는 층간 절연막(430)이 구비되어 있다. 상기 층간 절연막(430)에는 상기 소오스/드레인(410)에 전압을 가해주기 위한 제1 콘택(418) 및 상기 콘트롤 게이트 전극용 웰(412)에 전압을 가해주기 위한 제2 콘택(420)이 구비되어 있다. 그리고, 상기 그라운드용 웰(428)에 그라운드 전압을 가해주기 위한 제3 콘택(422)이 구비되어 있다.
또한, 상기 층간 절연막(430)에는 전하 포획용 웰(414)과 접속하고, 상기 전하 포획용 웰(414)에 포획된 전하를 외부로 드레인시키기 위하여 동작 전압 또는 그라운드 전압을 가하는 배선(424)이 구비된다.
제4 실시예에 따른 싱글 폴리 EEPROM 장치는 전하 포획용 패턴이 구비되지 않는다. 때문에, 상기 제4 액티브 영역을 정의하기 위한 소자 분리막의 면적이 협소하여 상기 소자 분리막 상에 정확히 전하 포획용 패턴을 패터닝하기가 어려울 경우에 유용하다.
이하에서는 상기 제4 실시예에 따른 싱글 폴리 EEPROM 장치의 제조 방법을 간단히 설명한다.
기판(400)에 로코스(LOCOS) 공정 또는 트랜치 소자 분리 공정을 수행하여 액티브 영역을 정의하는 소자 분리막(402)을 형성한다. 상기 공정을 수행하여 하나의 셀 내에 고립된 제1 내지 제3 액티브 영역(404a, 404b, 404c)을 형성한다. 또한, 상기 각 셀들의 경계 부위를 둘러싸는 형상의 제4 액티브 영역(404d)을 형성한다.
이어서, 상기 제2 액티브 영역(404b) 부위에 N형 불순물을 도핑시켜 콘트롤 게이트 전극용 N-웰(412)을 형성한다. 또한, 상기 제3 액티브 영역(404c) 부위에 선택적으로 P형 불순물을 도핑시켜 그라운드용 P-웰(428)을 형성한다.
상기 기판 상에 게이트 절연막(406) 및 도전막을 형성한다. 이어서, 상기 게이트 도전막을 패터닝하여 플로팅 게이트 전극(408)을 형성한다. 상기 플로팅 게이트 전극(408)은 제1 및 제2 액티브 영역(404a, 404b) 상에 걸쳐지도록 형성된다.
상기 기판(400)의 제1 액티브 영역(404a), 제2 액티브 영역(404b) 및 제4 액티브 영역(404d)에 N형 불순물을 도핑시킨다. 상기 공정에 의해, 제1 액티브 영역에는 소오스/드레인이 형성됨으로서 억세스 트랜지스터가 완성된다. 그리고, 상기 제2 액티브 영역에는 콘트롤 게이트 전극과 접속하기 위한 콘택 영역이 정의되고, 상기 제4 액티브 영역(404d)에는 전하 포획용 웰(414)이 형성된다.
이어서, 상기 플로팅 게이트 전극(408)이 형성되어 있는 기판(400) 상에 층간 절연막(430)을 형성하고 콘택 및 배선들을 형성함으로서 싱글 폴리 EEPROM 장치를 완성한다.
상술한 바와 같이 본 발명에 의하면, 셀을 프로그래밍할 시에 상기 전하 포획용 구조물에 의해 과잉의 핫 일렉트론들이 외부로 빠져나감으로서 인접 셀의 문턱 전압이 상승하지 않게된다. 때문에, 상기 문턱 전압의 상승에 따른 동작 불량 및 신뢰성 저하를 최소화할 수 있다. 또한, 상기 전하 포획용 구조물을 형성하기 위한 추가적인 공정이 요구되지 않기 때문에 반도체 장치 제조 원가를 상승시키지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (33)

  1. 기판에 형성된 적어도 2개의 트랜지스터; 및
    상기 적어도 2개의 트랜지스터 중 선택된 트랜지스터의 동작에 의해 상기 선택된 트랜지스터와 인접하는 트랜지스터의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 전하 포획용 구조물은,
    상기 선택된 트랜지스터와 인접 트랜지스터 사이에 위치하고 소자 분리막에 의해 한정되는 액티브 영역; 및
    상기 액티브 영역의 기판에 불순물이 도핑된 형태를 갖는 전하 포획용 웰로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 전하 포획용 웰은 상기 트랜지스터의 소오스/드레인과 동일한 불순물 타입으로 이루어진 것을 특징으로 하는 하는 반도체 장치.
  4. 제2항에 있어서, 상기 전하 포획용 웰은 상기 트랜지스터의 소오스/드레인과 다른 불순물 타입으로 이루어진 것을 특징으로 하는 하는 반도체 장치.
  5. 제2항에 있어서, 상기 전하 포획용 웰과 접속하고 상기 포획된 전하를 드레 인시키기 위하여 동작 전압 또는 그라운드 전압을 가하는 제1 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 전하 포획용 구조물은,
    상기 선택된 트랜지스터와 인접 트랜지스터 사이에 위치하고 소자 분리막에 의해 한정되는 액티브 영역;
    상기 액티브 영역의 기판에 불순물이 도핑된 형태를 갖는 전하 포획용 웰; 및
    상기 소자 분리막 상에 구비된 전하 포획용 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 전하 포획용 패턴은 상기 트랜지스터들의 게이트와 동일한 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 전하 포획용 패턴과 접속하고 상기 포획된 전하를 드레인시키기 위한 전압을 가하는 제2 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 전하 포획용 구조물은,
    상기 선택된 트랜지스터와 인접 트랜지스터 사이에 구비되는 소자 분리막; 및
    상기 소자 분리막 상에 구비된 전하 포획용 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 전하 포획용 패턴은 상기 트랜지스터들의 게이트와 동일한 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 전하 포획용 패턴과 접속하고 상기 포획된 전하를 드레인시키기 위한 전압을 가하는 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 기판 상에 억세스 트랜지스터 및 상기 억세스 트랜지스터와 이격되고 상기 억세스 트랜지스터의 게이트에 전압을 인가하기 위한 콘트롤 게이트 전극용 웰이 구비되는 단위 셀들; 및
    상기 단위 셀들 중 선택된 셀의 프로그래밍 동작에 의해 인접하는 셀의 억세스 트랜지스터의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물을 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 각 단위 셀에서 억세스 트랜지스터의 게이트 전극은 상기 콘트롤 게이트 전극용 웰 상부까지 연장된 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 전하 포획용 구조물은,
    상기 인접하는 단위 셀 사이에 위치하고 소자 분리막에 의해 한정되는 액티브 영역; 및
    상기 액티브 영역의 기판에 불순물이 도핑된 형태를 갖는 전하 포획용 웰로 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 전하 포획용 웰은 상기 억세스 트랜지스터의 소오스/드레인과 동일한 불순물 타입으로 이루어진 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 전하 포획용 웰은 상기 억세스 트랜지스터의 소오스/드레인과 다른 불순물 타입으로 이루어진 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서, 상기 전하 포획용 웰과 접속하고 상기 포획된 전하를 드레인시키기 위하여 동작 전압 또는 그라운드 전압을 가하는 제1 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제14항에 있어서, 상기 전하 포획용 웰은 상기 각 단위 셀들을 둘러싸는 형상을 갖는 것을 특징으로 하는 반도체 장치.
  19. 제12항에 있어서, 상기 전하 포획용 구조물은,
    상기 인접하는 단위 셀 사이에 위치하고 소자 분리막에 의해 한정되는 액티브 영역;
    상기 액티브 영역의 기판에 불순물이 도핑된 형태를 갖는 전하 포획용 웰; 및
    상기 소자 분리막 상에 구비된 전하 포획용 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 전하 포획용 웰과 접속하고 상기 포획된 전하를 드레인시키기 위하여 동작 전압 또는 그라운드 전압을 가하는 제1 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제19항에 있어서, 상기 전하 포획용 웰은 상기 각 단위 셀들을 둘러싸는 형상을 갖는 것을 특징으로 하는 반도체 장치.
  22. 제19항에 있어서, 상기 전하 포획용 패턴은 상기 억세스 트랜지스터들의 게이트와 동일한 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  23. 제19항에 있어서, 상기 전하 포획용 패턴과 접속하고 상기 포획된 전하를 드레인시키기 위한 전압을 가하는 제2 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제19항에 있어서, 상기 전하 포획용 패턴은 상기 전하 포획용 웰 내에서 상기 각 단위 셀들을 둘러싸는 형상을 갖는 것을 특징으로 하는 반도체 장치.
  25. 제12항에 있어서, 상기 전하 포획용 구조물은,
    상기 인접하는 단위 셀 사이에 구비되는 소자 분리막; 및
    상기 소자 분리막 상에 구비된 전하 포획용 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서, 상기 전하 포획용 패턴은 상기 억세스 트랜지스터들의 게이트와 동일한 물질로 이루어진 것을 특징으로 하는 반도체 장치.
  27. 제25항에 있어서, 상기 전하 포획용 패턴과 접속하고 상기 포획된 전하를 드레인시키기 위한 전압을 가하는 배선 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  28. 기판 상에 억세스 트랜지스터 및 상기 억세스 트랜지스터와 이격되고 상기 억세스 트랜지스터의 게이트에 전압을 인가하기 위한 콘트롤 게이트 전극용 웰을 포함하는 단위 셀들을 각각 형성하는 단계; 및
    상기 단위 셀들 중 선택된 셀의 프로그래밍 동작에 의해 인접하는 셀의 억세스 트랜지스터의 문턱 전압 상승을 방지하기 위한 전하 포획용 구조물을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서, 상기 전하 포획용 구조물은,
    상기 각 단위 셀들 사이에 위치하고 소자 분리막에 의해 한정되는 액티브 영역에 불순물을 도핑시켜 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제28항에 있어서, 상기 전하 포획용 웰은 상기 억세스 트랜지스터의 소오스/드레인을 형성하기 위한 이온 주입 공정시에 동시에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제28항에 있어서, 상기 전하 포획용 구조물은,
    상기 단위 셀들 사이에 위치하고 소자 분리막에 의해 한정되는 액티브 영역에 불순물을 도핑시켜 소자 분리용 웰을 형성하는 단계; 및
    상기 소자 분리막 상에 전하 포획용 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제28항에 있어서, 상기 전하 포획용 구조물은, 상기 단위 셀들 사이에 구비되는 소자 분리막에 전하 포획용 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제32항에 있어서, 상기 전하 포획용 패턴은 상기 억세스 트랜지스터들의 게이트 패터닝 시에 동시에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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