JP2006148073A5 - - Google Patents

Claims (16)

1. 基板に形成された少なくとも２個のトランジスタと、
   前記少なくとも２個のトランジスタのうち、選択されたトランジスタの動作によって前記選択されたトランジスタと隣接するトランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物と、を具備することを特徴とする半導体装置。
2. 前記電荷捕獲用構造物は、
   前記選択されたトランジスタと隣接トランジスタとの間に具備される素子分離膜と、
   前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項１記載の半導体装置。
3. 前記電荷捕獲用パターンは、前記トランジスタのゲートと同じ物質で形成されることを特徴とする請求項２記載の半導体装置。
4. 前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する配線ラインを更に含むことを特徴とする請求項２記載の半導体装置。
5. 基板上にアクセストランジスタ及び前記アクセストランジスタと離隔されて前記アクセストランジスタのゲートに電圧を印加するためのコントロールゲート電極用ウェルが具備される単位セルと、
   前記単位セルのうち、選択されたセルのプログラミング動作によって隣接するセルのアクセストランジスタのしきい電圧上昇を防止するための電荷捕獲用構造物と、を具備することを特徴とする半導体装置。
6. 前記各単位セルにおけるアクセストランジスタのゲート電極は、前記コントロールゲート電極用ウェルの上部まで延長されたことを特徴とする請求項５記載の半導体装置。
7. 前記電荷捕獲用構造物は、
   前記隣接する単位セル間に位置して素子分離膜によって画定されるアクティブ領域と、
   前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、で構成されることを特徴とする請求項５記載の半導体装置。
8. 前記電荷捕獲用ウェルと接続して前記捕獲された電荷をドレインさせるために動作電圧又はグラウンド電圧を印加する第１配線ラインを更に含むことを特徴とする請求項７記載の半導体装置。
9. 前記電荷捕獲用ウェルは、前記各単位セルを取り囲む形状を有することを特徴とする請求項７記載の半導体装置。
10. 前記電荷捕獲用構造物は、
    前記隣接する単位セル間に位置して素子分離膜によって画定されるアクティブ領域と、
    前記アクティブ領域の基板に不純物がドーピングされた形態を有する電荷捕獲用ウェルと、
    前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項５記載の半導体装置。
11. 前記電荷捕獲用ウェルと接続して前記捕獲された電荷をドレインさせるために動作電圧又はグラウンド電圧を印加する第１配線ラインを更に含むことを特徴とする請求項１０記載の半導体装置。
12. 前記電荷捕獲用パターンは、前記アクセストランジスタのゲートと同じ物質で形成されることを特徴とする請求項１０記載の半導体装置。
13. 前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する第２配線ラインを更に含むことを特徴とする請求項１０記載の半導体装置。
14. 前記電荷捕獲用構造物は、
    前記隣接する単位セル間に具備される素子分離膜と、
    前記素子分離膜上に具備された電荷捕獲用パターンと、を含むことを特徴とする請求項５記載の半導体装置。
15. 前記電荷捕獲用パターンは、前記アクセストランジスタのゲートと同じ物質で形成されることを特徴とする請求項１４記載の半導体装置。
16. 前記電荷捕獲用パターンと接続して前記捕獲された電荷をドレインさせるための電圧を印加する配線ラインを更に含むことを特徴とする請求項１４記載の半導体装置。