JP2006303448A5 - - Google Patents

Claims (11)

1. メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、
   半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、
   前記活性領域上に第１絶縁膜を形成する工程と、
   前記メモリセル領域において、前記第１導電膜を形成する工程と、
   前記メモリセル領域において、前記第１導電膜にパターニングを施して、ソース領域として機能可能な第1不純物領域となる領域上に開口部を有する導電膜パターンを形成する工程と、
   前記メモリセル領域の前記導電膜パターンをマスクとして、前記半導体基板の主表面に不純物を導入する工程と、
   前記導電膜パターンを覆い、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜から形成され、電荷を蓄積可能な第２絶縁膜を形成する工程と、
   前記第２絶縁膜上に第２導電膜を形成する工程と、
   前記メモリセル領域において、前記第２導電膜にエッチングを施して、前記導電膜パターンの開口部の側面に、２つの前記メモリセルトランジスタのサイドウォール形状のメモリゲート電極を同時に形成する工程と、
   前記メモリセル領域において、前記導電膜パターンと、前記２つのメモリゲート電極をマスクとして、前記第１不純物領域を形成する工程と、
   前記メモリセル領域において、前記導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングし、パターニングすると同時に、前記周辺回路領域に形成されるトランジスタのゲート電極を形成する工程と、
   前記半導体基板の主表面に不純物を導入して、前記メモリセルトランジスタの前記第２不純物領域と、前記周辺回路領域に形成されるトランジスタのソース領域、ドレイン領域とを形成する工程と、
   を備えた半導体記憶装置の製造方法。
2. 前記第１導電膜をパターニングして前記導電膜パターンを形成する工程は、前記メモリセルトランジスタの前記第１不純物領域となる領域上に、前記第１導電膜の残留部を残す工程を含み、
   前記第２絶縁膜の形成工程は、前記残留部を覆うように前記第２絶縁膜を形成する工程を含み、
   前記メモリゲート電極を形成する工程は、対向配置された前記メモリゲート電極を一体的に接続する接続部を、前記残留部の周囲に形成する工程を含み、
   前記接続部上にコンタクト部を形成する工程をさらに備える、請求項１に記載の半導体記憶装置の製造方法。
3. メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、
   半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、
   前記活性領域上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜上に第１導電膜を形成する工程と、
   前記メモリセル領域において、前記第１導電膜にパターニングを施して、ソース領域として機能可能な第１不純物領域となる領域上に開口部を形成すると共に、前記開口部の長手方向の両端部側に凹部を同時にパターニングする工程と、
   前記メモリセル領域において、前記導電膜パターンをマスクとして、前記半導体基板の主表面に不純物を導入する工程と、
   前記導電膜パターンを覆い、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜から形成され、電荷を蓄積可能な第２絶縁膜を形成する工程と、
   前記第２絶縁膜上に第２導電膜を形成する工程と、
   前記メモリセル領域において、前記第２導電膜にエッチングを施して、前記導電膜パターンの開口部の側面に、２つのメモリセルトランジスタのサイドウォール形状のメモリゲート電極を同時に形成する工程と、
   前記メモリセル領域において、前記導電膜パターンと、前記２つのメモリゲート電極をマスクとして、第１不純物領域を形成する工程と、
   前記メモリセル領域において、前記第１導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングして、前記第１不純物領域の周囲を取り囲む環状のコントロールゲート電極を形成する工程と、
   前記半導体基板の主表面に不純物を導入して前記第２不純物領域を形成する工程とを備え、
   前記２つのメモリセルトランジスタの第１のメモリゲート電極と第２のメモリゲート電極はメモリセル領域の端部まで配線されてつながっていることを特徴とする、半導体記憶装置の製造方法。
4. 前記第２絶縁膜上に第２導電膜を形成する工程は、前記凹部内に前記第２導電膜を充填することにより、前記メモリゲート電極に電圧を印加可能な電圧印加部が接続されるパッド部を形成する工程を含む、請求項３に記載の半導体記憶装置の製造方法。
5. 前記コントロールゲート電極の上面にシリサイド膜を形成する工程をさらに備える、請求項３に記載の半導体記憶装置の製造方法。
6. 前記第１不純物領域の周囲を取り囲む環状のコントロールゲート電極を形成すると同時に、前記周辺回路領域に形成されるトランジスタのゲート電極が形成されることを特徴とする、請求項３に記載の半導体記憶装置の製造方法。
7. メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置であって、
   半導体基板と、
   前記メモリセル領域において、前記半導体基板上に形成された第１不純物領域と、
   前記メモリセル領域において、前記半導体基板上に形成された第２不純物領域と、
   前記第１不純物領域と前記第２不純物領域との間に形成されたチャネル領域と、
   前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第２不純物領域側の前記主表面上に第１絶縁膜を介して形成された、前記メモリセルトランジスタのコントロールゲート電極と、
   前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第１不純物領域側の前記主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状のメモリゲート電極と、
   前記コントロールゲート電極に対して前記メモリゲート電極と反対側に位置する前記半導体基板の主表面上に位置し、前記コントロールゲート電極の側面上に形成された第３絶縁膜と、
   前記第３絶縁膜とその直下に位置する前記半導体基板との界面が、前記第２絶縁膜とその直下に位置する前記半導体基板の主表面との界面より、上方に位置する、半導体記憶装置。
8. 半導体基板と、
   前記半導体基板の主表面上に選択的に形成され、メモリセルトランジスタが形成されるメモリセル領域と、
   前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域と、
   前記メモリセル領域上に形成された第１不純物領域および前記第２不純物領域と、
   前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
   前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第１不純物領域側の上面に第１絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状のメモリゲート電極と、
   前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第２不純物領域側の上面上に電荷を蓄積可能な第２絶縁膜を介して形成されたコントロールゲート電極と、
   前記コントロールゲート電極に対して、前記メモリゲート電極と反対側に位置する前記半導体基板の主表面上に位置し、前記コントロールゲート電極の側面上に形成された第３絶縁膜と、
   前記周辺回路領域上に第４絶縁膜を介して形成されたゲートと、
   を備え、
   前記第３絶縁膜とその直下に位置する前記半導体基板との界面は、前記第４絶縁膜とその直下に位置する前記半導体基板との界面より上方に位置する、半導体記憶装置。
9. 前記第１不純物領域は、ドレイン領域として機能可能とされ、前記第２不純物領域は、ソース領域として機能可能な、請求項７または請求項８に記載の半導体記憶装置。
10. 半導体基板と、
    前記半導体基板の主表面上に選択的に形成された分離領域と、
    前記分離領域により規定され、該分離領域を介して隣り合い、メモリセルトランジスタが形成される第１メモリセル領域、および第２メモリセル領域と、
    前記第１メモリセル領域上に形成され、ソース領域として機能可能な第１不純物領域と、
    前記第１メモリセル領域上に形成され、ドレイン領域として機能可能な第２不純物領域と、
    前記第２メモリセル領域上に形成され、ソース領域として機能可能な第３不純物領域と、
    前記第２メモリセル領域上に形成され、ドレイン領域として機能可能な第４不純物領域と、
    前記第１不純物領域と前記第２不純物領域との間に形成された第１チャネル領域と、
    前記第３不純物領域と前記第４不純物領域との間に形成された第２チャネル領域と、
    前記第１チャネル領域が位置する前記半導体基板の主表面のうち、前記第２不純物領域側に位置する前記主表面上に、第１絶縁膜を介して形成された第１コントロールゲート電極と、
    前記第１チャネル領域が位置する前記半導体基板の主表面のうち、前記第１不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状の第１メモリゲート電極と、
    前記第２チャネル領域が位置する前記半導体基板の主表面のうち、前記第４不純物領域側に位置する前記主表面上に、第３絶縁膜を介して形成された第２コントロールゲート電極と、
    前記第２チャネル領域が位置する前記半導体基板の主表面のうち、前記第３不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第４絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状の第２メモリゲート電極と、
    前記第１メモリセル領域と前記第２メモリセル領域との間に位置する前記分離領域上に形成され、前記第１メモリセル領域上に形成された前記第１メモリゲート電極と、前記第２領域上に形成された前記第２メモリゲート電極とを接続する第１接続部と、
    前記第１接続部間に形成された第２接続部と、
    を備え、
    前記第２接続部は、第１導電膜と、前記第１導電膜の周囲に第５絶縁膜を介して形成された第２導電膜とを含む、半導体記憶装置。
11. 半導体基板と、
    前記半導体基板の主表面上に選択的に形成された分離領域と、
    前記半導体基板の主表面上に前記分離領域により規定された活性領域と、
    前記活性領域上に形成され、ソース領域として機能可能な第１不純物領域と、
    前記活性領域上に形成され、ドレイン領域として機能可能な第２不純物領域と、
    前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
    前記チャネル領域の上面のうち、前記第２不純物領域側の上面に第１絶縁膜を介して形成された環状のコントロールゲート電極と、
    前記第１不純物領域側に位置する前記コントロールゲート電極の側面上に形成された凹部と、
    前記チャネル領域の上面のうち、前記第１不純物領域側の上面に、電荷を蓄積可能な第２絶縁膜を介して形成され、前記コントロールゲート電極の側面上に形成された環状のサイドウォール形状のメモリゲート電極と、
    前記メモリゲート電極に接続され、前記凹部内に形成された接続部と、
    前記接続部に接続され、前記メモリゲート電極に電圧を印加可能な電圧印加部と、
    を備えた半導体記憶装置。