JP2001217325A5 - - Google Patents
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【特許請求の範囲】
【請求項1】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記境界領域における前記第1ゲート電極は、ゲート長方向において少なくとも前記第1境界領域に沿った一辺の全体と、ゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項2】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向において前記第1境界領域に沿った一方の一辺の全体と、ゲート長方向において前記第1境界領域に沿った他方の一辺の全体と、ゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項3】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、前記第1境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項4】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第1境界領域に沿って形成され、
前記第1境界領域においてゲート長方向に延在する前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域においてゲート幅方向に延在する前記第1ゲート電極のゲート幅方向の長さは、前記第1アクティブ領域を横切る第1ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項5】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項6】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、前記第1境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第1境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項7】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さは、前記第2アクティブ領域の中央部における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第2境界領域における前記第2ゲート電極は、ゲート長方向において少なくとも前記第2境界領域に沿った一辺の全体と、ゲート幅方向において前記第2境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項8】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、ゲート長方向において前記第2境界領域に沿った一方の一辺の全体、ゲート長方向において前記第2境界領域に沿った他方の一辺の全体およびゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項9】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、前記第2境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項10】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第2境界領域に沿って形成され、
前記第2境界領域においてゲート長方向に延在する前記第2ゲート電極のゲート長方向の長さは、前記第2アクティブ領域の中央部における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第2境界領域においてゲート幅方向に延在する前記第2ゲート電極のゲート幅方向の長さは、前記第2アクティブ領域を横切る第2ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項11】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項12】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、前記第2境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第2境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項13】 請求項7〜12のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETのしきい値電圧は、前記第2MISFETのしきい値電圧よりも高いことを特徴とする半導体集積回路装置。
【請求項14】 請求項7〜13のいずれか一項に記載の半導体集積回路装置において、
前記第1アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度は、前記第2アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項15】 請求項7〜14のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETはエンハンスメント型で構成され、前記第2MISFETはデプレッション型で構成されており、
前記第1MISFETおよび前記第2MISFETは、前記第1MISFETのしきい値電圧と前記第2MISFETのしきい値電圧との差分によって電源電圧よりも低い電圧を発生する定電圧発生回路の一部を構成していることを特徴とする半導体集積回路装置。
【請求項16】 請求項15記載の半導体集積回路装置において、
前記定電圧発生回路は、基準電圧発生回路であることを特徴とする半導体集積回路装置。
【請求項17】 請求項16記載の半導体集積回路装置において、
前記基準電圧発生回路はSRAMの周辺回路の一部を構成することを特徴とする半導体集積回路装置。
【請求項18】 請求項7〜17のいずれか一項に記載の半導体集積回路装置において、
前記第1アクティブ領域は第1導電型の第1ウエル内に形成され、
前記第2アクティブ領域は前記第1導電型の第2ウエル内に形成され、
前記第1ウエルと前記第2ウエルは電気的に分離されていることを特徴とする半導体集積回路装置。
【請求項19】 請求項7〜17のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第1MISFETおよび前記第2MISFETを複数有し、
前記複数の第1MISFETおよび前記複数の第2MISFETは、それぞれ直列に接続されていることを特徴とする半導体集積回路装置。
【請求項20】 請求項1〜12のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用MISFET、一対の負荷用MISFETおよび一対の転送用MISFETによって構成されるメモリセルを有し、
前記第1MISFETは前記駆動用MISFETを構成し、
前記第2MISFETは前記負荷用MISFETを構成し、
前記第1境界領域における前記ゲート電極のゲート長は、前記第1アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。
【請求項21】 請求項20記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート幅は、前記負荷用MISFETのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項22】 請求項20または21記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート長は、前記負荷用MISFETのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。
【請求項23】 請求項1〜22のいずれか一項に記載の半導体集積回路装置において、
前記第1ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。
【請求項24】 請求項23記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。
【請求項25】 請求項1〜24のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETのソース、ドレインは、低不純物濃度の第1導電型半導体領域と高不純物濃度の第1半導体領域とを有するLDD構造で構成され、
前記第1MISFETが形成された前記基板には、前記低不純物濃度の第1導電型半導体領域を囲む第2導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。
【請求項26】 請求項1〜25のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第1MISFETを複数有し、
前記複数の第1MISFETは直列に接続されていることを特徴とする半導体集積回路装置。
【請求項27】 請求項1〜26のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。
【請求項1】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記境界領域における前記第1ゲート電極は、ゲート長方向において少なくとも前記第1境界領域に沿った一辺の全体と、ゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項2】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向において前記第1境界領域に沿った一方の一辺の全体と、ゲート長方向において前記第1境界領域に沿った他方の一辺の全体と、ゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項3】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、前記第1境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項4】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第1境界領域に沿って形成され、
前記第1境界領域においてゲート長方向に延在する前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域においてゲート幅方向に延在する前記第1ゲート電極のゲート幅方向の長さは、前記第1アクティブ領域を横切る第1ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項5】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項6】 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、前記第1境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第1境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項7】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さは、前記第2アクティブ領域の中央部における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第2境界領域における前記第2ゲート電極は、ゲート長方向において少なくとも前記第2境界領域に沿った一辺の全体と、ゲート幅方向において前記第2境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項8】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、ゲート長方向において前記第2境界領域に沿った一方の一辺の全体、ゲート長方向において前記第2境界領域に沿った他方の一辺の全体およびゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項9】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、前記第2境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項10】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第2境界領域に沿って形成され、
前記第2境界領域においてゲート長方向に延在する前記第2ゲート電極のゲート長方向の長さは、前記第2アクティブ領域の中央部における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第2境界領域においてゲート幅方向に延在する前記第2ゲート電極のゲート幅方向の長さは、前記第2アクティブ領域を横切る第2ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項11】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項12】 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、前記第2境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第2境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項13】 請求項7〜12のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETのしきい値電圧は、前記第2MISFETのしきい値電圧よりも高いことを特徴とする半導体集積回路装置。
【請求項14】 請求項7〜13のいずれか一項に記載の半導体集積回路装置において、
前記第1アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度は、前記第2アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項15】 請求項7〜14のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETはエンハンスメント型で構成され、前記第2MISFETはデプレッション型で構成されており、
前記第1MISFETおよび前記第2MISFETは、前記第1MISFETのしきい値電圧と前記第2MISFETのしきい値電圧との差分によって電源電圧よりも低い電圧を発生する定電圧発生回路の一部を構成していることを特徴とする半導体集積回路装置。
【請求項16】 請求項15記載の半導体集積回路装置において、
前記定電圧発生回路は、基準電圧発生回路であることを特徴とする半導体集積回路装置。
【請求項17】 請求項16記載の半導体集積回路装置において、
前記基準電圧発生回路はSRAMの周辺回路の一部を構成することを特徴とする半導体集積回路装置。
【請求項18】 請求項7〜17のいずれか一項に記載の半導体集積回路装置において、
前記第1アクティブ領域は第1導電型の第1ウエル内に形成され、
前記第2アクティブ領域は前記第1導電型の第2ウエル内に形成され、
前記第1ウエルと前記第2ウエルは電気的に分離されていることを特徴とする半導体集積回路装置。
【請求項19】 請求項7〜17のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第1MISFETおよび前記第2MISFETを複数有し、
前記複数の第1MISFETおよび前記複数の第2MISFETは、それぞれ直列に接続されていることを特徴とする半導体集積回路装置。
【請求項20】 請求項1〜12のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用MISFET、一対の負荷用MISFETおよび一対の転送用MISFETによって構成されるメモリセルを有し、
前記第1MISFETは前記駆動用MISFETを構成し、
前記第2MISFETは前記負荷用MISFETを構成し、
前記第1境界領域における前記ゲート電極のゲート長は、前記第1アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。
【請求項21】 請求項20記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート幅は、前記負荷用MISFETのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項22】 請求項20または21記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート長は、前記負荷用MISFETのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。
【請求項23】 請求項1〜22のいずれか一項に記載の半導体集積回路装置において、
前記第1ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。
【請求項24】 請求項23記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。
【請求項25】 請求項1〜24のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETのソース、ドレインは、低不純物濃度の第1導電型半導体領域と高不純物濃度の第1半導体領域とを有するLDD構造で構成され、
前記第1MISFETが形成された前記基板には、前記低不純物濃度の第1導電型半導体領域を囲む第2導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。
【請求項26】 請求項1〜25のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第1MISFETを複数有し、
前記複数の第1MISFETは直列に接続されていることを特徴とする半導体集積回路装置。
【請求項27】 請求項1〜26のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。
Claims (43)
- 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記境界領域における前記第1ゲート電極は、ゲート長方向において少なくとも前記第1境界領域に沿った一辺の全体と、ゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向において前記第1境界領域に沿った一方の一辺の全体と、ゲート長方向において前記第1境界領域に沿った他方の一辺の全体と、ゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、前記第1境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第1境界領域に沿って形成され、
前記第1境界領域においてゲート長方向に延在する前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域においてゲート幅方向に延在する前記第1ゲート電極のゲート幅方向の長さは、前記第1アクティブ領域を横切る第1ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、前記第1境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第1境界領域を覆っていることを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さは、前記第2アクティブ領域の中央部における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第2境界領域における前記第2ゲート電極は、ゲート長方向において少なくとも前記第2境界領域に沿った一辺の全体と、ゲート幅方向において前記第2境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、ゲート長方向において前記第2境界領域に沿った一方の一辺の全体、ゲート長方向において前記第2境界領域に沿った他方の一辺の全体およびゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、前記第2境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第2境界領域に沿って形成され、
前記第2境界領域においてゲート長方向に延在する前記第2ゲート電極のゲート長方向の長さは、前記第2アクティブ領域の中央部における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第2境界領域においてゲート幅方向に延在する前記第2ゲート電極のゲート幅方向の長さは、前記第2アクティブ領域を横切る第2ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。 - 請求項1〜6のいずれか一項に記載の半導体集積回路装置において、さらに、
前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に形成された第2MISFETを有し、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極は、前記第2境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第2境界領域を覆っていることを特徴とする半導体集積回路装置。 - 請求項7〜12のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETのしきい値電圧は、前記第2MISFETのしきい値電圧よりも高いことを特徴とする半導体集積回路装置。 - 請求項7〜13のいずれか一項に記載の半導体集積回路装置において、
前記第1アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度は、前記第2アクティブ領域の基板に導入されたしきい値電圧制御用不純物の濃度よりも高いことを特徴とする半導体集積回路装置。 - 請求項7〜14のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETはエンハンスメント型で構成され、前記第2MISFETはデプレッション型で構成されており、
前記第1MISFETおよび前記第2MISFETは、前記第1MISFETのしきい値電圧と前記第2MISFETのしきい値電圧との差分によって電源電圧よりも低い電圧を発生する定電圧発生回路の一部を構成していることを特徴とする半導体集積回路装置。 - 請求項15記載の半導体集積回路装置において、
前記定電圧発生回路は、基準電圧発生回路であることを特徴とする半導体集積回路装置。 - 請求項16記載の半導体集積回路装置において、
前記基準電圧発生回路はSRAMの周辺回路の一部を構成することを特徴とする半導体集積回路装置。 - 請求項7〜17のいずれか一項に記載の半導体集積回路装置において、
前記第1アクティブ領域は第1導電型の第1ウエル内に形成され、
前記第2アクティブ領域は前記第1導電型の第2ウエル内に形成され、
前記第1ウエルと前記第2ウエルは電気的に分離されていることを特徴とする半導体集積回路装置。 - 請求項7〜17のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第1MISFETおよび前記第2MISFETを複数有し、
前記複数の第1MISFETおよび前記複数の第2MISFETは、それぞれ直列に接続されていることを特徴とする半導体集積回路装置。 - 請求項1〜12のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用MISFET、一対の負荷用MISFETおよび一対の転送用MISFETによって構成されるメモリセルを有し、
前記第1MISFETは前記駆動用MISFETを構成し、
前記第2MISFETは前記負荷用MISFETを構成し、
前記第1境界領域における前記ゲート電極のゲート長は、前記第1アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。 - 請求項20記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート幅は、前記負荷用MISFETのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。 - 請求項20または21記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート長は、前記負荷用MISFETのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。 - 請求項1〜22のいずれか一項に記載の半導体集積回路装置において、
前記第1ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。 - 請求項23記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。 - 請求項1〜24のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETのソース、ドレインは、低不純物濃度の第1導電型半導体領域と高不純物濃度の第1半導体領域とを有するLDD構造で構成され、
前記第1MISFETが形成された前記基板には、前記低不純物濃度の第1導電型半導体領域を囲む第2導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。 - 請求項1〜25のいずれか一項に記載の半導体集積回路装置において、さらに、
前記第1MISFETを複数有し、
前記複数の第1MISFETは直列に接続されていることを特徴とする半導体集積回路装置。 - 請求項1〜26のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成され、前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に第2MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さよりも大きいことを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成され、前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に第2MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域における前記第1ゲート電極は、ゲート長方向において少なくとも前記境界領域に沿った一辺の全体と、ゲート幅方向において前記第1境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成され、前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に第2MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、ゲート長方向において前記第1境界領域に沿った一方の一辺の全体、ゲート長方向において前記第1境界領域に沿った他方の一辺の全体およびゲート幅方向において前記境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成され、前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に第1MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第1ゲート電極が形成されており、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極は、前記第1境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成され、前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に第2MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第1アクティブ領域の中央部における前記第1ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第1境界領域に沿って形成され、
前記第1境界領域においてゲート幅方向に延在する前記第1ゲート電極のゲート幅方向の長さは、前記第1アクティブ領域を横切る第1ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成され、前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に第2MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第1境界領域における前記第1ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。 - 素子分離領域によって周囲を規定された第1アクティブ領域の基板に第1MISFETが形成され、前記素子分離領域によって周囲を規定された第2アクティブ領域の基板に第2MISFETが形成された半導体集積回路装置であって、
前記第1アクティブ領域の基板上には、前記第1アクティブ領域を横切ってその一端から他端に延在する前記第1MISFETの第1ゲート電極が形成されており、
前記第2アクティブ領域の基板上には、前記第2アクティブ領域を横切ってその一端から他端に延在する前記第2MISFETの第2ゲート電極が形成されており、
前記第1アクティブ領域と前記素子分離領域との第1境界領域における前記第1ゲート電極のゲート長方向の長さは、前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長方向の長さよりも大きく、
前記第1アクティブ領域と前記素子分離領域との境界領域における前記第1ゲート電極は、前記第1境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第1境界領域を覆っていることを特徴とする半導体集積回路装置。 - 請求項28〜34のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETは基準電圧発生回路の一部を構成し、
前記第2MISFETは入出力回路の一部を構成することを特徴とする半導体集積回路装置。 - 請求項28〜34のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用MISFET、一対の負荷用MISFETおよび一対の転送用MISFETによって構成されるメモリセルを有し、
前記第1MISFETは前記駆動用MISFETを構成し、
前記第2MISFETは前記負荷用MISFETを構成し、
前記第1境界領域における前記ゲート電極のゲート長は、前記第1アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。 - 請求項36記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート幅は、前記負荷用MISFETのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。 - 請求項36または37記載の半導体集積回路装置において、
前記駆動用M1SFETのゲート電極のゲート長は、前記負荷用MISFETのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。 - 請求項28〜38のいずれか一項に記載の半導体集積回路装置において、
前記第1ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。 - 請求項39記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。 - 請求項28〜40のいずれか一項に記載の半導体集積回路装置において、
前記第1MISFETのソース、ドレインは、低不純物濃度の第1導電型半導体領域と高不純物濃度の第1半導体領域とを有するLDD構造で構成され、
前記第1MISFETが形成された前記基板には、前記低不純物濃度の第1導電型半導体領域を囲む第2導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。 - 請求項28〜41のいずれか一項に記載の半導体集積回路装置において、
前記第2アクティブ領域と前記素子分離領域との第2境界領域における前記第2ゲート電極のゲート長は、前記第2アクティブ領域の中央部におけるゲート長とほぼ等しいことを特徴とする半導体集積回路装置。 - 請求項28〜42のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。
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