JP2012256808A5 - - Google Patents

Claims (2)

1. 複数のメモリセルを有し、
   前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
   前記第２のトランジスタは、酸化物半導体層にチャネルが形成され、
   前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いた層または基板にチャネルが形成され、
   前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
   前記第１のトランジスタと前記第２のトランジスタと前記容量素子とは直列に電気的に接続され、
   前記容量素子への電荷の蓄積、及び前記容量素子からの電荷の放出は、前記第１のトランジスタと前記第２のトランジスタの両方を介して行われることを特徴とする半導体装置。
2. 複数のメモリセルを有し、
   前記複数のメモリセルの各メモリセルは、容量素子と、第１のトランジスタと、前記第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有し、
   前記第２のトランジスタは、酸化物半導体層にチャネルが形成され、
   前記第１のトランジスタは、酸化物半導体以外の半導体材料を用いた層または基板にチャネルが形成され、
   前記第１のトランジスタは、前記第２のトランジスタよりもスイッチング速度が速く、
   第１のモードでは、前記複数のメモリセルの全ての前記第２のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第１のトランジスタをオン状態とすることによって、前記第１のトランジスタ及び前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行い、
   第２のモードでは、前記複数のメモリセルのいずれかの前記第１のトランジスタをオン状態とし、前記複数のメモリセルのいずれかの前記第２のトランジスタをオン状態とすることによって、前記第１のトランジスタと前記第２のトランジスタが共にオン状態となったメモリセルにおいて前記容量素子への電荷の蓄積及び前記容量素子からの電荷の放出を行うことを特徴とする半導体装置の駆動方法。