JP2014512698A5 - - Google Patents

Claims (22)

1. 半導体材料の複数の層、すなわち、
   前記半導体材料の層のうちの特定層におけるメモリセルの部分と、
   前記半導体材料の前記層のうちの前記特定層における周辺トランジスタの部分と、を備え、
   前記半導体材料の層を通るスロットは、第１の構成における前記メモリセルの部分と、第２の構成における前記周辺トランジスタの部分を分離する、装置。
2. 前記メモリセルの前記部分はアクセスラインを備え、
   前記周辺トランジスタの前記部分はデコーダトランジスタのソース、チャネルおよび／またはドレインを備える、請求項１に記載の装置。
3. 前記メモリセルの前記部分はメモリセルトランジスタの本体を備え、
   前記周辺トランジスタの前記部分はデコーダトランジスタの本体を備える、請求項１に記載の装置。
4. 第１のピラーにおける前記メモリセルの別の部分を有する前記半導体材料の層のうちの前記特定層に隣接する半導体材料の当該第１のピラーと、
   第２のピラーにおける前記周辺トランジスタの別の部分を有する前記半導体材料の層のうちの前記特定層に隣接する半導体材料の当該第２のピラーと、を更に備える、請求項１に記載の装置。
5. 前記第１のピラーおよび前記第２のピラーは同じ半導体材料から形成される、請求項４に記載の装置。
6. 前記メモリセルの他の部分は前記メモリセルのソース、チャネルおよび／またはドレインを備え、
   前記デコーダトランジスタの他の部分は前記デコーダトランジスタのゲートを備える、請求項３に記載の装置。
7. 前記メモリセルの前記部分は前記周辺トランジスタの前記部分に結合される、請求項１に記載の装置。
8. 前記メモリセルの前記部分は、前記層のうちの異なる層において形成された別の周辺トランジスタの部分に結合される、請求項１に記載の装置。
9. 半導体材料の各層は、前記半導体材料の層の前記第１の部分におけるそれぞれのメモリセルのそれぞれの部分と、前記半導体材料の層の前記第２の部分におけるそれぞれの周辺トランジスタのそれぞれの部分と、を備える、請求項１に記載の装置。
10. 前記半導体材料の層の前記第１の部分におけるメモリセルの各部分は、前記半導体材料の層の前記第２の部分におけるそれぞれの周辺トランジスタの前記部分のそれぞれ１つに結合される、請求項９に記載の装置。
11. 前記メモリセルの前記部分は、前記メモリセルのアクセスラインを備え、前記周辺トランジスタの前記部分はデコーダトランジスタのソース、チャネルおよび／またはドレインを備える、請求項９に記載の装置。
12. 前記半導体材料の複数の層を通って延びる半導体材料の第１のピラーを更に備え、前記半導体材料の第１のピラーは前記メモリセルのうちの少なくとも１つのソース、チャネルおよび／またはドレインを備える、請求項９に記載の装置。
13. 前記半導体材料の前記複数の層を通って延びる半導体材料の第２のピラーを更に備え、前記半導体材料の第２のピラーは前記周辺トランジスタのうちの少なくとも１つのゲートを備える、請求項１２に記載の装置。
14. 前記半導体材料はｎ型ポリシリコンを備える、請求項９に記載の装置。
15. 半導体材料のＮ個の層のそれぞれにおけるそれぞれのメモリセルのそれぞれの部分であって、Ｎは１よりも大きな整数である、それぞれの部分と、
    前記半導体材料の前記Ｎ個の層のうちのＭ個のそれぞれにおけるそれぞれの周辺トランジスタのそれぞれの部分であって、Ｍは、Ｎ以下の整数である、それぞれの部分と、を備え、
    前記半導体材料のＮ個の層を通るスロットは、第１の構成のメモリセルの前記部分と第２の構成の周辺トランジスタの前記部分を分離する、メモリデバイス。
16. 前記メモリセルの前記部分はアクセスラインを備え、
    前記周辺トランジスタの前記部分はデコーダトランジスタの本体を備える、請求項１５に記載のメモリデバイス。
17. 前記メモリセルの前記部分は前記メモリセルの本体を備え、
    前記周辺トランジスタの前記部分はデコーダトランジスタの本体を備える、請求項１５に記載のメモリデバイス。
18. Ｍは、Ｎよりも小さな整数である、請求項１５に記載のメモリデバイス。
19. バスに結合されたプロセッサと、
    前記プロセッサと通信するために前記バスに結合され、第１の半導体材料の複数の層を備えるメモリデバイスであって、
    メモリセルの第１の部分が、前記第１の半導体材料の前記層のうちの特定の１つにあり、
    周辺トランジスタの第１の部分が前記第１の半導体材料の前記層のうちの前記特定の１つにある、メモリデバイスと、
    前記メモリセルの前記第1の部分を通る第1の穴と、
    前記第１の穴より大きい、前記周辺トランジスタの前記第１の部分を通る第２の穴と、
    前記メモリセルの第２の部分からそれぞれなる、前記第１の穴を通る第３の半導体材料の第１のピラーと、
    前記周辺トランジスタの第２の部分からそれぞれなる、前記第２の穴を通る第4の半導体材料の第２のピラーと、を備える、システム。
20. 前記メモリセルの前記第１の部分は、前記第１の半導体材料のバーにおける前記メモリセルのソース、チャネルおよび／またはドレインを備え、
    前記第１の半導体材料の前記バーに実質的に直交する第２の半導体材料のピラーであって、前記メモリセルのためのアクセスラインを備える、第２の半導体材料のピラーを更に備える、請求項１９に記載のシステム。
21. 前記メモリセルの前記第１の部分を通る第１の穴と、
    前記周辺トランジスタの前記第１の部分を通る第２の穴と、を更に備え、前記第２の穴は前記第１の穴よりも大きい、請求項１９に記載のシステム。
22. 前記メモリセルの前記第１の部分は前記メモリセルのアクセスラインを備え、
    前記メモリセルの前記第２の部分は前記メモリセルのソース、チャネルおよび／またはドレインを備え、
    前記周辺トランジスタの前記第１の部分はデコーダトランジスタのソース、チャネルおよび／またはドレインを備え、
    前記周辺トランジスタの前記第２の部分は前記デコーダトランジスタのゲートを備える、請求項１９に記載のシステム。