CN104681539B

CN104681539B - 半导体结构

Info

Publication number: CN104681539B
Application number: CN201310637235.7A
Authority: CN
Inventors: 陈士弘
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2013-12-02
Filing date: 2013-12-02
Publication date: 2017-07-07
Anticipated expiration: 2033-12-02
Also published as: CN104681539A

Abstract

本发明公开了一种半导体结构，包括多个叠层块以及多个导电线。此些叠层块系平行且接续排列，各叠层块由相对的二个指状垂直栅极结构组成。指状垂直栅极结构包括阶梯状结构及多个位线叠层，阶梯状结构与位线叠层垂直，且相对的二个指状垂直栅极结构的位线叠层交错排列。导电线间隔排列于叠层块之上，且延伸方向与位线叠层垂直。导电线包括多条位线及多条接地线，各叠层块上包括至少一条接地线。

Description

半导体结构

技术领域

本发明是有关于一种半导体结构，特别是关于一种用于存储器装置上，包括接地线及位线的半导体结构。

背景技术

在金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)中，基体端(Body或Substrate)通常是与源极端(Source)等电位，源极-基体结(source-body junction)的电压为零。

然而，元件设计上可能会出现基体端与源极端并不直接相连的情形。如此一来，线路上额外的负载会使源极端会产生偏压V_S，进而改变晶体管的门坎电压(Thresholdvoltage,V_T)，这种效应称为基体效应(body effect)。

当多个晶体管串接的时候(例如存储器装置内串接的多个位线)，累积起来的基体效应会使晶体管的V_T有相当程度的变化，改变电路特性。因此，消除基体效应对半导体工艺来说相当必要。一般的闪存装置会设计金属接地线用以降低基体效应。不过，已知技术的接地线相较于位线体积较大，不但占用很多空间，邻近接地线的位线也容易受到周遭电路的负载效应(loading effect)或耦合效应(coupling effect)影响而改变电性，而必须设计成空白线路(dummy line)，徒增成本。

发明内容

本发明是有关于一种半导体结构，具有特定的位线与接地线配置，可减少接地线占用面积，并同时维持元件良好的电性。

根据本发明的一方面，提出一种半导体结构，包括多个叠层块以及多个导电线。此些叠层块系平行且接续排列，各叠层块由相对的二个指状垂直栅极结构组成。指状垂直栅极结构包括阶梯状结构及多个位线叠层，阶梯状结构与位线叠层垂直，且相对的二个指状垂直栅极结构的位线叠层交错排列。导电线间隔排列于叠层块之上，且延伸方向与位线叠层垂直。导电线包括多条位线及多条接地线，各叠层块上包括至少一条接地线。

根据本发明的另一方面，提出一种半导体结构，包括衬底、多个存储单元以及多条导电线。存储单元位于衬底上，且以行列方式配置。导电线位于存储单元之上，多条导电线间系彼此平行且间隔相同的间距。导电线是与存储单元电性连接，且包括多条位线及多条接地线。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示依照本发明一实施例的半导体结构的示意图，图1B绘示图1A的半导体结构的侧面示意图。

图2A至图2D绘示本发明一实施例的半导体结构的制造流程的示意图，图2D绘示本发明一实施例的半导体结构的示意图。

图3绘示本发明一实施例的半导体结构的简化示意图。

【符号说明】

1、4：半导体结构

102B、103B、104B、105B、112A、113A、114A、115A：阶梯状结构

102C：接触区

119：串选择线栅极结构

125-1、…、125-N：字线

126、127：栅极选择线

128：源极线

131：位线叠层

140：源极接触

150：通孔

2：指状垂直栅极结构

200：位线

3：叠层块

300：接地线

ML1：第一金属层

ML2-1、ML2-2：第二金属层

ML3-1、…ML3-11：第三金属层

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

请参照图1A及图1B，图1A绘示依照本发明一实施例的半导体结构的示意图，图1B则为图1A的半导体结构的侧面示意图。图1A绘示的半导体结构为一种三维反及(NAND)栅闪存装置，其采用了指状垂直栅极结构(finger vertical gate,Finger VG)的设计。指状垂直栅极结构的内容于相同申请人及发明人的美国专利字号8,503,213以及8,383,512两篇文献中有详细说明，此处仅做简单说明。图1A及图1B中的存储器装置忽略部份的绝缘材料，以显示出额外的结构。举例来说，介于半导体条纹之间、脊形叠层中以及介于半导体条纹的脊形叠层之间的绝缘层皆被移除。

如图1A及图1B所示，多层阵列形成于绝缘层之上，且包括多个字线125-1、…、125-N共形于多个位线叠层。多个位线叠层包括半导体条纹112、113、114与115。在相同平面中的半导体条纹与阶梯状结构112A、113A、114A、115A、102B、103B、104B、105B电性连接。

阶梯状结构112A、113A、114A、115A终止半导体条纹112、113、114、115；阶梯状结构102B、103B、104B、105B终止半导体条纹102、103、104、105。如图所示，阶梯状结构112A、113A、114A、115A、102B、103B、104B、105B系电性连接于不同的位线用以连接至译码电路系统，以在阵列中选择平面。

半导体条纹构成的位线叠层系耦接阶梯状结构112A、113A、114A、115A或阶梯状结构102B、103B、104B、105B，但仅会耦接其中一者，不会同时耦接两者。

半导体条纹112、113、114、115构成的位线叠层是通过阶梯状结构112A、113A、114A、115A终止于一端，通过串选择线栅极结构119、栅极选择线126、字线125-1至125-N、栅极选择线127，并通过源极线128终止于另一端。半导体条纹112、113、114、115构成的位线叠层未抵达阶梯状结构102B、103B、104B、105B。

相似的，半导体条纹102、103、104、105构成的位线叠层是通过阶梯状结构102B、103B、104B、105B终止于一端，并通过串选择线栅极结构109、栅极选择线127、字线125-N至125-1、栅极选择线126以及通过源极线128终止于另一端(图1B)。半导体条纹102、103、104、105构成的位线叠层未抵达阶梯状结构112A、113A、114A、115A。

第一金属层ML1、第二金属层ML2与第三金属层ML3为导电材料，作为导电线形成在半导体条纹以及字线125-1～124-N的阵列之上。第二金属层ML2包括二源极线(对应于源极线128的部份)，其方向平行于字线(y轴)。第三金属层ML3则包括位线及接地线，其方向平行于半导体材料条纹(x轴)。于图1A及图1B的例子中，第三金属层ML3-1～ML3-4作为位线ML2，电性连接于不同的阶梯状结构112A、113A、114A、115A与102B、103B、104B、105B的步阶。位线ML3使位线讯号能选择特定半导体条纹平面。而第三金属层ML3-5作为接地线，并未与阶梯状结构112A、113A、114A、115A或102B、103B、104B、105B连接，而是透过源极线128连接到半导体条纹112、113、114、115构成的位线叠层。本例中，第三金属层ML3具有相同的尺寸与间距，可于一次黄光工艺中同时形成，仅以其连接关系定义何者为位线(ML3-1～ML3-4)，何者为接地线(ML3-5)。

图2A至图2D绘示本发明一实施例的半导体结构的制造方法，此实施例的半导体结构是将两个图1A及图1B所示的半导体结构并排，为方便说明，此处仅绘示半导体结构的上视图。此半导体结构可显着减少接地线占用的空间，但仍能维持低的基体效应。

如图2A所示，半导体结构包括两组接续排列的叠层块3(stacking block)。叠层块3即为图1B的虚线框A部份，也就是半导体结构去除金属层ML1～ML3剩余的部份。图2A所示的叠层块3更移除了字线125-1～121-N等y轴方向的结构以方便说明。

请同时参照图1B及图2A，指状垂直栅极结构2(Finger VG)是由阶梯状结构(由于图2A为上视图，仅标示最上方的阶梯状结构102B)以及多个位线叠层131所构成。阶梯状结构102B的位向为y轴，位线叠层的位向为x轴，两者是互相垂直。阶梯状结构102B上具有多个接触区102C，接触区102C的数量与位线叠层131的数量相同，接触区102C的间距(pitch)亦与位线叠层的间距相同。此处是以4个位线叠层131为例，然实际应用上位线叠层的数量可自由变化。阶梯状结构102B的形状类似于手掌掌心，而位线叠层131类似于手指，因此这样的结构称作指状垂直栅极结构(Finger VG)。位线叠层131的末端(类似于指尖部份)具有源极接触140。将两个指状垂直栅极结构2相对设置，使其位线叠层131交错，便可形成图1B及2A图所示之叠层块3。

如图2A所示，由于叠层块3是由两个指状垂直栅极结构2交错而成，若单个指状栅极结构其接触区102C的间距为2F(位线叠层131的初始间距)，则交错后叠层块3内的位线叠层131的间距变为F，减小一半。换言之，在接触区102C的间距不变的情况下，使用手指部份互相交错的Finger VG结构能够减少位线叠层131之间的间距，可降低工艺的精度要求。一实施例中，接触区102C的间距2F可等于或小于75纳米(nm)。各个位线叠层可作为存储单元使用，施加电压时可发出0或1的讯号。另外，若要增加半导体结构的储存容量，可再接续串接多个叠层块3，便可增加存储单元的数量。

接着，如图2B所示，于源极接触140的上方形成第二金属层ML2。第二金属层的位向为y轴，与位线叠层的位向x轴垂直。第二金属层ML2与位线叠层131的源极接触140电性连接，系作为源极线之用。本例中包括两条第二金属层ML2-1及ML2-2(对应于图1B中源极线128之上的第二金属层ML2)，ML2-1连接位于图2B下半部的位线叠层；ML2-2连接位于图2B上半部的位线叠层。

再来，如图2C所示，于作为源极线的第二金属层ML2上形成额外的通孔150。通孔150系贯穿第二金属层ML2，以暴露第二金属层下方的位线叠层131。详细的说，通孔150暴露位线叠层131中的每个半导体条纹(参照图1A及图1B的102、103、104、105、112、113、114、114)。

最后，如图2D所示，形成多个第三金属层ML3-1～ML3-5于半导体结构之上，便完成本实施例所述的半导体结构。第三金属层ML3-X的位向为x轴，与位线叠层131的位向相同，且与第二金属层ML2的位向y轴垂直。第三金属层ML3的材质为导电材料，可作为半导体结构的位线与接地线。于图2D中，与指状垂直栅极结构2的接触区102C耦接的第三金属层ML3是作为半导体结构的位线ML3-1～ML3-4、ML3-6～ML3-9；而与第二金属层ML2上的通孔150耦接的第三金属层ML3-5、ML3-10则作为半导体结构的接地线。本实施例中，每组叠层块3内的4条位线是共享一条接地线，这样的设计能确保每组叠层块3内都具有至少一条接地线，减少基体效应。

在图2D所示的半导体结构中，接地线是与位线同时形成，并具有相同的宽度与间距，故接地线仅占用半导体结构很小的空间。相较于典型2D NAND的大型接地线设计，本实施例通过将大型的接地线分散为多个小型的接地线，能够以一次工艺同时形成接地线及位线，并减少接地线占用的空间，不但加快工艺时间，更可减少成本。更甚者，由于接地线与位线的尺寸与间距相同，邻近接地线的位线的电性不易因负载效应(loading effect)等因素影响而产生差异，故不需要在接地线边缘设计额外的空白线路(dummy line)。

值得注意的是，本实施例并不是将原本作为位线的第三金属层ML3拿来作为接地线，而是透过线路设计，增加了一条新的接地线。举例来说，原本没有设计外加接地线时，一个叠层块3仅会有4条第三金属层ML3(例如图1A及图2D的ML3-1～ML3-4)，其间距为2F。在图2D增加的接地线将使第三金属层ML3的间距略为缩小，例如变成8/5F(2*4/5)。第三金属层ML3的间距可通过调整接触区102C的位置改变。

此外，于上述图2A至图2D的实施例中，系以指状垂直栅极结构(Finger VG)的三维存储器装置为例，然本发明并不限制于此，上述揭露的半导体结构亦能够应用在其他二维或三维的存储器装置上。

图3绘示依照本发明的半导体结构的一简化实施例，包括衬底(未绘示)及以行列方式排列的存储单元(未绘示)。存储单元上排列有多个位线200与接地线300。位线200的数量大于接地线300的数量，也就是说多条位线200共享一条接地线300，本实施例是以8条位线200共享一条接地线为例，实际应用上则可依需求调整。一实施例中，位线与接地线的比值是等于或小于128，意即至多可有128条位线共享一条接地线。

另外在图3中，相邻的位线200之间，或位线200与接地线300之间的间距(pitch)相等。此设计可用于间距等于或小于75纳米的半导体结构。

上述实施例的半导体结构通过让多条位线共享一接地线，能够减少基体效应，使元件保持良好电性。此外，实施例的设计还可减少接地线占用的尺寸，也不需要设计额外的空白线路避免干扰，降低成本并增加使用面积。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体结构，包括：

多个叠层块(stacking blocks)，这些叠层块系平行且接续排列，各该叠层块由相对的二个指状垂直栅极结构组成，各该指状垂直栅极结构包括一阶梯状结构及多个位线叠层，该阶梯状结构与这些位线叠层垂直，相对的该二个指状垂直栅极结构的这些位线叠层交错排列；以及

多条导电线，间隔排列于这些叠层块之上，该多条导电线排列的延伸方向与这些位线叠层垂直；

其中，这些导电线包括多条位线及多条接地线，各该叠层块上包括至少一条接地线。

2.根据权利要求1所述的半导体结构，其中各该叠层块上这些导电线的总数量小于或等于128条。

3.根据权利要求1所述的半导体结构，其中相邻的这些导电线的间距相同。

4.根据权利要求1所述的半导体结构，其中这些导电线的间距与这些位线叠层的间距相同，且小于或等于75纳米。

5.根据权利要求1所述的半导体结构，其中各该位线叠层尾端具有一源极接触，该半导体结构更包括：

多条源极线，位于这些叠层块与这些导电线之间并平行于该阶梯状结构，这些源极线与这些源极接触电性连接。

6.一种半导体结构，包括：

一衬底；

多个存储单元，位于该衬底上，这些存储单元以行列方式配置，以及；

多条导电线，位于这些存储单元之上，这些导电线系彼此平行且间隔相同的间距，

其中，这些导电线是与这些存储单元电性连接，且包括多条位线及多条接地线，这些位线与这些接地线数量的比值小于或等于128。

7.根据权利要求6所述的半导体结构，其中相邻的这些导电线具有相同的一间距，该间距小于或等于75纳米。

8.根据权利要求6所述的半导体结构，其中这些导电线的宽度相同。

9.根据权利要求6所述的半导体结构，其中这些接地线之间是间隔相同数量的这些位线。