CN101651144A - 包括竖直立柱的存储器件及制造和操作该存储器件的方法 - Google Patents

包括竖直立柱的存储器件及制造和操作该存储器件的方法 Download PDF

Info

Publication number
CN101651144A
CN101651144A CN200910166990A CN200910166990A CN101651144A CN 101651144 A CN101651144 A CN 101651144A CN 200910166990 A CN200910166990 A CN 200910166990A CN 200910166990 A CN200910166990 A CN 200910166990A CN 101651144 A CN101651144 A CN 101651144A
Authority
CN
China
Prior art keywords
grid
semiconductor device
raceway groove
substrate
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910166990A
Other languages
English (en)
Other versions
CN101651144B (zh
Inventor
沈载星
崔正达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101651144A publication Critical patent/CN101651144A/zh
Application granted granted Critical
Publication of CN101651144B publication Critical patent/CN101651144B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种包括竖直立柱的存储器件及制造和操作该存储器件的方法。在一种半导体器件及形成该器件的方法中，该半导体器件包括在水平方向延伸的由半导体材料制成的基板。在该基板上提供多个层间电介质层。提供多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间。由半导体材料制成的竖直沟道在竖直方向延伸并穿过该多个层间电介质层和该多个栅极图案，位于每个栅极图案和竖直沟道间的栅极绝缘层使栅极图案与竖直沟道绝缘，竖直沟道在包括半导体区域的接触区接触基板。

Description

包括竖直立柱的存储器件及制造和操作该存储器件的方法
技术领域
本发明涉及一种半导体器件，尤其涉及一种包括竖直立柱的存储器件及制造和操作该存储器件的方法。
背景技术
随着高集成电子器件的持续关注，对于以更高速度和更低功率工作且具有增强的器件密度的半导体存储器件的需求从未停止。为了实现这一目标，已经开发出具有以水平和垂直阵列排列的晶体管单元的大规模多层器件。
在一种方式中，平面存储单元，例如NAND存储单元，以传统的水平阵列形成。然后将多个水平阵列沿竖直方向堆叠。由于为了实现最小的特征尺寸每一层都要进行严格的光刻步骤(lithography steps)，这种方法有关的局限包括所得器件的低可靠性。另外，在这种配置中，用于驱动控制栅极的驱动晶体管的尺寸是影响层数的一个因素；因此，驱动晶体管的大小与层数的倍数成比例。这会带来集成问题和散热问题。
在另一种方法中，已开发出具有竖直定向的沟道(channel)的多层存储器件。在一种配置中，多个栅极层形成在基板上，且竖直(vertical)沟道贯穿该多个栅极层。在每条竖直沟道中，较低的栅极层被配置成用作下选择栅极，多个中间栅极层被配置为用作控制栅极，较高的栅极层被配置为用作上选择栅极。控制栅极可包括邻接竖直沟道的电荷存储层，从而该器件可用作非易失性存储器件。在第一水平方向上彼此相邻的上选择栅极被连接起来，用作器件的行选择线。在第二水平方向上彼此相邻的竖直沟道被连接起来，用作器件的位线。
试图采用竖直定向沟道的其它方法取得了有限的成功。在一种配置中，竖直沟道的底部连接到形成于基板中的公共源极扩散层。该公共源极扩散层被掺杂为具有n+掺杂(n+doping)，且底层基板具有p型掺杂。从而，在公共源极扩散层和下面的基板间形成p-n结。竖直沟道被基板中的n+区域隔离；因此，难以通过任意电极控制竖直沟道的电势，而且有必要在控制栅极上施加负电压电平以擦除存储单元。这样的负电压电平将需要更复杂的器件电源电路，从而提高了器件成本。此外，施加负电压电平与传统的NAND存储器件的电源配置不一致，从而妨碍了以竖直定向的沟道存储器件直接替换传统的NAND器件。而且，当发生擦除操作时，擦除操作需要向邻接竖直沟道的控制栅极的电荷存储层注入空穴，竖直沟道中的空穴被向电荷存储层的注入耗尽。由于空穴的耗尽，竖直沟道的电势降低，使得擦除操作在一定时间内不够有效。
为了防止竖直沟道中的空穴耗尽，已经提出了由栅极诱导的漏极漏损(gate-induced-drain-leakage，GIDL)操作进行的空穴注入，以便将竖直沟道的电势维持在适当的电平。然而，与直接衬底偏置(direct body biasing)比起来，通过GIDL效应进行的竖直沟道电势控制不是直截了当的，或者可能是不稳定的，这是由于它易于受结轮廓(junction profile)的影响，而这将导致被擦除的阈值电压分布退化(Vth distribution degradation)。此外，GIDL效应可能将热空穴注入结合到竖直沟道串中的下选择晶体管或边缘单元，这将使作为所得器件的耐久可靠性恶化。
发明内容
本发明的实施例涉及竖直型半导体存储器件及制造该器件的方法。特别地，在特定的实施例，在包括半导体材料的接触区，半导体竖直沟道的底部直接连接到下面的基板。在特定的实施例，通过向竖直沟道的最低栅极施加合适的电压，在接触区形成反转层(inversion layer)，以使该接触区成为导电的。该反转层进而操作为所得器件的公共源线。在竖直沟道和基板之间不存在扩散区域时，可以在所得器件中使用正的擦除电压来执行擦除操作，而不需要用于产生负电压的额外的电源电路。而且，由于正的擦除电压可被用于擦除操作，所以所得的器件与传统的水平配置的NAND存储器件是一致的；从而允许本发明的器件更直接替换这样的传统器件。
在一个方案中，半导体器件包括：在水平方向延伸的由半导体材料制成的基板；在该基板上的多个层间电介质层；多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；以及在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，竖直沟道在包括半导体区的接触区接触基板。
在一个实施例中，接触区包括基板的上表面和竖直沟道的下部分，且其中基板的上表面和竖直沟道的下部分的至少侧壁包括半导体区。
在另一个实施例中，当在该接触区施加产生反转区的电压时，该接触区是导电的。
在另一个实施例中，半导体器件包括半导体存储器件，且其中：多个栅极图案中最高的(upper-most)栅极图案包括上选择晶体管的上选择栅极，多个栅极图案中最低的(lower-most)栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串(common string)的存储单元晶体管的控制栅极；并且进一步包括：在下选择栅极和基板之间的多个层间电介质层中的最低(lower-most)层间电介质层，该最低层间电介质层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到下选择栅极的电压在接触区产生导致该接触区导电的反转层。
在另一个实施例中，竖直沟道的半导体材料选自由单晶半导体材料和多晶半导体材料组成的组。
在另一个实施例中，基板的半导体材料选自由单晶半导体材料和多晶半导体材料组成的组。
在另一个实施例中，栅极绝缘层包括电荷存储层，且其中半导体器件包括非易失性存储器件。
在另一个实施例中：多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；存储单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该存储单元晶体管共享在该半导体器件的水平方向布置的该器件的同一层；半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线；并且该半导体器件包括半导体存储器件。
在另一方案中，存储系统包括：产生命令和地址信号的存储控制器；以及包括多个存储器件的存储模块，该存储模块接收该命令和地址信号，并作为响应而向至少一个存储器件存储数据或者从至少一个存储器件取回(retrieve)数据。每个存储器件包括：在水平方向上延伸的由半导体材料制成的基板；在基板上的多个层间电介质层；多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；以及在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，竖直沟道在包括半导体区的接触区接触基板。
在一个实施例中，接触区包括基板的上表面和竖直沟道的下部分，且其中基板的上表面和竖直沟道下部分的至少侧壁包括半导体区域。
在另一个实施例中，当在该接触区施加产生反转区的电压时，该接触区是导电的。
在另一个实施例中，多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极，多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；并且系统进一步包括：在下选择栅极和基板之间的栅极绝缘层，该栅极绝缘层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到下选择栅极的电压在接触区产生导致该接触区导电的反转层。
在另一个实施例中，栅极绝缘层包括电荷存储层，且其中半导体器件包括非易失性存储器件。
在另一个实施例中：多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；存储单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该存储单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线。
在另一方面，一种制造半导体器件的方法包括：提供在水平方向延伸的由半导体材料制成的基板；提供在该基板上的多个层间电介质层；提供多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；提供在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道；并且在每个栅极图案和竖直沟道间提供使栅极图案与竖直沟道绝缘的栅极绝缘层，其中竖直沟道在包括半导体区的接触区接触基板。
在一个实施例中，接触区包括基板的上表面和竖直沟道的下部分，且其中基板的上表面和竖直沟道的下部分的至少侧壁包括半导体区域。
在另一个实施例中，当在该接触区施加致使产生反转区的电压时，该接触区是导电的。
在另一个实施例中，半导体器件包括半导体存储器件，且其中：多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极，多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；并且方法进一步包括：在下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到下选择栅极的电压在接触区产生导致该接触区导电的反转层。
在另一个实施例中，栅极绝缘层包括电荷存储层，且其中半导体器件包括非易失性存储器件。
在另一方案中，提供一种在半导体存储器件上执行擦除操作的方法，该半导体存储器件包括：在水平方向延伸的由半导体材料制成的基板；在该基板上的多个层间电介质层；多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；以及在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，竖直沟道在包括半导体材料的接触区接触基板，其中：多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；存储单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该存储单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线。擦除操作包括：将共同串的下选择栅极和上选择栅极置于浮置状态；向字线施加接地电压或正电压；向半导体基板施加正的擦除电压。
在一个实施例中，接触区包括基板的上表面和竖直沟道的下部分，且其中基板的上表面和竖直沟道的下部分的至少侧壁包括半导体区域。
在另一个实施例中，当在该接触区施加产生反转区的电压时，该接触区是导电的。
在另一个实施例中，该方法进一步包括：在下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到该下选择栅极的电压在接触区产生导致该接触区导电的反转层。
在另一方案中，提供一种在半导体存储器件上执行读操作的方法，该半导体存储器件包括：在水平方向上延伸的由半导体材料制成的基板；在该基板上的多个层间电介质层；多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，竖直沟道在包括半导体区的接触区接触基板；其中：多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；存储单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该存储单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线。读操作包括：向半导体基板施加接地电压；向共同串的未选择存储单元晶体管的控制栅极施加读电压；向共同串的被选择的上选择晶体管的栅极施加读电压；向共同串的被选择的存储单元晶体管的控制栅极施加标准电压(criterionvoltage)；向共同串及相邻串的下选择晶体管的下选择栅极施加读电压，从而在接触区中在半导体基板的较高区域和竖直沟道的至少侧壁的较低区域产生导电反转层，在读操作期间，该反转层作为半导体存储器件的导电的公共源线而操作。
在一个实施例中，接触区包括基板的上区域和竖直沟道的下部分，且其中基板的上表面和竖直沟道的下部分的至少侧壁包括半导体区域。
在另一个实施例中，该方法进一步包括：提供在下选择栅极和基板之间的多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到该下选择栅极的电压在接触区产生导致该接触区导电的反转层。
附图说明
通过对如在附图中所示的本发明优选实施例的更具体的描述，本发明实施例的以上及其它目的、特征和优点将更加明显，在附图中，在整个不同视图中，同样的标记符号指示相同的部件。附图无需被按比例绘制，相反，其重点于图示本发明的原理。在图中：
图1是依照本发明的实施例的竖直沟道存储器件的透视示意图；
图2是依照本发明实施例的竖直沟道存储器件的顶部布局图；
图3是依照本发明实施例的竖直沟道存储器件的剖面透视图；
图4和图5是依照本发明实施例的图3的竖直沟道存储器件沿图2的断面线I-I’提取的剖面图；
图6是依照本发明另一实施例的竖直沟道存储器件的透视示意图；
图7A是图6的竖直沟道存储器件的顶部布局图；
图7B是图6的竖直沟道存储器件的剖面透视图；
图8是依照本发明的实施例，示出访问单个存储单元的竖直沟道存储器件的透视示意图；
图9是依照本发明的实施例，示出在编程操作期间访问单个存储单元的竖直沟道存储器件的透视图；
图10是依照本发明的实施例，示出擦除操作的竖直沟道存储器件的透视图；
图11是依照本发明的实施例，示出在读操作期间访问单个存储单元的竖直沟道存储器件的透视图；
图12A-21A是依照本发明实施例的形成竖直沟道存储器件的方法的沿图2的断面线I-I’得到的剖面图，图12B-21B是依照本发明实施例的形成竖直沟道存储器件的方法的沿图2的断面线II-II’得到的剖面图；
图22和23依照本发明的实施例的栅极绝缘层和竖直开口中立柱(pillar)的实施例的特写透视图；
图24和25是依照本发明的另一实施例的形成竖直沟道存储器件的方法的剖面图；
图26-39是依照本发明的另一实施例的形成竖直沟道存储器件的方法的透视图；
图40A-42A是依照本发明另一实施例的形成竖直沟道存储器件的方法的沿图2的断面线I-I’得到的剖面图，图40B-42B是依照本发明另一实施例的形成竖直沟道存储器件的方法的沿图2的断面线II-II’得到的剖面图；
图43是依照本发明的实施例的包括半导体器件的存储卡的模块图；
图44是依照本发明的实施例的使用存储模块(例如，在此所述类型的存储模块)的存储系统的模块图。
具体实施方式
现在，将参照附图在下文中将更全面地描述本发明的实施例，其中在附图中示出了本发明的优选实施例。然而，本发明可以不同形式实现，而不应被理解为只局限于这里所阐述的实施例。在整个说明书中，相同的数字指示相同的元件。
应该理解，尽管这里使用了术语第一、第二等来描述不同元件，但是这些元件不应受这些术语的限制。使用这些术语是用来将一个元件与另一元件区别开。例如，第一元件以被称为第二元件，并且，类似地，第二元件可以被称为第一元件，而不脱离本发明的范围。如这里所使用的，术语“和/或”包括相关的所列出项目的一个或多个的任意和全部组合。
应该理解，当元件被称为在另一元件“上”或者“连接到”或“耦接到”另一个元件时，该元件可以直接位于另一个元件上，或直接连接到或耦接到另一个元件，或者可以存在中间部件。相反，当元件被称为“直接在”另一个部件“上”，或“直接连接到”或“直接耦接到”另一个元件时，不存在中间元件。用于描述元件间关系的其它词汇也应以相同的方式来理解(例如，“在...之间”相对于“直接在...之间”，“邻接”相对于“直接邻接”，等等)。当元件被称为在另一个元件“上方”时，该元件可以在另一个元件的上方或下方，并且可以直接耦接到另一元件，或者可存在中间元件，或者元件被隔开一空隙(void)或间隙。
这里使用的术语只用于描述特定实施例，并不意欲限制本发明。如这里所使用的，单数形式也意欲包括复数形式，除非在上下文中以其它方式明示过。还应该理解，当这里使用术语“包括”、“包含”时，它们在详细说明所描述的特征、整数(integer)、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合。
图1是依照本发明的实施例的竖直沟道存储器件的透视示意图。
参见图1，在本例中，三维存储器件1000包括由虚线PL表示的多个竖直沟道或立柱。立柱PL在竖直方向上延伸，沿着共同的立柱形成的晶体管结合形成单元串(cell string)CSTR。单元串CSTR的最高(upper-most)晶体管被称为上选择晶体管，而单元串的最低(lower-most)晶体管被称为下选择晶体管。单元串CSTR中在上选择晶体管和下选择晶体管之间的晶体管包括该单元串CSTR的存储单元MC晶体管。
在第一水平方向布置的立柱PL的顶部沿位线BL彼此连接。立柱PL的底部沿公共源线CSL彼此连接。立柱的底部还直接连接到基板阱Well。
沿第二水平方向布置的上选择晶体管的栅极沿上选择线USL彼此连接。下选择晶体管的栅极沿下选择板(select plate)LS_PT彼此连接，以提供下全局选择线(global select line)GLSL。共享同一共同竖直行的存储单元晶体管MC的栅极沿字线板(word line plates)WL_PT彼此连接，以提供全局字线(global word lines)GWL。不同行的全局字线GWL是独立的。
图2是依照本发明的实施例的竖直沟道存储器件的顶部布局视图。在本视图中，可以看出，栅极绝缘膜GI可设置成沿竖直立柱PL的竖直长度围绕该竖直立柱PL，从而将使该竖直立柱PL与上选择线USL、字线板WL_PT及下选择板LS_PT绝缘。从本视图中还可以看出，位线BL通过位线触点BL_CT来访问；字线板WL_PT通过字线触点WL_CT来访问；上选择线USL通过上选择线触点USL_CT来访问(access)；公共源极线CSL，还在源区S处耦接到阱100/Well，通过源极触点S_CT来访问。
图3是依照本发明的实施例的竖直沟道存储器件的剖面透视图。参见图3，在本实施例中，提供半导体材料的基板100。在不同的实施例中，基板100可以包括以块状(bulk)或绝缘体上硅(SOI)配置的多晶或单晶半导体材料。基板100在水平方向延伸。下栅极绝缘层110在基板100上。在该下栅极绝缘层110上设置多个层间电介质层210(见图4)。设置字线板WL_PT和上选择线USL，每个都位于相邻的较低层间电介质层211、212、213、214、215...和相邻的较高层间电介质层211、212、213、214、215...之间。在最低的层间电介质层211和下栅极绝缘层110之间提供下选择板LS_PT。
半导体材料的竖直立柱PL在竖直方向延伸穿过该多个层间电介质层210和下选择板LS_PT、字线板WL_PT及上选择线USL，从而竖直立柱PL至少部分地在水平方向被下选择板LS_PT、字线板WL_PT和上选择线USL围绕。例如，每个字线板WL_PT围绕或包围竖直立柱PL的壁的周界(perimeter)。下选择板LS_PT和上选择线USL同样如此。在下选择板LS_PT、字线板WL_PT和上选择线USL中的每一个与竖直立柱PL之间提供栅极绝缘膜GI。从本视图中还可以看出，每个竖直立柱PL包括沿其大部分长度的主体区B和在其顶部的漏区(drain region)D，漏区D与相应的位线BL接触。
图4和图5是依照本发明实施例的图3的竖直沟道存储器件沿图2的断面线I-I’得到的剖面图。在图4中，可以看出，当适当的字线电压被施加到字线板WL_PT时，沿着竖直立柱的壁或外表面产生反转层(inversion layer)I。还可以看到，字线板WL_PT的厚度T1通常大于层间电介质层210的厚度T2。同时，可以看到，层间电介质层210的厚度T2大于电容电介质层CD的厚度T3。为了使电流沿立柱PL的竖直方向流动，在竖直立柱PL中产生且由相邻的字线板WL_PL所导致的反转层I应重叠(overlap)。该重叠或弥散场(fringing field)具有最大宽度W，或者在邻接的竖直立柱PL中在字线板WL_PT顶部表面水平(level)上方或在字线板WL_PT底部表面水平下方的竖直延伸量。
参见图5，可以看到，在每个立柱PL中，可以由源自下选择板LS_PT、字线板WL_PT或上选择线USL的弥散场FF产生扩散区效应(diffusionregion effect)，而非对于每个存储单元晶体管使用源/漏扩散区。应用于传统平面NAND存储器件的弥散场的产生或操作已公开于申请号为2007/0205445的美国专利申请中，在此结合其全部内容作为参考。在竖直定向的存储器件的竖直沟道中形成源/漏区是有挑战性的。鉴于此，可以很方便地将弥散场配置应用于本发明实施例的方法和配置。
图6是依照本发明另一实施例的竖直沟道存储器件的透视示意图。图7A是图6的竖直沟道存储器件的顶部布局图。图7B是图6的竖直沟道存储器件的剖面透视图。在本实施例中，可以看到，源接触插塞(source contact plug)S_CT可以由与基板阱100的掺杂类型不同的材料构成。例如，在所示的实施例中，阱100和竖直立柱PL由具有第一p-掺杂类型p-Si半导体材料形成，而源接触插塞S_CT由具有第二n-掺杂类型n+半导体材料形成。
图8是依照本发明的实施例的示出访问单个存储单元的竖直沟道存储器件的透视示意图。在本实施例中，可以看出，通过向所选字线WL、所选位线BL、下选择线LSL及所选上选择线USL施以适当的电压电平，可以访问三维阵列中的单个存储单元MC1来进行编程或读操作。
图9是依照本发明的实施例的竖直沟道存储器件的透视图，示出在编程操作期间访问单个存储单元。参见图9和下表1，在编程操作期间，向被选字线板Sel.WL_PT施以编程电压VPGM，并向未选的字线板Unsel.WL_PT施以通过电压(pass voltage)VPASS。向被选的位线Sel(BL)施以接地电压GND，并向未选的位线Unsel(BL)施以Vcc电压。向被选的上选择线USL施以Vcc电压，并向未选的上选择线USL施以GND电压。此外，向下选择线LSL施以GND电压，向公共源线CSL施以一电压(-)，并向阱100施以GND电压。该操作导致电子在所选择的存储单元MC1的沟道中聚集，这将对所选择的存储单元MC1进行编程。可以使用自升压(self-boosting)技术的操作，例如在此结合作为参考的美国专利No.5,473,563中所描述的技术，来抑制对未选择立柱进行编程。自举操作阻止电流流向未选立柱。
表1
Figure G2009101669905D00121
图10是依照本发明的实施例的示出擦除操作的竖直沟道存储器件的透视图。参见图10及上表1，在擦除操作期间，向所选块(block)中的所有字线板WL_PT施以GND电压，并向所有位线BL和所有上选择线USL施以浮置电压(floating volatge)F。此外，向下选择线LSL和公共源线CSL施以浮置电压。向阱100施以正擦除电压VERS。该操作致使所有电子从阵列中的所有存储单元的沟道区移除，这将擦除阵列的存储单元。在这种情形下，由于在擦除操作期间将正擦除电压VERS直接传送到竖直立柱PL，所以通过向字线WL施以接地电压GND来擦除存储单元是可能的。而且，由于使用正擦除电压，且GND电压能被施加到字线WL，所以不必产生用于擦除操作的负电压。这将简化器件所需的电源供给电路，并且使所得器件与传统的水平配置的平面NAND存储器件的电源供给配置兼容；从而允许更方便地用依照本发明实施例配置的器件来更换这样的传统器件。
图11是依照本发明的实施例的示出在读操作期间访问单个存储单元的竖直沟道存储器件的透视图。参见图11和上表1，在读操作期间，向被选字线板Sel.WL_PT施以区分为‘1’和‘0’的标准电压，例如施加接地电压GND或者0V，并向未选字线板Unsel.WL_PT施以读电压VREAD。向被选位线Sel(BL)施以预充电电压Vpchg以区分‘1’和‘0’，并向未选位线Unsel(BL)施以GND电压。向被选的上选择线USL施以读电压VREAD，并向未选的上选择线USL施以GND电压。此外，向下选择线LSL施以读电压，向公共源线CSL施以GND电压，向阱100施以GND电压。
向下选择线LSL施以读电压VREAD导致竖直反转区504B沿着由半导体材料形成的竖直立柱PL的下部分的外壁形成。而且，由于在下选择线和阱100之间的下栅极绝缘体110相对较薄，所以水平反转区504A还在下栅极绝缘体110的下面沿着由半导体材料构成的阱的顶部形成。由于在沿着阱100的上部分以及沿着竖直立柱PL的下侧部分和上侧部分的半导体材料中形成的水平反转区504A和竖直反转区504B的存在，所以源区S和竖直立柱PL被电连接起来。以这种方式，水平反转区504A和竖直反转区504B操作为在读操作期间为阵列中的所有立柱提供公共源线CSL。
在上面的图1中，与源极S相连的水平虚线表示由于在下选择板LS_PT上施加读电压VREAD而导致在阱的上部分的水平反转区504A的操作，而沿着竖直立柱PL的竖直虚线表示由于在下选择板LS_PT、字线板WL_PT和上选择线USL上施加读电压VREAD而导致在竖直立柱PL的侧壁的竖直反转区504B的操作。
在上面的图6中，反转层的操作表现为多个MOS晶体管。比较起来，下选择板LS_PT提供栅极功能，下栅极绝缘层110提供氧化物的功能，而基板100提供半导体区域的功能。以这种方式，图6中的反转层的形成被表现为多个MOS晶体管，这些晶体管的栅极耦接到下选择板LS_PT。因此，当向下选择板LS_PT施以读电压VREAD时，水平反转层504A被激活。
由于依照本发明的本实施例在编程、擦除和读操作期间施加到不同元件的电压与在那些相同操作期间施加到传统的水平设置的基于平面NAND的存储器件的电压类似，所以本发明实施例的器件与传统的基于NAND的存储器件的电源兼容，因而能够更加方便地替代传统器件用于采用该传统器件的系统中。本说明书实施例的配置和操作与最近提出的其它配置不同，最近提出的这些配置包括在序列号为No.2007/0252201的美国专利申请的公开文件中所提出的配置；在《VLSI技术论文的文摘专题集》(Symposium on VLSITechnology Digest of Technical Papers)(2007)的第14-15页记载的作者为H.Tanaka等人的“Bit Cost Scalable Technology with Punch and Plug Process forUltra High Density Flash Memory”一文中所提出的配置；以及在《IEDM技术文摘》(IEDM Technical Digest)(2007)的第449-452页记载的作者为Fukuzumi等人的“Optimal Integration and Characteristics of Vertical ArrayDevices for Ultra-High Density，Bit-Cost Scalable Flash Memory”一文中所提出的配置，在此结合这些文献中每一个的内容作为参考。在这些例子的每一个中，在形成于基板上区域中的扩散层中提供公共源线，作为基板的掺杂区。由此，在公共源扩散层与下面的基板之间形成p-n结。因此，难以通过任何电极来控制竖直沟道的电压，有必要在控制栅极上施加负电压电平来擦除存储单元。这样的负电压电平可能需要更复杂的器件电源电路，从而增加了器件成本。此外，施加负电压电平与传统NAND存储器件的电源配置不一致，从而阻碍了由竖直定向的沟道存储器件直接替换传统的NAND器件。如上所述，为了防止与在公共源线隔离的竖直沟道中的空穴耗尽相关的问题，提出了由栅极诱导的漏极漏(GIDL)操作进行的空穴注入，以便将竖直沟道的电势维持在适当的电平。然而，与直接主体偏置(direct body biasing)相比，通过GIDL效应进行的竖直沟道电压控制不简单，或者可能是不稳定的，这是因为它易于受结轮廓(junction profile)的影响，而这将导致被擦除的阈值电压分布退化(Vth distribution degradation)。此外，GIDL效应可能将热空穴注入合并到下选择晶体管或竖直沟道串中的边缘单元，这将使所得器件的耐久可靠性恶化。
图12A-21A是依照本发明实施例的形成竖直沟道存储器件的方法的沿图2的断面线I-I’得到的剖面视图，图12B-21B是依照本发明实施例的形成竖直沟道存储器件的方法的沿图2的断面线II-II’得到的剖面视图。
参见图12A和图12B，备好基板100。在一个实施例中，基板100包括为随后形成单晶竖直立柱PL提供籽晶层的单晶半导体材料基板。在另一个实施例中，基板100可以包括多晶半导体材料。依据传统技术，在基板的预定区域形成隔离区105。在基板上设置最低的层间电介质层110，这里也称为下栅极绝缘体110。在最低的层间电介质层110上形成第一下栅极层120，在该第一下栅极层120上形成第二下栅极层130。下栅极层120、130可选地可形成为单个栅极层或多个栅极层，如图所示。在下栅极层110包括多个栅极层的情形下，第一下栅极层120可以包括多晶硅层且第二下栅极层130可以包括金属层。在本发明的特定实施例中，最低的层间电介质层110足够薄，从而当向栅极层120、130施加适当的电压时，能够在基板100的底层半导体材料中产生反转层504A、504B(见上图11)。
参见图13A和图13B，在外围区域中构图第一下栅极层120和第二下栅极层130以形成下栅极图案125、135。依据传统的制造技术，可以使用下栅极图案125、135作为离子注入掩模，在外围区域形成源和漏区140。
参见图14A和14B，在外围区域依次形成层间电介质层150和蚀刻终止层(etch stop layer)160。然后使用蚀刻终止层160作为蚀刻掩模去除在存储单元区域中的第二下栅极图案135。
参见图15A和图15B，在所得结构上的第一下栅极图案125上形成多个交替的层间电介质层210(在本例中包括层211、212、213、214、215和216)和导电栅极层200(在本例中包括层201、202、203、204和205)。在不同的实施例中，层间电介质层210可以包括选自由氧化物、HDP氧化物、CVD氧化物、PVD氧化物、BPSG、SOG及其混合物以及其它合适的材料所组成的组中的材料。栅极层200可以包括选自由多晶硅、W、TaN、TiN、金属硅化物及其混合物以及其它合适的材料所组成的组中的材料。
参见图16A和图16B，构图层间电介质层210和导电栅极层200以在存储单元区中形成竖直开口(opening)220。在外围区域，层间电介质层210和导电栅极层200被去除。在竖直开口220的底部，最低的层间电介质层110也被去除，从而在每个开口220中暴露基板100的顶部分。
参见图17A和图17B，在所得结构上提供栅极绝缘层230。栅极绝缘层230覆盖竖直开口220的底部和内侧壁以及存储单元区中最高的层间电介质层216的顶部，以及可选地覆盖外围区域中的蚀刻终止层160。
图22和图23是在竖直开口230中的栅极绝缘层和立柱的实施例的特写透视图。在一个实施例中，栅极绝缘层230包括电荷存储层，使得器件能够作为非易失性存储器件来操作。在图22和图23的例子中，栅极绝缘层230包括依次形成的阻挡绝缘层(blocking insulating layer)231、电荷存储层232和隧穿绝缘层(tunnel insulating layer)233。依照该配置形成的栅极绝缘层230在美国专利No.6,858,906和No.7,253,467以及美国专利申请No.2006/0180851中作了描述，在此结合其全部内容作为参考。在特定的实施例中，电荷存储层230可以包括电荷捕获层。在不同的实施例中，电荷捕获层可以包括SiN。用于电荷捕获层的其它合适的材料能采用，例如Al2O3、HfAlOx、HfAlON、HfSiOx、HfSiON及这些材料的多层。在另一实施例中，电荷存储层230可以包括浮置栅极层，其包括导电材料或半导体材料。
参见图17A和图17B，在栅极绝缘层230上，在竖直开口220中形成间隔层(spacer layer)240。该间隔层240被各向异性蚀刻，以在开口220的底部暴露底层的栅极绝缘层230的中间部分。在立柱的形成期间，间隔层240用于在此后暴露下面的基板100期间沿着开口220的侧壁保护栅极绝缘层230，从而允许立柱PL与基板100直接接触。间隔层240优选由半导体材料如多晶硅、非晶硅或单晶硅形成，使得该材料与此后形成的立柱一致。以这种方式，不必在形成立柱PL之前去除间隔层240，而是可以保留下来以形成立柱PL的主体的一部分。
参见图18A和图18B，使用间隔层240作为蚀刻掩模，去除栅极绝缘层230在开口220底部的被暴露的中间部分，暴露出下面的基板100。然后在开口220中形成立柱300。立柱300可以由半导体材料如多晶硅、非晶硅或单晶硅形成。
在形成立柱300的一个实施例中，在开口220中形成多晶硅层或第一非晶硅层，与基板100的被暴露的上部分接触。在一个实施例中，可以由化学气相沉积(CVD)工艺来形成多晶硅层或非晶硅层；然而，可以应用形成多晶硅层或非晶硅层的其它合适的工艺。一个实施例中，在此阶段可以用杂质(impurities)掺杂多晶硅层或非晶硅层，例如用n-型杂质掺杂，使得所得的立柱300具有适当的掺杂特性。然后可以对多晶硅层或非晶硅层实施热处理，以将该层转换为单晶硅材料。在一个示例性实施例中，热处理可以采用激光诱导外延生长(LEG)工艺的形式来得到单晶硅材料，正如本领域所周知的。在可替代实施例中，可以使用选择性外延生长(SEG)工艺在开口220中从基板100的暴露的上表面生长出单晶硅立柱300。
在一个实施例中，用于形成立柱300的材料可以与用于形成间隔层240的材料相同。在其它实施例中，可以在形成立柱300之前去除间隔层240。此外，立柱300可以与基板100具有相同的掺杂剂类型(dopant type)。
再参见图22和图23，立柱PL可以被形成为完全填充开口220，从而立柱PL为实心的，如在图22的实施例中所示。可替代地，立柱PL可以被形成为“通心型(macaroni-type)”立柱，其中立柱是中空形的，如在图23的实施例中所示，其具有底部和侧壁301A，以及中空的中间区域301B，或者，可替代地，由绝缘材料形成的中间区域301B。侧壁可以是柱状形状或矩形形状，并且可以完全围绕中间区域301B，或者可以与中间区域301B分隔开且位于中间区域301B的相反侧。
由半导体材料形成的所得立柱220在接触区域中与下面的基板/阱区域100直接接触。接触区域包括立柱220的下部分和基板100的上部分。由于它们直接接触，所以在立柱220和基板100之间不形成二极管型结(diode-typejunction)。这允许在读操作期间存在水平和竖直反转区504A、504B，如上图11中所示，从而能够访问单个存储单元。
参见图19A和图19B，还执行另外的构图，从而构图导电栅极层200(包括栅极层201、202、203、204和205的栅极线)以形成第一至第四字线板WL_PT和上选择线USL。如在图3中所示，栅极层200被构图成阶梯型(stair-type)图案以提供对该多个栅极层200的竖直访问。上选择线USL图案205每个均由接触插塞260A访问(access)。而且，在本实施例中，在器件的边缘区域，通过移除上选择线板USL、字线板WL_PT和下选择线板LS_PT的一部分，形成竖直开口以露出下面的基板100。然后，在所露出基板的顶部表面形成源区S，如图所示。接着，用填充开口的导电材料形成与下面的源区S相连的接触插塞260B。在器件的外围区域类似地形成接触插塞260C，以提供到外围晶体管的源/漏区140的连接。使用标准的掺杂技术在立柱300的顶部形成漏区D。该工艺导致在以上图2和图3的配置中所示类型的源接触插塞S_CT的形成。
可替代地，源接触插塞S_CT可以与竖直立柱同时形成，例如，在以上图18A和图18B所示的形成立柱300的步骤期间。在该可替代实施例中，不必去除上选择线板USL、选择字线板WL_PT和下选择线板LS_PT的角落部分(corner portion)，这是因为用于形成源触点S_CT的立柱是以与竖直立柱300相同的方式穿过这些板形成的。因此，形成在图7A和图7B的配置中所示类型的源接触插塞S_CT。
参见图20A和图20B，第一导电层270形成于立柱300的漏区D上，且与立柱300的漏区D接触。然后，构图该第一导电层270、最高的层间电介质层216和最高的导电栅极层205以形成在第二水平方向延伸的上选择线USL图案205’。
参见图21A和图21B，进一步构图第一导电层270以在立柱300的漏极上提供焊盘276。在本例中，存储单元区中的接触插塞260A连接到外围区域中的接触插塞260C，从而将上选择线USL连接到外围区域中外围晶体管的相关源/漏区140。然后，在所得结构上形成第一上层间电介质层280，并且形成接触插塞285以与下面的导电部件接触，在该情形下，下面的导电部件为由第一导电层270形成的焊盘276。在第一上层间电介质层280上形成第二导电层，并构图该第二导电层以形成与下面的接触插塞285接触的导电线路290及特征(features)。在存储单元区，与布置在第一水平方向的竖直立柱的漏区D相连的导电线路提供器件的位线BL，如在图3中所示。然后，在所得结构上形成第二上层间电介质层292和接触插塞294，该接触插塞294形成为接触下面的导电部件，在该情形下，与最右边的特征290接触，进而接触与下面的源区S相连的源接触插塞260B。在第二上层间电介质层292上形成第三导电层，并构图该第三导电层以形成与下面的接触插塞260B相连的导电线路296。
在上面的实施例中，由于同时形成，所以外围区域中晶体管的栅极绝缘层110和存储单元区的栅极绝缘层110具有同样的厚度。同时形成栅极绝缘层110提供了更有效的制造工艺，从而降低了制造成本。
在上面的实施例中，在工艺的不同时期形成器件的外围区域晶体管的源/漏区140和存储单元区的源区S。例如，根据在图13A和图13B中所示的工艺步骤形成外围区域晶体管的源/漏区140，而根据在图19A和19B中所示的工艺步骤仅在形成源接触插塞260B的时间之前形成器件的存储单元区的源区。
参见图24，在另一个实施例中，形成器件的存储单元区的公共源区S可以与外围区域晶体管的源/漏区140同时。例如，在构图外围晶体管的栅极图案125、135时，还可以在存储单元区的源区中构图栅极层，从而依照传统的制造技术，可以通过使用存储单元区中的下栅极图案125、135作为离子注入掩模在存储单元区中形成源区S。
同样在上面的实施例中，存储单元区中的最低层间电介质层110(即，在形成下选择板LS_PT的下栅极图案125与基板之间的层间电介质层)的厚度与外围区域中下栅极绝缘层110(即，在外围区域中的栅极图案125、135与基板100之间的绝缘层)的厚度相同，这是因为在器件的外围和存储单元区中均最先形成层110以覆盖基板100。
参见图25，在另一个实施例中，存储单元区中最低层间电介质层110’(即，在形成下选择板LS_PT的最低栅极图案125与基板之间的层间电介质层)的厚度可以不同于外围区域中下栅极绝缘层110(即，在外围区域中在栅极图案125、135与基板100之间的绝缘层)的厚度。在这种情形下，可以在形成第一和第二下栅极层图案125、125和125’之前，在不同时间形成层110’、110。而且，在需要时，层110’、110可以由不同的材料形成。
图26-图39是依照本发明另一实施例的形成竖直沟道存储器件的方法的透视图。
参见图26，备好基板100。在一个实施例中，基板100包括为以后形成单晶竖直立柱PL提供籽晶层的单晶半导体材料基板。在另一个实施例中，基板包括多晶半导体材料。在基板上设置最低层间电介质层110。在本发明的特定实施例中，最低层间电介质层110足够薄，从而当向所得的最低栅极层LS_PT施加适当的电压时，能够在下面的基板100的半导体材料中产生反转层(见下图39)。在最低层间电介质层110上形成多个交替的层间电介质层210(在本例中包括层211、212、213、214、215和216)和多个牺牲层SC(在本例中包括层SC1、SC2、SC3、SC4、SC5和SC6)。在一个实施例中，层间电介质层210和牺牲层SC相对于彼此具有蚀刻选择性。例如，层间电介质层210可以包括氮化硅，而牺牲层SC可以包括氧化硅。在一个实施例中，牺牲层SC由易于被湿蚀刻工艺移除的材料形成。
参见图27，第一线型(line-type)开口220被形成为在竖直方向穿过层间电介质层210、牺牲层SC和最低层间电介质层110，在水平方向间隔开，如图所示。该第一开口220暴露下面的基板100的上部分并在水平伸展(horizontal extension)的第一方向延伸。
参见图28，在第一开口220的侧壁和底部形成半导体衬垫层(liner layer)300。然后，提供绝缘层310以填充第一开口220的剩余部分。半导体衬垫层将形成所得器件的竖直立柱PL，并且可以例如以上结合图18A和图18B所描述的方式来形成。在本示例中，示出了“通心”型立柱。参见上述图23的特写视图，“通心”型立柱PL包括环绕绝缘或中空内核301B的半导体材料301A的圆柱状壳体或侧壁。
参见图29，在相邻的半导体衬垫300之间形成在第一水平方向延伸的多个第二开口225。在一个实施例中，第二开口120暴露最低层间电介质层110。该过程允许接近(access)一区域，在该区域处存储器件的所得栅极绝缘层230(见下图31)的控制栅极和浮置栅极将沿着所得半导体衬垫层300的侧壁形成，其中半导体衬垫层300的侧壁最终包括器件的竖直立柱。
参见图30，通过湿刻工艺去除包括例如SC1、SC2、SC3、SC4、SC5和SC6的牺牲层图案SC。在其中最低层间电介质层110与牺牲层图案SC由相同材料形成的情形下，以同样方式去除该最低层间电介质层110的暴露部分。在牺牲层图案SC由氮化硅形成的例子中，湿刻工艺的蚀刻剂可以包括HF溶液。所得的凹入开口(concave opening)226在第二水平伸展方向从第二开口225延伸，且位于硅半导体衬垫300的壁附近，以暴露半导体衬垫300的外侧壁。
参见图31，在所得结构上提供栅极绝缘层230。该栅极绝缘层230覆盖凹入开口226的内壁，包括覆盖半导体衬垫300的暴露的外侧壁。如以上结合图17以及图22和图23所述，在特定实施例中，栅极绝缘层230可以包括电荷存储层，从而器件能够用作非易失性存储器件。在一些实施例中，栅极绝缘层230包括在第二开口225中和在凹入开口226的上壁、侧壁、上壁上依次形成的隧穿氧化层(tunnel oxide layer)231、电荷捕获层231和阻挡绝缘层233。在一个实施例中，可以使用热氧化工艺形成隧穿氧化层231，这会使其随时间更为抗退化，从而带来改进的器件可靠性和耐久性。
在不同的实施例中，电荷捕获层232可以是浮栅结构，例如，包括多晶硅材料，或者可以包括ONO(氧-氮-氧)结构。由于在凹入开口226处进行(gained)访问，所以按照本发明的实施例，浮栅电荷捕获层232是可能的。阻挡氧化层233可以包括，例如氧化硅或其它合适的高介电系数(high-k)氧化层。
参见图32，提供由导电材料形成的栅极导电层200’，以填充第二开口225，包括凹入开口226。在一个实施例中，导电材料包括硅化钨。
参见图33，蚀刻栅极导电层200’的中间部分，形成将部分栅极导电层200’分隔为栅极图案200”的第三开口225’，该栅极图案200”包括栅极图案201’、202’、203’、204’、205’和206’。最低栅极图案201’将成为器件的下选择板LS_PT，而栅极图案202’、203’、204’、和205’将成为器件的字线板WL_PT。最高栅极图案206’将成为器件的上选择栅极。由于该处理步骤，在下选择板LS_PT作为阵列中所有竖直立柱的选择板而操作的情形下，最低栅极图案201’可以保持不变，或者被部分蚀刻，如图所示。在栅极绝缘层230包括电荷捕获层的实施例中，该处理步骤也操作为将电荷捕获层分离为单个电荷捕获层图案。
参见图34，向第三开口225’填充绝缘材料以形成绝缘图案180。
参见图35，构图并蚀刻半导体衬垫300及相关的绝缘层310，以形成在第一水平方向把衬垫300分离为独立的竖直立柱300’的第四开口227。然后，向该第四开口227填充绝缘材料以使竖直立柱300’在第一水平伸展方向电绝缘。
参见图36，使用标准的掺杂技术在立柱300’的顶部形成漏区D。然后，形成第一导电图案270并构图该第一导电图案270，从而与布置于器件延伸的第二水平方向上的立柱300’的顶部的漏区D电连接。
参见图37，该图示出了可替代实施例。在本实施例中，立柱300”是实心的半导体立柱PL，而非图36的外壳型(shell-type)通心立柱300’。而且，在本实施例中，竖直接触插塞285在竖直方向与在立柱300”顶部的漏区D接触。该竖直接触插塞285形成为穿过层间电介质层(未示出)。然后，形成第一导电图案290并构图该第一导电图案，从而与布置在器件伸展的第二水平方向上的立柱300’的顶部的漏区D电连接。
参见图38和图39，可以看出，最低栅极图案201’为所得器件提供下选择板LS_PT，而栅极图案202’、203’、204’和205’为器件提供连接到全局字线GWL的字线板WL_PT。该字线板WL_PT在器件水平伸展的第一方向延伸。最高栅极图案206’为器件提供多个上选择栅极，每个上选择栅极连接到独立的上选择线USL。在器件伸展的第二方向延伸的导电图案270、290为所得器件提供位线BL，每条位线通过位线触点BL_CT连接到相应的竖直立柱PL的漏区。
参照图39，可以看出，每个竖直立柱PL包括沿其大部分长度的主体区B和在其顶部的漏区D。在半导体主体区B和掺杂的漏区D之间的交界处(junction)作为二极管结。从该图中还可以看出，立柱PL的底部部分直接连接到下面的基板或阱100。因此，立柱PL的与基板相交的底部部分不作为二极管结，而是作为直接的(direct)、电阻性的触点。沿竖直立柱布置存储单元MC，每个存储单元MC由相关的字线板WL_PT来访问，其中相关的字线板WL_PT耦接到相关的全局字线WL及相关的位线BL。
图40A-图42A是依照本发明的另一实施例的形成竖直沟道存储器件的方法，沿图2的断面线I-I’得到的剖面图；图40B-42B是依照本发明的另一实施例的形成竖直沟道存储器件的方法，沿图2的断面线II-II’得到的剖面图。
参见图40A和图40B，在本实施例中，上选择线USL，不是初始形成为连续板(continuous plate)(例如，见图15A和图15B的最高栅极层205)且随后在结合图20A和图20B所显示和描述的处理步骤期间构图该连续板，而是初始被构图以形成在第二水平伸展方向延伸的单独线路(individualline)205，如在图40A和图40B中所示。
参见图41A和图41B，依照上面结合图16A和图16B所描述的处理步骤，随后可以形成如图所示的竖直开口220，该竖直开口220穿过线路205的中间部分。
参见图42A和图42B，可以执行处理步骤来完成所得器件，例如，依照以上结合图17A、图17B、图21A、图21B所描述的方式。
图43是依照本发明的实施例，包括半导体器件的存储卡的模块图。存储卡1200包括生成命令和地址信号C/A的存储控制器1220，以及存储模块1210，例如包括一个或多个快闪存储器件的快闪存储器1210。存储控制器1220包括向主机发送和从主机接收命令和地址信号的主机接口(hostinterface)1223，控制器1224，和反过来向存储模块1210发送和从存储模块1210接收命令和地址信号的存储接口1225。主机接口1223、控制器1224和存储接口1225经由公共总线与控制器存储器(controller memory)1221和处理器1222通信。
存储模块1210从存储控制器1220接收命令和地址信号C/A，并且，作为响应，在存储模块1210上的至少一个存储器件中存入数据DATA I/O和从存储模块1210上的至少一个存储器件取回数据DATA I/O。每个存储器件包括多个可寻址的存储单元和解码器，该解码器在编程和读操作期间接收命令和地址信号并产生行信号和列信号以访问至少一个可寻址存储单元。
存储卡1200的每个组件，包括存储控制器1220、包含于存储控制器1220中的电子部件(electronic)1221、1222、1223、1224和1225以及存储模块1210，都可以使用在此公开类型的竖直定向的存储器件。
图44是使用存储模块1310的存储系统1300的模块图，其中存储模块例如属于在此描述的类型。存储系统1300包括经由公共总线1360通信的处理器1330、随机存取存储器1340、用户接口1350和调制解调器1320。总线1360上的器件经总线1360向存储卡1310传送信号并接收来自存储卡1310的信号。存储系统1300的每个部件，包括处理器1330、随机存取存储器1340、用户接口1350和调制解调器1320连同存储卡1310都可以使用在此公开类型的竖直定向的存储器件。存储系统1300可应用于许多电子设备应用中的任意中，例如，消费者电子器件如固态磁盘(SSD)、照相机图像传感器(CIS)和计算机应用芯片集的应用中。
可以以多种器件封装类型中的任意类型来封装在此公开的存储系统和器件，这些封装类型包括但不限于：球门阵列(ball grid arrays，BGA)、芯片级封装(chip scale packages，CSP)、带引线的塑料芯片载体(plastic leadedchip carrier，PLCC)、塑料双列直插封装(plastic dual in-line package，PDIP)、多芯片封装(multi-chip package，MCP)、晶圆级制作封装(water-levelfabricated package，WFP)及晶圆级堆叠封装(water-level processed stockpackage，WSP)。
尽管为了清楚地示出本发明实施例，上面的例子在每个竖直沟道中仅示出了四个存储单元晶体管MC，但本发明的实施例并不因此而被限制，它可以在每个竖直沟道中包括少至一个存储单元晶体管，以及在竖直沟道中包括为应用所需的多个存储单元晶体管，例如，在每个竖直沟道中包括2、4、8、16或32个存储单元晶体管。
虽然参照本发明的优选实施例已详细地示出并描述了本发明的实施例，但是本领域的技术人员将会理解，在不脱离由所附权利要求加以限定的本发明的精神和范围的前提下，可以在形式和细节上做出多种改变。
本申请要求享有2008年6月11日提交的韩国专利申请No.10-2008-0054707的优先权，在此结合其全部内容作为参考。

Claims (26)

1、一种半导体器件，包括：
在水平方向上延伸的由半导体材料制成的基板；
在该基板上的多个层间电介质层；
多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；以及
在竖直方向上延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道之间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，竖直沟道在包括半导体区域的接触区与基板接触。
2、根据权利要求1的半导体器件，其中该接触区包括基板的上表面和竖直沟道的下部分，且其中该基板的上表面和竖直沟道下部分的至少侧壁包括半导体区域。
3、根据权利要求1的半导体器件，其中当在该接触区施加产生反转区的电压时，该接触区是导电的。
4、根据权利要求1的半导体器件，其中该半导体器件包括半导体存储器件并且其中：
该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；
该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；
该多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；
并且进一步包括：
在下选择栅极和基板之间的多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，
其中该第一厚度小于该第二厚度；并且
其中选择该第一厚度，以使得施加到下选择栅极的电压在接触区产生导致该接触区导电的反转层。
5、根据权利要求1的半导体器件，其中竖直沟道的半导体材料选自由单晶半导体材料和多晶半导体材料组成的组。
6、根据权利要求1的半导体器件，其中该基板的半导体材料选自由单晶半导体材料和多晶半导体材料组成的组。
7、根据权利要求1的半导体器件，其中栅极绝缘层包括电荷存储层，且其中半导体器件包括非易失性存储器件。
8、根据权利要求1的半导体器件，其中：
该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；
该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；
该多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；
存储单元晶体管的控制栅极被连接起来以提供该半导体器件的字线，该存储单元晶体管共享在该半导体器件的水平方向布置的该器件的同一层；
该半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；
最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；
在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线；以及
该半导体器件包括半导体存储器件。
9、一种存储系统，包括：
产生命令和地址信号的存储控制器；以及
包括多个存储器件的存储模块，该存储模块接收该命令和地址信号，并作为响应而向至少一个存储器件存储数据或从至少一个存储器件取回数据，
其中每个存储器件包括：
在水平方向上延伸的由半导体材料制成的基板；
在该基板上的多个层间电介质层；
多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；以及
在竖直方向上延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道之间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，该竖直沟道在包括半导体区域的接触区与基板接触。
10、根据权利要求9的存储系统，其中接触区包括该基板的上表面和该竖直沟道的下部分，且其中基板的上表面和竖直沟道下部分的至少侧壁包括半导体区域。
11、根据权利要求9的存储系统，其中当在该接触区施加产生反转区的电压时，该接触区是导电的。
12、根据权利要求9的存储系统，其中：
多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；
多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；
多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；
并且进一步包括：
在下选择栅极和基板之间的栅极绝缘层，该栅极绝缘层具有第一厚度，其中在控制栅极之间的层间电介质层具有第二厚度，
其中该第一厚度小于该第二厚度，并且
其中选择该第一厚度以使得施加到下选择栅极的电压在接触区产生导致该接触区导电的反转层。
13、根据权利要求9的存储系统，其中栅极绝缘层包括电荷存储层，且其中半导体器件包括非易失性存储器件。
14、根据权利要求9的存储系统，其中：
多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；
多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；
多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；
存储单元晶体管的控制栅极被连接起来以提供该半导体器件的字线，该存储单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；
半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；
最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且
在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线。
15、一种制造半导体器件的方法，包括：
提供在水平方向延伸的由半导体材料制成的基板；
在该基板上提供多个层间电介质层；
提供多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；
提供在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道；并且
在每个栅极图案和竖直沟道之间提供使栅极图案与竖直沟道绝缘的栅极绝缘层，
其中竖直沟道在包括半导体区的接触区与该基板接触。
16、根据权利要求15的方法，其中接触区包括基板的上表面和竖直沟道的下部分，且其中基板的上表面和竖直沟道下部分的至少侧壁包括半导体区。
17、根据权利要求15的方法，其中当在该接触区施加产生反转区的电压时，该接触区是导电的。
18、根据权利要求15的方法，其中该半导体器件包括半导体存储器件，且其中：
该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；
该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；
该多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；
并且进一步包括：
在该下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度，且其中在该控制栅极之间的层间电介质层具有第二厚度，
其中该第一厚度小于该第二厚度；并且
其中选择该第一厚度以使得施加到下选择栅极的电压在接触区产生导致该接触区导电的反转层。
19、根据权利要求15的方法，其中该栅极绝缘层包括电荷存储层，且其中该半导体器件包括非易失性存储器件。
20、一种在半导体存储器件上执行擦除操作的方法，
该半导体存储器包括：
在水平方向上延伸的由半导体材料制成的基板；
在该基板上的多个层间电介质层；
多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；以及
在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道之间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，竖直沟道在包括半导体材料的接触区与基板接触，
其中：
该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；
该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；
该多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；
存储单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该存储单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；
半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；
最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且
在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线；
擦除操作包括：
将共同串的下选择栅极和上选择栅极置于浮置状态；
向字线施加接地电压或正电压；以及
向半导体基板施加正的擦除电压。
21、根据权利要求20的方法，其中接触区包括基板的上表面和竖直沟道的下部分，其中基板的上表面和竖直沟道下部分的至少侧壁包括半导体区。
22、根据权利要求20的方法，当在该接触区施加产生反转区的电压时，该接触区是导电的。
23、根据权利要求20的方法，进一步包括：
在下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，
其中该第一厚度小于该第二厚度；并且
其中选择该第一厚度以使得施加到该下选择栅极的电压在接触区产生导致该接触区导电的反转层。
24、一种在半导体存储器件上执行读操作的方法，
该半导体存储器件包括：
在水平方向上延伸的由半导体材料制成的基板；
在该基板上的多个层间电介质层；
多个栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；
在竖直方向上延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层，竖直沟道在包括半导体区的接触区与基板接触；
其中：
该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；
该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；
该多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的存储单元晶体管的控制栅极；
存储单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该存储单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；
该半导体器件的共同串的存储单元晶体管被竖直沟道串联耦接在一起；
最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且
在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线；
读操作包括：
向该半导体基板施以接地电压；
向共同串的未选择的存储单元晶体管的控制栅极施加读电压；
向共同串的被选择的上选择晶体管的栅极施加读电压；
向共同串的被选择的存储单元晶体管的控制栅极施加标准电压；并且
向共同串及相邻串的下选择晶体管的下选择栅极施加读电压，从而在接触区在半导体基板的上区域和竖直沟道的下区域的至少侧壁产生导电反转层，在读操作期间该反转层作为半导体存储器件的导电性的公共源线操作。
25、根据权利要求24的方法，其中接触区包括基板的上区域和竖直沟道的下部分，且其中基板的上表面和竖直沟道下部分的至少侧壁包括半导体区域。
26、根据权利要求24的方法，进一步包括：
在下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度，
其中该第一厚度小于该第二厚度；并且
其中选择该第一厚度以使得施加到该下选择栅极的电压在接触区产生导致该接触区导电的反转层。
CN2009101669905A 2008-06-11 2009-06-11 包括竖直立柱的存储器件及制造和操作该存储器件的方法 Active CN101651144B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR54707/08 2008-06-11
KR1020080054707A KR101539697B1 (ko) 2008-06-11 2008-06-11 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
US12/471,975 2009-05-26
US12/471,975 US8441059B2 (en) 2008-06-11 2009-05-26 Memory devices including vertical pillars and methods of manufacturing and operating the same

Publications (2)

Publication Number Publication Date
CN101651144A true CN101651144A (zh) 2010-02-17
CN101651144B CN101651144B (zh) 2013-10-30

Family

ID=41414639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101669905A Active CN101651144B (zh) 2008-06-11 2009-06-11 包括竖直立柱的存储器件及制造和操作该存储器件的方法

Country Status (3)

Country Link
US (4) US8441059B2 (zh)
KR (1) KR101539697B1 (zh)
CN (1) CN101651144B (zh)

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN103515392A (zh) * 2012-06-18 2014-01-15 爱思开海力士有限公司 半导体器件及其制造方法
CN103681806A (zh) * 2012-09-11 2014-03-26 三星电子株式会社 半导体装置及其制造方法
CN103681684A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103811516A (zh) * 2010-12-14 2014-05-21 桑迪士克3D有限责任公司 具有不对称垂直选择器件的三维非易失性存储器
CN103872055A (zh) * 2012-12-13 2014-06-18 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
WO2014089795A1 (zh) * 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
CN103904031A (zh) * 2012-12-26 2014-07-02 旺宏电子股份有限公司 半导体结构制造方法及制成的结构
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法
CN104393046A (zh) * 2014-04-24 2015-03-04 中国科学院微电子研究所 三维半导体器件及其制造方法
CN104392962A (zh) * 2014-04-28 2015-03-04 中国科学院微电子研究所 三维半导体器件制造方法
WO2015070817A1 (en) * 2013-11-18 2015-05-21 ZONG, Tang Semiconductor device and method for manufacturing the same
CN104681539A (zh) * 2013-12-02 2015-06-03 旺宏电子股份有限公司 半导体结构
CN104752433A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 非易失性存储单元及其形成方法
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
CN104821322A (zh) * 2014-02-03 2015-08-05 三星电子株式会社 垂直存储器件
CN106165098A (zh) * 2014-01-10 2016-11-23 株式会社 东芝 半导体存储装置及其制造方法
CN106170863A (zh) * 2014-03-07 2016-11-30 美光科技公司 包含具有邻近于源极边缘的源极触点的存储器阵列的设备
CN106340521A (zh) * 2016-09-30 2017-01-18 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN106531742A (zh) * 2015-09-15 2017-03-22 旺宏电子股份有限公司 改进三维或非门闪存的栅极电容的结构与操作方法
CN107579068A (zh) * 2017-08-31 2018-01-12 长江存储科技有限责任公司 三维计算机闪存设备的栅极氧化层的制作方法及栅极结构
CN107731822A (zh) * 2017-08-22 2018-02-23 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN108206191A (zh) * 2016-12-20 2018-06-26 三星电子株式会社 高密度神经形态计算元件
CN108231779A (zh) * 2016-12-09 2018-06-29 三星电子株式会社 半导体器件

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179079B (zh) * 2000-08-14 2010-11-03 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
DE102010000336A1 (de) 2009-02-10 2010-08-12 Samsung Electronics Co., Ltd., Suwon Nichtflüchtige Speichervorrichtungen mit vertikalen NAND-Kanälen und Herstellungsverfahren dafür
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
US8614917B2 (en) 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
JP5281455B2 (ja) * 2009-03-26 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP2010278233A (ja) * 2009-05-28 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101045073B1 (ko) * 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
JP5052575B2 (ja) * 2009-09-01 2012-10-17 株式会社東芝 不揮発性半導体記憶装置
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101113767B1 (ko) * 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
WO2011056281A1 (en) * 2009-11-06 2011-05-12 Rambus Inc. Three-dimensional memory array stacking structure
KR20110060752A (ko) * 2009-11-30 2011-06-08 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
WO2011081438A2 (ko) * 2009-12-31 2011-07-07 한양대학교 산학협력단 3차원 구조를 가지는 메모리 및 이의 제조방법
US8482051B2 (en) * 2010-01-11 2013-07-09 Hynix Semiconductor Inc. 3D nonvolatile memory device including a plurality of channel contacts coupled to a plurality of channel layers and a plurality of section lines coupled to the plurality of channel contacts and method for fabricating the same
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101652878B1 (ko) * 2010-02-22 2016-09-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101110355B1 (ko) * 2010-04-05 2012-02-14 서울대학교산학협력단 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법
US8357970B2 (en) * 2010-04-09 2013-01-22 Micron Technology, Inc. Multi-level charge storage transistors and associated methods
KR20110120661A (ko) * 2010-04-29 2011-11-04 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 제조 방법
KR20110122523A (ko) * 2010-05-04 2011-11-10 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR20120002832A (ko) 2010-07-01 2012-01-09 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
KR101056113B1 (ko) * 2010-07-02 2011-08-10 서울대학교산학협력단 분리 절연막 스택으로 둘러싸인 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
KR101688604B1 (ko) * 2010-07-05 2016-12-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8890233B2 (en) * 2010-07-06 2014-11-18 Macronix International Co., Ltd. 3D memory array with improved SSL and BL contact layout
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101736982B1 (ko) 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR101731060B1 (ko) * 2010-09-27 2017-04-28 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
US8723154B2 (en) * 2010-09-29 2014-05-13 Crossbar, Inc. Integration of an amorphous silicon resistive switching device
KR101774508B1 (ko) * 2010-10-18 2017-09-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101774506B1 (ko) * 2010-10-11 2017-09-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120048791A (ko) 2010-11-08 2012-05-16 삼성전자주식회사 수직형 반도체 소자 제조 방법
KR101733571B1 (ko) * 2010-11-08 2017-05-11 삼성전자주식회사 3차원 반도체 장치
KR20120053799A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
KR101149619B1 (ko) * 2010-11-19 2012-05-25 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8547741B2 (en) * 2010-12-10 2013-10-01 Macronix International Co., Ltd. Nonvolatile stacked NAND memory
KR101755643B1 (ko) 2010-12-15 2017-07-10 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101692432B1 (ko) * 2010-12-23 2017-01-17 삼성전자주식회사 불 휘발성 메모리 장치
KR101198253B1 (ko) 2010-12-30 2012-11-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8432719B2 (en) * 2011-01-18 2013-04-30 Macronix International Co., Ltd. Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
CN102637692B (zh) * 2011-02-10 2014-08-20 旺宏电子股份有限公司 快闪存储器结构及其制造与操作方法
TWI447854B (zh) * 2011-02-17 2014-08-01 Macronix Int Co Ltd 三維堆疊ａｎｄ型快閃記憶體結構及其製造方法與操作方法
US8963231B2 (en) 2011-03-29 2015-02-24 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20120135628A (ko) 2011-06-07 2012-12-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20190148234A1 (en) * 2011-06-28 2019-05-16 Monolithic 3D Inc. Method for producing a 3d memory device
KR101857681B1 (ko) 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
KR101329586B1 (ko) * 2011-08-01 2013-11-14 서울대학교산학협력단 가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
KR20130015444A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8797806B2 (en) 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
KR20130019243A (ko) * 2011-08-16 2013-02-26 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101868047B1 (ko) * 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8643142B2 (en) 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
KR20130070153A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
US20130256777A1 (en) * 2012-03-30 2013-10-03 Seagate Technology Llc Three dimensional floating gate nand memory
US9129681B2 (en) * 2012-04-13 2015-09-08 Sandisk Technologies Inc. Thin film transistor
US9019775B2 (en) 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US8787094B2 (en) 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
US9171626B2 (en) 2012-07-30 2015-10-27 Micron Technology, Inc.. Memory devices and programming memory arrays thereof
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
JP2014067942A (ja) * 2012-09-27 2014-04-17 Toshiba Corp 不揮発性半導体記憶装置
US8988937B2 (en) 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
US9076824B2 (en) 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
KR20140076799A (ko) * 2012-12-13 2014-06-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) * 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US8759899B1 (en) * 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
CN103943572B (zh) * 2013-01-23 2017-07-28 旺宏电子股份有限公司 集成电路装置及其制造方法
US9219070B2 (en) 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
KR20140113024A (ko) * 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
US9041090B2 (en) 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
KR20140136691A (ko) 2013-05-21 2014-12-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20140148070A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 제조 방법
US20150048434A1 (en) * 2013-08-16 2015-02-19 Conversant Intellectual Property Management Inc Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
US9240420B2 (en) 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
US8929141B1 (en) * 2013-10-02 2015-01-06 Sandisk Technologies Inc. Three-dimensional NAND memory with adaptive erase
US9202785B2 (en) * 2013-11-08 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit capacitor having vias
US9023701B1 (en) * 2013-12-31 2015-05-05 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
JP5676787B1 (ja) * 2014-01-16 2015-02-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6226788B2 (ja) * 2014-03-20 2017-11-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
WO2016009473A1 (ja) * 2014-07-14 2016-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
KR102234266B1 (ko) 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9318200B2 (en) * 2014-08-11 2016-04-19 Micron Technology, Inc. Methods and apparatuses including a string of memory cells having a first select transistor coupled to a second select transistor
JP5989238B2 (ja) * 2014-08-28 2016-09-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び、半導体装置の製造方法
US9349458B2 (en) * 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
KR102217241B1 (ko) * 2014-11-06 2021-02-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
CN107548520B (zh) * 2015-02-24 2021-05-25 东芝存储器株式会社 半导体存储装置及其制造方法
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US9893079B2 (en) * 2015-03-27 2018-02-13 Toshiba Memory Corporation Semiconductor memory device
KR102398665B1 (ko) * 2015-05-07 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9780104B2 (en) * 2015-09-10 2017-10-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR102453709B1 (ko) 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US9806088B2 (en) * 2016-02-15 2017-10-31 Toshiba Memory Corporation Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same
US9818754B2 (en) * 2016-03-15 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9748262B1 (en) 2016-04-13 2017-08-29 Macronix International Co., Ltd. Memory structure and manufacturing method of the same
US9812462B1 (en) * 2016-06-07 2017-11-07 Sandisk Technologies Llc Memory hole size variation in a 3D stacked memory
KR20180010368A (ko) 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9711229B1 (en) * 2016-08-24 2017-07-18 Sandisk Technologies Llc 3D NAND with partial block erase
JP2018049966A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US20180261620A1 (en) * 2017-03-09 2018-09-13 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
KR102524612B1 (ko) * 2017-09-19 2023-04-24 삼성전자주식회사 정보 저장 소자 및 그 제조방법
CN110010620B (zh) 2017-11-21 2021-04-13 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
US10475515B2 (en) 2017-12-21 2019-11-12 Micron Technology, Inc. Multi-decks memory device including inter-deck switches
JP2019165135A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
KR102629202B1 (ko) 2018-04-23 2024-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
US11107537B2 (en) * 2018-09-20 2021-08-31 Samsung Electronics Co., Ltd. Memory device and method of reading data
US10593730B1 (en) 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
US11177254B2 (en) * 2018-10-13 2021-11-16 Applied Materials, Inc. Stacked transistor device
US11329062B2 (en) 2018-10-17 2022-05-10 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR20200078746A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 융합 메모리 소자 및 그 제조 방법
US10714497B1 (en) * 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10985169B2 (en) 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US11069703B2 (en) 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
KR20210052753A (ko) * 2019-10-31 2021-05-11 삼성전자주식회사 반도체 소자
US11177278B2 (en) 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11121144B2 (en) * 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
KR20210081735A (ko) 2019-12-24 2021-07-02 삼성전자주식회사 메모리 소자 및 이의 제조 방법
JP2021145014A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 半導体記憶装置
JP2022045992A (ja) * 2020-09-10 2022-03-23 キオクシア株式会社 半導体記憶装置
JP2022127522A (ja) * 2021-02-19 2022-08-31 キオクシア株式会社 半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JPH1093083A (ja) 1996-09-18 1998-04-10 Toshiba Corp 半導体装置の製造方法
US7253467B2 (en) * 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US20060180851A1 (en) * 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US6858906B2 (en) * 2001-06-28 2005-02-22 Samsung Electronics Co., Ltd. Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers
WO2004100267A1 (en) * 2003-04-03 2004-11-18 Hewlett-Packard Development Company, L.P. Cubic memory array
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
JP2006128390A (ja) * 2004-10-28 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
KR20070047069A (ko) * 2005-11-01 2007-05-04 삼성전자주식회사 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100673020B1 (ko) * 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4939955B2 (ja) * 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194793B (zh) * 2010-02-19 2015-04-29 三星电子株式会社 三维半导体器件
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
US9355913B2 (en) 2010-11-17 2016-05-31 Samsung Electronics Co., Ltd. 3D semiconductor devices and methods of fabricating same
CN103811516A (zh) * 2010-12-14 2014-05-21 桑迪士克3D有限责任公司 具有不对称垂直选择器件的三维非易失性存储器
CN103811516B (zh) * 2010-12-14 2016-10-05 桑迪士克科技有限责任公司 具有不对称垂直选择器件的三维非易失性存储器
CN103490008A (zh) * 2012-06-07 2014-01-01 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN103490008B (zh) * 2012-06-07 2017-08-11 三星电子株式会社 三维电阻性随机存取存储器器件、其操作方法及其制造方法
CN103515392A (zh) * 2012-06-18 2014-01-15 爱思开海力士有限公司 半导体器件及其制造方法
CN103515392B (zh) * 2012-06-18 2017-10-03 爱思开海力士有限公司 半导体器件及其制造方法
CN103681684A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103681806B (zh) * 2012-09-11 2018-07-06 三星电子株式会社 半导体装置及其制造方法
CN103681806A (zh) * 2012-09-11 2014-03-26 三星电子株式会社 半导体装置及其制造方法
CN103872055A (zh) * 2012-12-13 2014-06-18 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
US9437609B2 (en) 2012-12-13 2016-09-06 Institute of Microelectronics, Chinese Academy of Sciences Vertical channel-type 3D semiconductor memory device and method for manufacturing the same
US9613981B2 (en) 2012-12-13 2017-04-04 Institute of Microelectronics, Chinese Academy of Sciences Vertical channel-type 3D semiconductor memory device and method for manufacturing the same
WO2014089795A1 (zh) * 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
CN103904031A (zh) * 2012-12-26 2014-07-02 旺宏电子股份有限公司 半导体结构制造方法及制成的结构
CN103904031B (zh) * 2012-12-26 2016-11-09 旺宏电子股份有限公司 半导体结构制造方法及制成的结构
WO2015070817A1 (en) * 2013-11-18 2015-05-21 ZONG, Tang Semiconductor device and method for manufacturing the same
CN104681539A (zh) * 2013-12-02 2015-06-03 旺宏电子股份有限公司 半导体结构
CN104681539B (zh) * 2013-12-02 2017-07-07 旺宏电子股份有限公司 半导体结构
CN104752433A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 非易失性存储单元及其形成方法
USRE49440E1 (en) 2014-01-03 2023-02-28 Samsung Electronics Co., Ltd. Vertical-type non-volatile memory devices having dummy channel holes
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
CN104766865B (zh) * 2014-01-03 2019-03-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
USRE48473E1 (en) 2014-01-03 2021-03-16 Samsung Electronics Co., Ltd. Vertical-type non-volatile memory devices having dummy channel holes
CN106165098A (zh) * 2014-01-10 2016-11-23 株式会社 东芝 半导体存储装置及其制造方法
CN104821322A (zh) * 2014-02-03 2015-08-05 三星电子株式会社 垂直存储器件
CN104821322B (zh) * 2014-02-03 2019-08-16 三星电子株式会社 垂直存储器件
US10879255B2 (en) 2014-03-07 2020-12-29 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US10050049B2 (en) 2014-03-07 2018-08-14 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
CN106170863A (zh) * 2014-03-07 2016-11-30 美光科技公司 包含具有邻近于源极边缘的源极触点的存储器阵列的设备
CN106170863B (zh) * 2014-03-07 2019-07-05 美光科技公司 包含具有邻近于源极边缘的源极触点的存储器阵列的设备
CN104393046A (zh) * 2014-04-24 2015-03-04 中国科学院微电子研究所 三维半导体器件及其制造方法
WO2015161569A1 (zh) * 2014-04-24 2015-10-29 中国科学院微电子研究所 三维半导体器件及其制造方法
CN104392962B (zh) * 2014-04-28 2017-06-13 中国科学院微电子研究所 三维半导体器件制造方法
WO2015165148A1 (zh) * 2014-04-28 2015-11-05 中国科学院微电子研究所 三维半导体器件制造方法
CN104392962A (zh) * 2014-04-28 2015-03-04 中国科学院微电子研究所 三维半导体器件制造方法
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
WO2016023260A1 (zh) * 2014-08-15 2016-02-18 中国科学院微电子研究所 三维存储器及其制造方法
CN106531742A (zh) * 2015-09-15 2017-03-22 旺宏电子股份有限公司 改进三维或非门闪存的栅极电容的结构与操作方法
CN106531742B (zh) * 2015-09-15 2019-04-19 旺宏电子股份有限公司 改进三维或非门闪存的栅极电容的结构与操作方法
CN106340521A (zh) * 2016-09-30 2017-01-18 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US10978470B2 (en) 2016-09-30 2021-04-13 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device including multiple layers of memory cells, method of manufacturing the same, and electronic device including the same
CN108231779A (zh) * 2016-12-09 2018-06-29 三星电子株式会社 半导体器件
CN108231779B (zh) * 2016-12-09 2023-02-07 三星电子株式会社 半导体器件
CN108206191A (zh) * 2016-12-20 2018-06-26 三星电子株式会社 高密度神经形态计算元件
CN108206191B (zh) * 2016-12-20 2023-04-18 三星电子株式会社 高密度神经形态计算元件
CN107731822A (zh) * 2017-08-22 2018-02-23 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN107579068A (zh) * 2017-08-31 2018-01-12 长江存储科技有限责任公司 三维计算机闪存设备的栅极氧化层的制作方法及栅极结构

Also Published As

Publication number Publication date
KR101539697B1 (ko) 2015-07-27
US20130242654A1 (en) 2013-09-19
US8441059B2 (en) 2013-05-14
US9385138B2 (en) 2016-07-05
US8895393B2 (en) 2014-11-25
KR20090128776A (ko) 2009-12-16
US20090310425A1 (en) 2009-12-17
US20150064865A1 (en) 2015-03-05
US20160247819A1 (en) 2016-08-25
CN101651144B (zh) 2013-10-30

Similar Documents

Publication Publication Date Title
CN101651144B (zh) 包括竖直立柱的存储器件及制造和操作该存储器件的方法
US11171116B2 (en) Semiconductor devices and manufacturing methods of the same
US11430798B2 (en) Methods and apparatuses with vertical strings of memory cells and support circuitry
KR101543331B1 (ko) 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
US10777571B2 (en) Three-dimensional semiconductor device having a peripheral connection plug in a through region below a gate stack structure
US9847341B2 (en) Three-dimensional semiconductor memory device
KR101549858B1 (ko) 수직 채널 구조의 플래쉬 메모리 소자
KR101489458B1 (ko) 3차원 반도체 소자
JP2010130016A (ja) ３次元半導体装置及びその動作方法
CN101764134A (zh) 三维半导体存储装置及其操作方法
CN110943090A (zh) 垂直型存储器装置
KR20170131121A (ko) 반도체 소자
KR20210102461A (ko) 적층형 메모리 어레이를 갖는 메모리에서의 드라이버 배치
CN108074935A (zh) 包括沟道结构的半导体器件
KR20220111710A (ko) 메모리 디바이스 및 메모리 디바이스를 형성하는 방법
JP5801341B2 (ja) 半導体メモリ
JP2007527614A (ja) 耐久性が改善された分離トランジスタメモリ及びその製造方法
KR20130038032A (ko) 수직 구조의 비휘발성 메모리 소자
JP6739327B2 (ja) 半導体装置
US11783892B2 (en) Semiconductor memory device
KR102597549B1 (ko) 3차원 플래시 메모리의 판독 동작 방법
US20240023331A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
KR20240012093A (ko) 반도체 메모리 장치 및 그 제조 방법
JP2004342721A (ja) 不揮発性記憶装置を含む半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant