KR20220111710A - 메모리 디바이스 및 메모리 디바이스를 형성하는 방법 - Google Patents

메모리 디바이스 및 메모리 디바이스를 형성하는 방법 Download PDF

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KR20220111710A
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KR
South Korea
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conductive
semiconductor material
channel structures
stack
memory device
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KR1020227024141A
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Inventor
요시아키 후쿠즈미
아키라 고다
Original Assignee
마이크론 테크놀로지, 인크
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Publication date
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Abstract

일부 실시예들은 메모리 디바이스를 형성하는 방법을 포함한다. 어셈블리는 교번하는 절연성 및 전도성 레벨들의 적층체를 통해 그리고 적층체 아래의 제1 물질 내로 연장되는 채널 구조체들을 갖도록 형성된다. 어셈블리는 제1 물질이 적층체 위에 있고, 채널 구조체들의 제1 영역들이 적층체 아래에 있도록 반전된다. 제1 영역들 중 적어도 일부는 제어 회로부와 전기적으로 결합된다. 제1 물질의 적어도 일부가 제거되고, 채널 구조체들의 제2 영역들이 노출된다. 전도성으로 도핑된 반도체 물질이 채널 구조체들의 노출된 제2 영역들에 인접하여 형성된다. 도펀트가 전도성으로 도핑된 반도체 물질로부터 채널 구조체들 내로 도펀트를 외확산된다. 일부 실시예들은 메모리 디바이스들(예를 들어, NAND 메모리 어셈블리들)을 포함한다.

Description

메모리 디바이스 및 메모리 디바이스를 형성하는 방법
관련 특허 정보
본 출원은 2020년 1월 15일에 출원된 미국 특허 출원 제16/743,422호(발명의 명칭: "Memory Devices and Methods of Forming Memory Devices")에 관한 것이며, 이의 전문은 본원에 원용된다.
기술분야
집적 어셈블리들(예를 들어, 집적 메모리), 및 집적 어셈블리들을 형성하는 방법들.
메모리는 전자 시스템을 위한 데이터 저장 장치를 제공한다. 플래시 메모리는 메모리의 하나의 유형이고, 최신 컴퓨터들 및 기기들에서 많이 사용된다. 예를 들어, 최신 개인용 컴퓨터들은 플래시 메모리 칩에 저장된 BIOS을 가질 수 있다. 다른 예로서, 컴퓨터들 및 다른 기기들이 종래의 하드 드라이브들을 대체하기 위해 고체 상태 드라이브에 플래시 메모리를 이용하는 것이 점점 일반화되고 있다. 또 다른 예로서, 플래시 메모리는 새로운 통신 프로토콜들이 표준화될 때 제조업체들이 그것들을 지원할 수 있게 하고, 향상된 피처들을 위해 기기들을 원격으로 업그레이드할 수 있는 기능을 제공할 수 있게 하므로 무선 전자 기기들에 널리 사용된다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있고, 수직으로 적층된 메모리 셀들을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에, 집적 장치 내의 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인들(1004)(예를 들어, 신호들(WL0 내지 WLm)을 전도하기 위한 워드라인들) 및 제1 데이터 라인들(1006)(예를 들어, 신호들(BL0 내지 BLn)을 전도하기 위한 비트라인들)과 함께 로우들 및 컬럼들로 배열된 복수의 메모리 셀들(1003)을 갖는 메모리 어레이(1002)를 포함하는 종래 기술 디바이스(1000)의 블록도를 도시한다. 액세스 라인들(1004) 및 제1 데이터 라인들(1006)은 메모리 셀들(1003)로 그리고 이들로부터 정보를 전송하기 위해 사용될 수 있다. 로우 디코더(1007) 및 컬럼 디코더(1008)는 메모리 셀들(1003) 중 어느 것들이 액세스될 것인지를 결정하기 위해 어드레스 라인들(1009) 상의 어드레스 신호들(A0 내지 AX)을 디코딩한다. 감지 증폭기 회로(1015)는 메모리 셀들(1003)로부터 판독된 정보의 값들을 결정하도록 동작한다. I/O 회로(1017)는 메모리 어레이(1002)와 입력/출력(I/O) 라인들(1005) 사이에서 정보의 값들을 전송한다. I/O 라인들(1005) 상의 신호들(DQ0 내지 DQN)은 메모리 셀들(1003)로부터 판독되거나 이들에 기록될 정보의 값들을 나타낼 수 있다. 다른 디바이스들은 I/O 라인들(1005), 어드레스 라인들(1009), 또는 제어 라인들(1020)을 통해 디바이스(1000)와 통신할 수 있다. 메모리 제어 유닛(1018)은 메모리 셀들(1003) 상에서 수행될 메모리 동작들을 제어하기 위해 사용되고, 제어 라인들(1020) 상의 신호들을 이용한다. 디바이스(1000)는 각각, 제1 공급 라인(1030) 및 제2 공급 라인(1032) 상에서 공급 전압 신호들(Vcc 및 Vss)을 수신할 수 있다. 디바이스(1000)는 선택 회로(1040) 및 입력/출력(I/O) 회로(1017)를 포함한다. 선택 회로(1040)는 I/O 회로(1017)를 통해, 신호들(CSEL1 내지 CSELn)에 응답하여, 제1 데이터 라인들(1006) 및 제2 데이터 라인들(1013) 상의 신호들 - 메모리 셀들(1003)로부터 판독되거나 이들로 프로그래밍될 정보의 값들을 나타낼 수 있음 - 을 선택할 수 있다. 컬럼 디코더(1008)는 어드레스 라인들(1009) 상의 A0 내지 AX 어드레스 신호들에 기초하여 CSEL1 내지 CSELn 신호들을 선택적으로 활성화할 수 있다. 선택 회로(1040)는 제1 데이터 라인들(1006) 및 제2 데이터 라인들(1013) 상의 신호들을 선택하여, 판독 및 프로그래밍 동작들 동안 메모리 어레이(1002)와 I/O 회로(1017) 사이의 통신을 제공할 수 있다.
도 1의 메모리 어레이(1002)는 NAND 메모리 어레이일 수 있고, 도 2는 도 1의 메모리 어레이(1002)에 이용될 수 있는 3차원 NAND 메모리 디바이스(200)의 개략도를 도시한다. 디바이스(200)는 전하 저장 디바이스들의 복수의 스트링들을 포함한다. 제1 방향(Z-Z')에서, 전하 저장 디바이스들의 각 스트링은 예를 들어, 서로 위아래로 적층된 32개의 전하 저장 디바이스들 - 각 전하 저장 디바이스는 예를 들어, 32개의 티어들(예를 들어, TIER0-TIER31) 중 하나에 대응함 - 을 포함할 수 있다. 각 스트링의 전하 저장 디바이스들은 전하 저장 디바이스들의 스트링이 형성되는 반도체 물질(예를 들어, 폴리실리콘)의 각 필라에 형성되는 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어, 복수의 스트링들의 16개의 제1 그룹들의 각 제1 그룹은 예를 들어, 복수(예를 들어, 32개)의 액세스 라인들(즉, "전역적 제어 게이트(CG) 라인들", 워드라인들(WL들)이라고도 알려짐)을 공유하는 8개의 스트링들을 포함할 수 있다. 액세스 라인들 각각은 티어 내의 전하 저장 디바이스들을 결합할 수 있다. 동일한 액세스 라인에 의해 결합되는(그리고 이에 따라 동일한 티어에 대응하는) 전하 저장 디바이스들은 각 전하 저장 디바이스가 2 비트의 정보를 저장할 수 있는 셀을 포함할 때, 예를 들어, P0/P32, P1/P33, P2/P34 등과 같은 두 개의 페이지들로 논리적으로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어, 복수의 스트링들의 8개의 제2 그룹들의 각 제2 그룹은 8개의 데이터 라인들 중 대응하는 데이터 라인에 의해 결합되는 16개의 스트링들을 포함할 수 있다. 메모리 블록의 크기는 1,024 페이지 및 총 약 16MB를 포함할 수 있다(예를 들어, 16 WL x 32 티어 x 2 비트 = 1,024 페이지/블록, 블록 크기 = 1,024 페이지 x 16KB/페이지 = 16MB). 스트링, 티어, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 도시된 것들보다 크거나 작을 수 있다.
도 3은 도 2와 관련하여 설명된 스트링들의 16개의 제1 그룹들 중 하나에 전하 저장 디바이스들의 15개의 스트링들을 포함하여, X-X' 방향에서의 도 2의 3D NAND 메모리 디바이스(200)의 메모리 블록(300)의 단면도를 도시한다. 메모리 블록(300)의 복수의 스트링들은 타일 컬럼I, 타일 컬럼j 및 타일 컬럼k와 같은 복수의 서브 세트들(310, 320, 330)(예를 들어, 타일 컬럼들) - 각 서브 세트(예를 들어, 타일 컬럼)는 메모리 블록(300)의 "부분 블록"(서브 블록)을 포함함 - 로 그룹화될 수 있다. 전역적 드레인측 선택 게이트(SGD) 라인(340)은 복수의 스트링들의 SGD들에 결합될 수 있다. 예를 들어, 전역적 SGD 라인(340)은 복수(예를 들어, 3개)의 서브 SGD 드라이버들(332, 334, 336) 중 대응하는 드라이버를 통해, 복수(예를 들어 3개)의 서브 SGD 라인들(342, 344, 346) - 각 서브 SGD 라인이 각 서브세트(예를 들어, 타일 컬럼)에 대응함 - 에 결합될 수 있다. 서브 SGD 드라이버들(332, 334, 336) 각각은 대응하는 부분 블록(예를 들어, 타일 컬럼)의 스트링들의 SGD들을 동시에, 다른 부분 블록들의 스트링들과 독립적으로, 결합시키거나 중단할 수 있다. 전역적 소스측 선택 게이트(SGS) 라인(360)은 복수의 스트링들의 SGS들에 결합될 수 있다. 예를 들어, 전역적 SGS 라인(360)은 복수의 서브 SGS 드라이버들(322, 324, 326) 중 대응하는 드라이버를 통해, 복수의 서브 SGS 라인들(362, 364, 366) - 각 서브 SGS 라인이 각 서브세트(예를 들어, 타일 컬럼)에 대응함 - 에 결합될 수 있다. 서브 SGS 드라이버들(322, 324, 326) 각각은 대응하는 부분 블록(예를 들어, 타일 컬럼)의 스트링들의 SGS들을 동시에, 다른 부분 블록들의 스트링들과 독립적으로, 결합시키거나 중단할 수 있다. 전역적 액세스 라인(예를 들어, 전역적 CG 라인)(350)은 복수의 스트링들 각각의 각 티어에 대응하는 전하 저장 디바이스들을 결합할 수 있다. 각 전역적 CG 라인(예를 들어, 전역적 CG 라인(350))은 복수의 서브 스트링 드라이버들(312, 314 및 316) 중 대응하는 드라이버를 통해, 복수의 서브 액세스 라인들(예를 들어, 서브 CG 라인들)(352, 354, 356)에 결합될 수 있다. 서브 스트링 드라이버들 각각은 각 부분 블록 및/또는 티어에 대응하는 전하 저장 디바이스들을 동시에, 다른 부분 블록들 및/또는 다른 티어들의 전하 저장 디바이스들과 독립적으로, 결합시키거나 중단할 수 있다. 각 서브세트(예를 들어, 부분 블록) 및 각 티어에 대응하는 전하 저장 디바이스들은 전하 저장 디바이스들의 "부분 티어"(예를 들어, 단일 "타일")를 포함할 수 있다. 각 서브세트(예를 들어, 부분 블록)에 대응하는 스트링들은 서브 소스들(372, 374 및 376)(예를 들어, "타일 소스") 중 대응하는 서브 소스에 결합될 수 있고, 각 서브 소스는 각 전원에 결합된다.
대안적으로, NAND 메모리 디바이스(200)는 도 4의 개략도를 참조하여 설명된다.
메모리 어레이(200)는 워드라인들(2021 내지 202N), 및 비트라인들(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한, NAND 스트링들(2061 내지 206M)을 포함한다. 각 NAND 스트링은 전하 저장 트랜지스터들(2081 내지 208N)을 포함한다. 전하 저장 트랜지스터들은 전하를 저장하기 위해 플로팅 게이트 물질(예를 들어, 폴리실리콘)을 사용할 수 있거나, 전하를 저장하기 위하여 전하 트래핑 물질(예를 들어, 실리콘 질화물, 금속 나노도트들 등과 같은)을 사용할 수 있다.
전하 저장 트랜지스터들(208)은 워드라인들(202)과 스트링들(206)의 교차점들에 위치된다. 전하 저장 트랜지스터들(208)은 데이터의 저장을 위한 비휘발성 메모리 셀들을 나타낸다. 각 NAND 스트링(206)의 전하 저장 트랜지스터들(208)은 소스 선택 디바이스(예를 들어, 소스측 선택 게이트(SGS))(210)와 드레인 선택 디바이스(예를 들어, 드레인측 선택 게이트(SGD))(212) 사이에 직렬로 소스-드레인 연결된다. 각 소스 선택 디바이스(210)는 스트링(206)과 소스 선택 라인(214)의 교차점에 위치되는 한편, 각 드레인 선택 디바이스들(212)은 스트링(206)과 드레인 선택 라인(215)의 교차점에 위치된다. 선택 디바이스들(210 및 212)은 임의의 적합한 액세스 디바이스들일 수 있고, 도 4에서 개괄적으로 박스들로 도시된다.
각 소스 선택 디바이스(210)의 소스는 공통 소스 라인(216)에 연결된다. 각 소스 선택 디바이스(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하 저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 디바이스(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(2081)의 소스에 연결된다. 소스 선택 디바이스들(210)은 소스 선택 라인(214)에 연결된다.
각 드레인 선택 디바이스(212)의 드레인은 드레인 콘택트에서 비트라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 드레인은 비트라인(2281)에 연결된다. 각 드레인 선택 디바이스(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 전하 저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(208N)의 드레인에 연결된다.
전하 저장 트랜지스터들(208)은 소스(230), 드레인(232), 전하 저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하 저장 트랜지스터들(208)은 워드라인(202)에 결합된 제어 게이트들(236)을 갖는다. 전하 저장 트랜지스터들(208)의 컬럼은 소정의 비트라인(228)에 결합된 NAND 스트링(206) 내의 트랜지스터들이다. 전하 저장 트랜지스터들(208)의 로우는 소정의 워드라인(202)에 공통적으로 결합된 트랜지스터들이다.
3차원 NAND 아키텍처의 수직으로 적층된 메모리 셀들은 그것들 밑에 홀 캐리어들을 생성하고, 그 후 전계를 이용하여, 메모리 셀들을 따라 상방으로 홀 캐리어들을 스위핑함으로써 블록 소거될 수 있다.
트랜지스터들의 게이팅 구조체들은 메모리 셀들의 블록 소거에 이용되는 홀들을 생성하는 게이트 유도 드레인 누설(gate-induced drain leakage, GIDL)을 제공하기 위해 이용될 수 있다. 트랜지스터들은 위에서 설명된 SGS 디바이스들일 수 있다. 메모리 셀들의 스트링과 연관된 채널 물질은 채널 물질 필라로서 구성될 수 있고, 이러한 필라의 영역은 SGS 디바이스와 게이트로 결합될 수 있다. 채널 물질 필라의 게이트로 결합된 부분은 SGS 디바이스의 게이트와 중첩되는 부분이다.
채널 물질 필라의 게이트로 결합된 부분의 적어도 일부는 고농도로 도핑되는 것이 바람직할 수 있다. 일부 적용예들에서, 게이트로 결합된 부분은 과도핑된 하부 영역 및 저도핑된 상부 영역 양자 - 양자의 영역들은 SGS 디바이스의 게이트와 중첩됨 - 를 포함하는 것이 바람직할 수 있다. 구체적으로, 저도핑된 영역과의 중첩은 SGS 디바이스에 비-누설 "오프" 특성을 제공하고, 과도핑된 영역과의 중첩은 SGS 디바이스에 누설 GIDL 특성들을 제공한다. 용어들 "과도핑된" 및 "저도핑된"은 관례적인 특정 의미보다는 서로 관련하여 이용된다. 이에 따라, "과도핑된" 영역은 인접한 "저도핑된" 영역보다 더 과도핑되고, 종래의 의미에서의 과도핑을 포함할 수도 포함하지 않을 수도 있다. 유사하게, "저도핑된" 영역은 인접한 "과도핑된" 영역보다 덜 과도핑되고, 종래의 의미에서의 저도핑을 포함할 수도 포함하지 않을 수도 있다. 일부 적용예들에서, 용어 "저도핑된"은 약 1018 atoms/cm3 이하의 도펀트를 갖는 반도체 물질을 지칭하고, 용어 “과도핑된”은 약 1019 atoms/cm3 이상의 도펀트를 갖는 반도체 물질을 지칭한다.
채널 물질은 초기에 저도핑된 레벨로 도핑될 수 있고, 그 후 과도핑된 영역이 기저의 도핑된 반도체 물질로부터 외확산에 의해 형성될 수 있다.
메모리 디바이스들(예를 들어, NAND 메모리 어셈블리들)을 형성하는 개선된 방법들을 개발하고, 개선된 메모리 디바이스들을 개발하는 것이 바람직하다.
도 1은 메모리 셀들을 갖는 메모리 어레이를 갖는 종래 기술의 메모리 디바이스의 블록도를 도시한다.
도 2는 3D NAND 메모리 디바이스 형태의 도 1의 종래 기술의 메모리 어레이의 개략도를 도시한다.
도 3은 X-X' 방향으로의 도 2의 종래 기술의 3D NAND 메모리 디바이스의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5는 예시적인 방법의 예시적인 공정 단계에서 예시적인 집적 어셈블리들의 영역들의 개략적인 측단면도들을 도시한다.
도 6은 도 5의 공정 단계 다음의 예시적인 공정 단계에서의 도 5의 영역들의 개략적인 측단면도이다.
도 7은 도 6의 공정 단계 다음의 예시적인 공정 단계에서의 도 5의 영역들의 개략적인 측단면도이다.
도 7a, 도 7b 및 도 7c는 도시된 구조체들 중의 하나의 예시적인 구성들을 도시하는 도 7의 구성의 일부의 개략적인 측단면도이다.
도 8은 도 7의 공정 단계 다음의 예시적인 공정 단계에서의 도 5의 영역들의 개략적인 측단면도이고, 예시적인 메모리 디바이스를 도시한다.
도 9 및 도 10은 예시적인 방법의 예시적인 순차적인 공정 단계들에서의 예시적인 집적 어셈블리의 영역의 개략적인 측단면도이다.
도 10a는 도 10의 어셈블리에 대해 대안적인 예시적인 집적 어셈블리의 영역의 개략적인 측단면도이다.
도 11 내지 도 16은 도 10의 공정 단계 다음의 예시적인 순차적인 공정 단계들에서의 도 9 및 도 10의 예시적인 집적 어셈블리의 영역의 개략적인 측단면도들이다.
도 16a는 도 16에 대해 대안적인 예시적인 공정 단계에서의 도 9 및 도 10의 예시적인 집적 어셈블리의 영역의 개략적인 측단면도이다.
도 17은 도 16의 공정 단계 다음의 예시적인 공정 단계에서의 도 9 및 도 10의 예시적인 집적 어셈블리의 영역의 개략적인 측단면도이다.
도 17a는 도 16에 대해 대안적인 예시적인 공정 단계에서의 도 9 및 도 10의 예시적인 집적 어셈블리의 영역의 개략적인 측단면도이다.
도 18 내지 도 20은 도 17의 공정 단계 다음의 예시적인 순차적인 공정 단계들에서의 도 9 및 도 10의 예시적인 집적 어셈블리의 영역의 개략적인 측단면도들이다. 예시적인 메모리 디바이스가 도 20에 도시된다.
도 21 내지 도 24는 예시적인 방법의 예시적인 순차적인 공정 단계들에서의 예시적인 집적 어셈블리의 영역의 개략적인 측단면도이다.
일부 실시예들은 적층된 전도성 레벨들을 포함하는 어셈블리가 제어 회로부를 포함하는 다른 어셈블리에 본딩되는 메모리 디바이스들(예를 들어, NAND 메모리 아키텍처들)을 형성하는 방법들을 포함한다. 적층된 전도성 레벨들은 절연성 레벨들을 개재함으로써 서로 이격된다. 채널 구조체들은 적층된 전도성 레벨들을 통해 연장되고, 채널 구조체들 중 적어도 일부는 비트라인들을 통해 제어 회로부와 전기적으로 결합될 수 있다. 메모리 셀들은 적층된 전도성 레벨들 중 적어도 일부를 따라 있다. 소스 구조체는 채널 구조체들 위에 형성되고, 채널 구조체들과 전기적으로 결합된다. 일부 실시예들은 메모리 디바이스들을 포함한다. 예시적인 실시예들은 도 5 내지 도 24를 참조하여 설명된다.
예시적인 방법의 개요는 도 5 내지 도 8을 참조하여 설명되고, 예시적인 방법의 보다 상세한 설명은 도 9 내지 도 24와 관련하여 제공된다. 도면들을 단순화하기 위해 전도성 물질들은 도 5 내지 도 8에서 망상선 음영으로 도시되지 않지만, 도 9 내지 도 24에서는 망상선 음영으로 도시된다.
도 5를 참조하면, 집적 어셈블리들(10 및 12)의 쌍이 도시되어 있다. 어셈블리들(10 및 12)은 각각 제1 및 제2 어셈블리들로 지칭될 수 있다.
제1 어셈블리(10)는 전기 연결부들(14)(이들 중 일부만 라벨링됨)을 포함하며, 연결부들 중 적어도 일부는 제어 회로부(제어부)와 전기적으로 결합된다. 제어 회로부는 예를 들어, CMOS(complementary metal-oxide-semiconductor) 디바이스들을 포함할 수 있다. 일부 실시예들에서, 제1 어셈블리(10)는 전기 연결부들(14)을 포함하는 것 외에 제어 회로부를 포함하는 것으로 고려될 수 있다.
전기 연결부들(14)은 예를 들어, 다양한 금속(예를 들어, 구리, 타이타늄, 텅스텐, 코발트, 니켈, 플래티넘, 루테늄 등), 금속을 함유하는 합성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시 예들에서, 전기 연결부들(14)은 구리를 포함하거나, 구리로 본질적으로 구성되거나, 또는 구리로 구성될 수 있다.
제2 어셈블리(12)는 교번하는 전도성 레벨들(제1 레벨들)(18), 및 절연성 레벨들(제2 레벨들)(20)의 적층체(16)를 포함한다.
전도성 레벨들(18)은 예를 들어, 다양한 금속(예를 들어, 타이타늄, 텅스텐, 코발트, 니켈, 플래티넘, 루테늄 등), 금속을 함유하는 합성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 전도성 레벨들은 타이타늄 질화물을 포함하는 라이너에 의해 적어도 부분적으로 둘러싸인 텅스텐 코어를 포함할 수 있다.
절연성 레벨들(20)은 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예들에서 실리콘 이산화물을 포함하거나, 실리콘 이산화물로 본질적으로 구성되거나, 또는 실리콘 이산화물로 구성될 수 있다.
도면을 단순화하기 위해 단지 네 개의 전도성 레벨들(18)이 도시되어 있지만, 네 개 초과의 도시된 전도성 레벨들이 있을 수 있다는 것을 이해해야 한다. 일부 실시예들에서, 전도성 레벨들(18) 중 적어도 일부는 메모리 어레이(예를 들어, NAND 메모리와 연관된 메모리 어레이)의 워드라인 레벨들/메모리 셀 레벨들에 대응할 수 있다. 이러한 실시예들에서, 예를 들어, 8 레벨, 16 레벨, 32 레벨, 64 레벨, 128 레벨 등을 포함하여, 임의의 적합한 수의 워드라인 레벨/메모리 셀 레벨이 존재할 수 있다.
어셈블리(12)는 메모리 어레이 영역(22), 및 메모리 어레이 영역에 인접한 상호연결 영역(계단 영역)(24)을 포함한다. 계단 영역은 도시된 바와 같이, 개별 전도성 레벨들(18)에 대한 상호연결을 확립하기 위해 이용될 수 있다.
어셈블리(12)는 채널 구조체들(26)(이들 중 일부만 라벨링됨)을 포함한다. 채널 구조체들은 적층체(16)를 통해 연장된다.
채널 구조체들은 임의의 적합한 구성들을 포함할 수 있으며, 예시적인 구성들이 도 11을 참조하여 아래에서 보다 상세히 설명되었다.
채널 구조체들 중 적어도 일부는 전도성 상호연결부들(28)(이 일부만 라벨링됨)과 전기적으로 결합된다. 상호연결부들(28)은 예를 들어, 상호연결부들(14)에 대해 상술된 물질들 중 하나 이상을 포함하여, 임의의 적합한 물질을 포함할 수 있다. 일부 실시예들에서, 상호연결부들(14 및 28)은 둘 다 구리를 포함하거나, 구리로 본질적으로 구성되거나, 또는 구리로 구성될 수 있다. 메모리 필라들(26)과 패드들(28) 사이의 연결들은 비트라인들(25)을 통해 라우팅될 수 있다(이는 필라들(26) 위의 직사각형들로 도식적으로 표현되는 것으로 고려될 수 있으며, 이러한 직사각형들은 패드들(28)과 필라들(26) 사이에 있음).
물질(30)이 적층체(16) 아래에 있고, 채널 구조체들(26)은 이러한 물질 내로 연장된다. 일부 실시예들에서, 물질(30)은 제1 물질로 지칭될 수 있다. 물질(30)은 일부 실시예들에서 반도체 웨이퍼(예를 들어, 단결정 실리콘 웨이퍼)에 의해 포함될 수 있다. 예를 들어, 일부 실시예들은 웨이퍼 투 웨이퍼(또는 웨이퍼 온 웨이퍼) 처리를 포함할 수 있고, 물질(30)은 웨이퍼들 중 하나의 일부에 대응할 수 있다. 본원에서의 실시예들 중 일부는 어셈블리들을 지칭한다. 용어 "어셈블리"는 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼)에 본딩된 구조체, 이와 연관된 집적 회로를 갖는 칩에 본딩된 구조체 등을 지칭할 수 있다는 것이 이해될 것이다. 일부 적용예들에서, 반도체 웨이퍼는 "기판", "베이스" 등으로 지칭될 수 있다.
도 6을 참조하면, 어셈블리(12)는 반전되고 어셈블리(10)에 본딩된다. 조합된 어셈블리(10 및 12)은 제3 어셈블리(32)를 형성한다. 제3 어셈블리(32)는 제어 회로부(제어부) 위에 적층체(16)를 갖는다. 상호연결부들(28)은 채널 구조체들(26) 중 적어도 일부를 제어 회로부와 결합시키기 위해 상호연결부들(14)과 본딩된다. 메모리 필라들(26)과 패드들(28) 사이의 연결들은 비트라인들을 통해 라우팅될 수 있다(필라들(26)과 패드들(28) 사이의 직사각형들(25)로 도식적으로 표현됨). 일부 실시예들에서, 채널 구조체들(26)은 비트라인들(또는 비트라인 구조체들, 비트라인 물질들, 비트라인 층들 등)을 통해 패드들(28)에 전기적으로 결합되는 것으로 고려될 수 있다. 모든 필라는 일반적으로 비트라인 그리고 그 후 제어 회로부에 연결되지만, 도면들을 단순화하기 위해 이러한 연결들 중 일부만이 본원에 제공된 개략도들에 도시된다.
물질(30)은 어셈블리들(10 및 12)이 서로 본딩된 후에 이러한 물질이 어셈블리(32)의 상부 표면 위로부터 제거되는 것을 나타내기 위해 점선 주연부로 도시된다. 도시된 실시예에서, 물질(30)의 전체가 제거된다. 다른 실시예에서, 물질(30)의 일부만이 제거될 수 있다. 물질(30)의 제거는 채널 구조체들(26)의 상부 영역들(29)을 노출시킨다.
도 7을 참조하면, 전도성 구조체(34)가 채널 구조체들(26)의 노출된 영역들(29) 위에 그리고 바로 맞닿아 형성된다. 전도성 구조체(34)는 전도성 물질(35)을 포함한다. 전도성 물질(35)은 반도체 물질을 포함할 수 있고; 일부 실시예들에서, 실리콘, 게르마늄, III/V 반도체 물질(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있으며; 용어 III/V 반도체 물질은 주기율표의 III족 및 V족으로부터(III족과 V족은 오래된 명명법이고, 이제 13족과 15족으로 지칭됨) 선택된 원소들을 포함하는 반도체 물질들을 지칭한다. 일부 실시예들에서, 구조체(34)의 반도체 물질(35)은 실리콘을 포함하거나, 실리콘으로 본질적으로 구성되거나, 또는 실리콘으로 구성될 수 있다. 도 7a 내지 도 7c는 구조체(34)의 예시적인 구성들을 도시하고, 이러한 구조체는 금속(예를 들어, 텅스텐(W)), 금속 함유 물질(예를 들어, WSix, 여기서 x는 0보다 큰 수), 및/또는 도핑된 반도체 물질(예를 들어, n+ 실리콘)을 포함할 수 있다는 것을 도시한다. 도 7c의 실시예는 3개의 조성물들(35a, 35b 및 35c)을 포함하는 구조체(34)의 물질(35)을 도시한다.
도 8을 참조하면, 금속 함유 물질(36)이 구조체(34) 위에 제공되고, 구조체(34)와 전기적으로 결합된다. 도시된 실시예에서, 절연성 물질(38)이 처음에 구조체(34) 위에 제공되고, 전도성 상호연결부들(40)이 구조체(34)의 전도성 물질(35)과 접촉하기 위해 절연성 물질(38)을 통해 연장하도록 제공된다. 후속해서, 금속 함유 물질(36)이 절연성 물질(38) 위에서 전도성 상호연결부들(40)과 접촉하여 형성된다.
금속 함유 물질(36)은 임의의 적합한 조성물(들)을 포함할 수 있다. 예를 들어, 금속 함유 물질(36)은 하나 이상의 타이타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등; 및/또는 금속 규화물, 금속 질화물, 금속 탄화물 등 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있다. 일부 실시예들에서, 금속 함유 물질(36)은 텅스텐 및 실리콘(예를 들어, WSix, 여기서 x는 0보다 큰 수)을 포함할 수 있다. 일부 실시예들에서, 금속 함유 물질(36)은 텅스텐 및 실리콘 중 하나 또는 둘 다를 포함할 수 있다. 일부 실시예들에서, 금속 함유 물질(36)은 AlCu를 포함하거나, AlCu로 본질적으로 구성되거나, 또는 AlCu로 구성될 수 있으며; 여기서 화학식은 특정 화학량론보다는 주요 성분들을 나타낸다. 일부 실시예들에서, 물질(36)을 포함하는 구조체는 소스 플레이트(34)에 관한 션트 라인으로서 구성된다. 물질(36)은 전도성 구조체(전역적 상호연결부, 션트 라인 등)(39)에 의해 포함되는 것으로 고려될 수 있다.
절연성 물질(38)은 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시예들에서 실리콘 이산화물을 포함하거나, 실리콘 이산화물로 본질적으로 구성되거나, 또는 실리콘 이산화물로 구성될 수 있다.
구조체들(34 및 39)은 도 1 내지 도 4를 참조하여 위에서 설명된 소스 구조체들(예를 들어, 소스 구조체들(216))과 유사한 소스 구조체(42)를 포함하는 것으로 함께 고려될 수 있다. 소스 구조체는 임의의 적합한 전기 소스(도시되지 않음)와 전기적으로 결합될 수 있다. 일부 실시예들에서, 소스 구조체는 소거 동작 동안 약 20 볼트(V)로 바이어싱될 수 있고, 판독/기록 동작들 동안 약 0 V 내지 약 2 V의 범위 내의 전압으로 유지될 수 있다. 일부 실시예들에서, 구조체(39)는 전역적 라우팅인 것으로 고려될 수 있고, 구조체(34)는 본딩 패드(와이어링, 와이어 본딩 패드 등)일 수 있다. 일부 실시예들에서, 구조체들(34)은 소스 구조체로 고려될 수 있고, 구조체는 소스 구조체와 결합된 전역적 라우팅으로 고려될 수 있다.
도 8의 구성은 메모리 디바이스(45)를 포함하는 것으로 고려될 수 있다. 메모리 디바이스는 전도성 레벨들(18)을 따라 있는 메모리 셀들(44)을 포함하며, 메모리 셀들(44) 중 일부만이 도시된다. 메모리 셀들(44)은 NAND 메모리에의 이용에 적합한 것으로서 도 1 내지 도 4를 참조하여 위에서 설명된 메모리 셀들과 유사할 수 있다. 전도성 레벨들의 영역들은 메모리 구조체들(44)의 제어 게이트들로 통합될 수 있고, 전도성 레벨들의 다른 영역들은 제어 게이트들을 다른 회로부(예를 들어, 워드라인 드라이버 회로부 및/또는 다른 적합한 제어 회로부)와 결합하는 워드라인들(라우팅 구조체들)이 될 수 있다.
적층체(16) 내의 최상부 전도성 레벨(18)은 소스측 선택 게이트 레벨일 수 있고, 도 1 내지 도 4를 참조하여 상술한 것들과 유사한 SGS 디바이스를 포함할 수 있다.
도 5 내지 도 8의 처리는 바람직하게는 채널 구조체들(26)의 제조 후에 소스 구조체(34)를 형성한다. 이에 반해, 종래의 방법들은 일반적으로 먼저 소스 구조체를 형성하고, 적층체(적층체(16)와 유사한)를 통해 소스 구조체로 개구들을 형성하고, 그 후 개구들 내에 채널 구조체들(구조체들(26)과 유사한)을 형성할 것이다. 지속적인 목표는 워드라인/제어 게이트 레벨의 수의 대응하는 증가를 가능하게 하기 위해 적층체(적층체(16)와 유사한) 내의 전도성 레벨의 수를 증가시키는 것이다. 적층체들이 점점 더 커질수록 적층체들을 통해 아래에 놓인 소스 구조체들 내로 개구들을 형성하는 것이 점점 더 문제가 되고 있다. 그러나, 도 5 내지 도 8의 처리는 소스 구조체가 채널 구조체들 위에 형성될 수 있게 하여, 종래의 방법들과 연관된 문제가 되는 처리를 제거한다.
본 발명의 다른 이점은 종래의 저부 펀치 에칭의 제거일 수 있다. 저부 펀치 에칭의 경우에, 채널-소스 콘택트는 다음의 방식으로 실현될 수 있다. 셀 막들(전하 차단 산화물 ~ 터널링 산화물)이 증착된 후, 터널링 산화물을 에칭 손상으로부터 보호하기 위해 희생 실리콘 라이너가 셀 막들의 측벽에 증착되고, 저부 부분에서 셀 막들을 제거하기 위해 이방성 펀치 에칭이 수행된다. 그 후, 소스 실리콘 표면에서 천연 산화물 제거를 위한 희석된 HF 처리 후에, 희생 실리콘 라이너는 유기 알칼리 에칭에 의해 제거되고, 후속해서 채널 실리콘이 증착된다. 펀치 에칭의 종횡비는 셀 막들 및 라이너 실리콘 내부에서 매우 높을 수 있고, 도 10a에 설명된 바와 같이 다중 데크 공정의 경우에 훨씬 더 악화될 것이다. 데크간 부분의 코너들에서, 라이너 실리콘은 펀치 에칭에 의해 쉽게 손상될 수 있으며, 이는 워드라인 누설을 초래할 수 있다. 본 발명은 필라의 저측면으로부터 소스 콘택트를 형성함으로써 이러한 문제들을 회피할 수 있다.
도 9 내지 도 24는 도 5 내지 도 8의 공정을 더 상세히 설명한다.
도 9를 참조하면, 어셈블리(12)는 제1 및 제2 레벨들(18 및 20)의 적층체(16)를 포함한다. 레벨들(18)은 제1 물질(19)을 포함하고, 레벨들(20)은 제2 물질(21)을 포함한다.
제1 물질(19)은 희생 물질일 수 있고; 일부 실시예들에서, 실리콘 질화물을 포함하거나, 실리콘 질화물로 본질적으로 구성되거나, 또는 실리콘 질화물로 구성될 수 있다. 도시된 물질(19)은 전도성이 아니고, 이에 따라 레벨들(18)은 도 9의 공정 단계에서 전도성 레벨들이 아니다.
제2 물질(21)은 절연성 물질일 수 있고; 일부 실시예들에서, 실리콘 이산화물을 포함하거나, 실리콘 이산화물로 본질적으로 구성되거나, 또는 실리콘 이산화물로 구성될 수 있다.
스택(16)은 물질(30)에 의해 지지된다. 물질(30)은 이를 제1 및 제2 물질들(19 및 21)과 구별하기 위해 제3 물질로 지칭될 수 있다. 대안적으로, 물질(30)은 제1 물질로 지칭될 수 있고, 물질들(19 및 21)은 각각 제2 및 제3 물질들로 지칭될 수 있다.
물질(30)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서 실리콘을 포함하거나, 실리콘으로 본질적으로 구성되거나, 또는 실리콘으로 구성될 수 있다
도 10을 참조하면, 개구(46)는 적층체(16)를 통해 그리고 물질(30) 내로 연장되도록 형성된다. 개구(46)는 적층체(16)의 물질들(19 및 21)을 따라 있는 측벽들(47)을 포함한다. 도 10의 도시된 실시예에서, 측벽들(47)은 실질적으로 직선 및 수직으로 연장되도록 형성된다(용어 "실질적으로 직선 및 수직으로"는 제조 및 측정의 적정한 공차 내에서 직선 및 수직인 것을 의미함). 다른 실시예들에서, 측벽들(47)은 다른 구성들을 가질 수 있다. 예를 들어, 적층체(16)는 다수의 펀치-스루 에지들로 제조되는 다수의 데크들을 포함할 수 있고, 측벽들(47)은 다수의 데크들의 적층을 반영하는 파형 토포그래피를 가질 수 있다. 도 10a는 측벽(47)이 파형 토포그래피를 갖는 예시적인 구성으로 도 10의 실시예와 유사한 실시예를 도시한다. 도 11 내지 도 20은 도 10의 구성에 기초할 것이지만, 개구(46)는 설명된 실시예들의 다양한 적용예들에서 임의의 적합한 구성(예를 들어, 도 10a와 유사한 구성을 포함함)을 가질 수 있다는 것이 이해될 것이다.
도 11을 참조하면, 유전체 배리어 물질(48), 전하 차단 물질(50), 전하 저장 물질(52), 터널링 물질(게이트-유전체 물질)(54) 및 채널 물질(56)이 개구들(46) 내에 형성된다. 물질들(48, 50, 52, 54 및 56)은 함께 메모리 셀 물질들로서 지칭될 수 있다. 채널 물질(56)은 채널 구조체(26)로서 구성되는 것으로 고려될 수 있다. 유전체 배리어 물질(48)은 채널 물질(56)을 포함하는 물질을 포함하는 필라의 일부일 수 있거나(도 11에 도시된 바와 같이), 또는 대신에 소위 게이트 교체 공정 동안 레벨(18)들을 따라 형성될 수 있다. 예를 들어, 레벨들(18)을 따라 있는 공극들은 알루미나(AlO, 여기서 화학식은 특정 화학량론보다는 주요 성분들을 나타냄)로 라이닝될 수 있고, 이어서 라이닝된 공극들을 전도성 물질로 충전한다(예를 들어, 타이타늄 질화물 및 텅스텐의 순차적인 증착).
유전체 배리어 물질(48)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등 중 하나 이상을 포함할 수 있다.
전하 차단 물질(50)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 실리콘 이산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등 중 하나 이상을 포함할 수 있다.
전하 저장 물질(52)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 전도성 나노도트들 등 중 하나 이상과 같은 전하 포획 물질을 포함할 수 있다.
터널링 물질(54)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 실리콘 이산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 물질(54)은 실리콘 이산화물 및 실리콘 질화물의 개별 층들을 포함하는 라미네이트를 포함한다.
채널 물질(56)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 실리콘, 게르마늄, III/V 반도체 물질(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 이들로 본질적으로 구성되거나, 또는 이들로 구성될 수 있으며; 용어 III/V 반도체 물질은 주기율표의 III족 및 V족으로부터(III족과 V족은 오래된 명명법이고, 이제 13족과 15족으로 지칭됨) 선택된 원소들을 포함하는 반도체 물질들을 지칭한다. 일부 예시적인 실시예들에서, 채널 물질(56)은 적절하게 도핑된 실리콘을 포함하거나, 적절하게 도핑된 실리콘으로 본질적으로 구성되거나, 또는 적절하게 도핑된 실리콘으로 구성될 수 있다. 채널 물질은 위에서 볼 때 환형 링으로서 구성될 수 있다.
도시된 실시예에서, 환형 링 형상의 채널 물질은 절연성 물질(58)(예를 들어, 이산화실리콘)을 둘러싼다. 채널 물질의 이러한 구성은 "중공" 채널 구성에 대응하는 것으로(또는 중공 채널 물질 필라로서) 고려될 수 있으며, 유전체 물질(58)은 채널 물질 구성의 중공 내에 제공된다. 다른 실시예들에서, 채널 물질은 고형 필라로서 구성될 수 있다.
메모리 셀 물질들(48, 50, 52, 54 및 56)은 적층체(16)를 통과하는 필라(59)로서 구성되는 것으로 고려될 수 있다. 이러한 필라는 도 11의 공정 단계에서 형성될 수 있는 복수의 실질적으로 동일한 필라들을 나타낼 수 있다. 채널 구조체(26)는 채널 물질 필라인 것으로 고려될 수 있으며, 채널 물질 필라는 메모리 셀 물질 필라(59)의 내측 영역이다.
채널 물질(56) 및 유전체 물질(58)은 개구들(46)의 상부에 관해 리세싱되고, 전도성 캡(60)이 리세싱된 물질들(56 및 58) 위에 형성된다. 캡(60)은 예를 들어, 다양한 금속(예를 들어, 타이타늄, 텅스텐, 코발트, 니켈, 플래티넘, 루테늄 등), 금속을 함유하는 합성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 예시적인 실시예들에서, 캡(60)은 금속 함유 물질을 포함할 수 있다. 예를 들어, 캡(60)은 예를 들어, 타이타늄 질화물, 타이타늄 규화물, 텅스텐 질화물 등 중 하나 이상과 같은 금속 질화물, 금속 규화물, 금속 탄화물 등 중 하나 이상을 포함할 수 있다. 캡(60)은 도 5를 참조하여 상술된 유형의 전도성 상호연결부(28)로서 구성되는 것으로 고려될 수 있다.
n+ 확산층(도시되지 않음)이 캡(60)과 채널 물질(56)의 실리콘 사이에 형성될 수 있다. 이는 예를 들어, 물질(58) 리세싱, n+ 도핑된 실리콘 증착, 평탄화, 층간 유전체(ILD) 증착 및 캡(60)의 얕은 금속 플러그 형성에 의해 행해질 수 있다. 대안적으로, 물질(58)은 리세싱될 수 있고, n+ 도펀트(인 또는 비소)가 실리콘(56) 내로 주입될 수 있으며, 그 후 캡(60)의 금속 물질이 증착되고 평탄화될 수 있다.
도 12를 참조하면, 희생 물질(19)(도 11)이 제거되고 전도성 물질(61)로 대체된다. 이러한 제거는 적층 구조체(16)에 형성된 슬릿들(도시되지 않음)을 이용할 수 있으며, 이러한 슬릿들은 블록들을 분리하고 레벨들(18)을 따라 공극들을 형성하도록 물질(19)의 제거를 위한 접근을 제공하며, 공극들 내의 대체 물질의 증착을 위한 접근을 제공한다. 위에서 논의된 바와 같이, 일부 실시예들에서, 유전체 배리어 물질(48)은 전도성 물질(61) 외에 레벨들(18)을 따라 제공될 수 있다.
전도성 물질(61)은 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예들에서, 타이타늄 질화물을 포함하는 라이너에 의해 적어도 부분적으로 둘러싸이는 텅스텐 함유 코어를 포함할 수 있다. 전도성 물질(61)이 제1 레벨들(18)을 전체적으로 채우는 것으로 도시되어 있지만, 다른 실시예들에서 제1 레벨들(18) 내에 제공된 물질의 적어도 일부는 절연성 물질(예를 들어, 유전체 배리어 물질)일 수 있다.
도 12의 제1 레벨들(18)은 도 5를 참조하여 상술한 것들과 유사한 전도성 레벨들에 대응하고, 제2 레벨들(20)은 도 5를 참조하여 상술된 것들과 유사한 절연성 레벨들에 대응한다. 이에 따라, 도 12의 적층체(16)는 도 5의 적층체과 유사한 적층체이고, 교번하는 절연성 레벨들(20) 및 전도성 레벨들(18)을 포함한다.
채널 구조체(26)는 도 5를 참조하여 상술한 메모리 어레이 영역과 유사한 메모리 어레이 영역(22) 내에 있는 것으로 고려될 수 있고, 이러한 메모리 어레이 영역 내의 다수의 실질적으로 동일한 채널 구조체들을 나타낼 수 있으며, 용어 "실질적으로 동일한"은 제조 및 측정의 적정한 공차 내에서 동일한 것을 의미한다. 이에 따라, 도 12의 어셈블리(12)는 도 5에 도시된 어셈블리(12)와 동일할 수 있다. 이러한 어셈블리(12)는 적층체(16)를 통해 그리고 적층체 아래의 물질(30) 내로 연장되는 채널 구조체(26)를 포함하는 것으로 고려될 수 있다.
메모리 셀들(44)(이들 중 일부만 라벨링됨)은 채널 구조체(26)를 따라 있고, 전도성 레벨들(18)과 연관된다. 채널 구조체(26)를 따라 있는 메모리 셀들(44)은 서로 위아래로 수직으로 적층되는 것으로 고려될 수 있다. 메모리 셀들(44) 각각은 유전체 배리어 물질(48), 전하 차단 물질(50), 전하 저장 물질(52), 게이트 유전체 물질(54) 및 채널 물질(56)의 영역들을 포함한다. 일부 실시예들에서, 메모리 셀들(44)은 NAND에의 이용에 적합할 수 있고, 수직으로 적층된 메모리 셀들(44)이 메모리 셀들의 스트링(즉, "NAND 스트링")에 대응하는 것으로 고려될 수 있다.
도 13을 참조하면, 어셈블리(12)는 도 6을 참조하여 상술한 구성과 유사한 구성을 형성하도록 반전된다. 반전된 구성은 구성(32)을 형성하기 위해 다른 어셈블리(10)에 본딩될 수 있다. 어셈블리(12)의 상호연결부(28)는 어셈블리(10)의 상호연결부(14)와 본딩된다.
도 13의 반전된 구성은 적층체(16) 위에 제1 물질(30)을 갖고, 적층체(16)의 최하부 전도성 레벨(18) 아래에 있고 상호연결부들(14 및 28)을 통해 제어 회로부(제어부)와 전기적으로 결합된 채널 구조체(26)의 제1 영역(62)을 갖는다. 도 13의 채널 구조체(26)는 메모리 어레이(22) 내의 다수의 채널 구조체들을 나타낼 수 있고(도 6에 도시된 바와 같이), 채널 구조체들 각각은 도 13에 도시된 제1 영역과 유사한 제1 영역(62)을 포함할 수 있다. 이러한 제1 영역들 중 적어도 일부는 제어 회로부와 결합될 수 있다(도 6에 개략적으로 도시된 바와 같이). 최하부 전도성 레벨(18)이 적층체의 저부인 것으로 고려되는 경우(즉, 최하부 절연성 레벨(20)이 적층체(16)의 일부인 것으로 고려되지 않는 경우), 채널 구조체(26)의 하부 영역(제1 영역)(62)은 적층체(16) 아래에 있는 것으로 고려될 수 있다.
물질(30)의 적어도 일부가 제거될 것이라는 것을 강조하기 위해 물질(30)은 도 13에 점선으로 도시되어 있다(도 6에 제공된 도면과 유사함).
도 14는 도 13과 동일한 구성을 도시하지만, 어셈블리(12)의 상부 부분만을 도시한다. 도 14의 도면은 후속 공정 단계들에서 적층체(16) 위에 형성된 물질들을 도시하기 위해 도면들에서 충분한 공간을 제공하기 위해 본 개시의 도 15 내지 도 20에 대해 이용될 것이다.
도 15를 참조하면, 물질(30)(도 14)이 제거된다. 도시된 실시예에서, 물질(30)의 전체가 제거된다. 다른 실시예들에서, 물질(30)의 일부만이 제거될 수 있다.
도 16을 참조하면, 물질들(48, 50, 52 및 54)의 상부 영역들이 채널 구조체(26)의 상부 영역(29)을 노출시키기 위해 제거된다. 노출된 상부 영역(29)의 적어도 일부는 적층체(16) 위에 있고(즉, 적층체(16) 위로 돌출됨), 도시된 실시예에서 노출된 상부 영역(29)의 전체가 적층체(16)의 최상부 전도성 레벨(18) 위에 있다. 이러한 노출된 영역(29)은 최상부 전도성 레벨(18)이 적층체의 최상부인 것으로 고려되는 경우(즉, 최상부 절연성 레벨(20)이 적층체(16)의 일부인 것으로 고려되지 않는 경우) 전체적으로 적층체(16) 위에 있는 것으로 고려될 수 있다.
상부 영역(29)은 이를 도 13을 참조하여 상술한 제1 영역(62)과 구별하기 위해 채널 구조체(26)의 제2 영역으로 지칭될 수 있다.
도 16의 채널 구조체(26)는 메모리 어레이(22)에 걸쳐 형성된 많은 채널 구조체들을 나타낼 수 있고, 이에 따라 노출된 상부 영역(29)은 메모리 어레이(22)에 걸쳐 연장되는 많은 노출된 상부 영역들(29)을 나타낼 수 있다.
도 17을 참조하면, 구조체(34)의 전도성 물질(35)이 채널 구조체(26)의 노출된 영역(29) 위에 형성된다. 물질(35)은 일부 실시예들에서 전도성으로 도핑된 반도체 물질을 포함할 수 있다.
절연성 물질(38)(도 8을 참조하여 위에서 설명됨)이 전도성으로 도핑된 반도체 물질(35) 위에 형성된다.
도 18을 참조하면, 도펀트(66)(점조각으로 표시됨)가 전도성으로 도핑된 반도체 물질(35)로부터 채널 물질(56) 내로 외확산되어 채널 구조체(26) 내에 도핑된 영역(68)을 형성한다.
일부 실시예들에서, 채널 물질(56)은 제1 반도체 물질을 포함할 수 있고, 전도성으로 도핑된 반도체 물질(35)은 제2 반도체 물질을 포함할 수 있다. 제1 및 제2 반도체 물질들은 서로 동일한 조성물일 수 있거나, 또는 서로 상이한 조성물들일 수 있다. 일부 실시예들에서, 제1 및 제2 반도체 물질들은 둘 다 실리콘을 포함하거나, 실리콘으로 본질적으로 구성되거나, 또는 실리콘으로 구성될 수 있다. 전도성으로 도핑된 제2 반도체 물질(35)로부터 제1 반도체 물질(56) 내로 외확산되는 도펀트는 n형 도펀트 또는 p형 도펀트일 수 있다. 일부 실시예들에서, 외확산된 도펀트는 인, 비소, 붕소 등 중 하나 이상일 수 있다. 일반적으로, n형 도펀트(인 및 비소)가 바람직하다.
도펀트의 외확산은 임의의 적합한 처리에 의해 실현될 수 있고, 일부 실시예들에서 열 처리(예를 들어, 적어도 약 300℃, 또는 적어도 약 400℃ 등의 온도를 이용하는 처리)을 포함할 수 있다. 열 처리는 일부 적용예들에서 급속 열 처리를 포함할 수 있다. 처리는 마이크로파 어닐링, 레이저 어닐링, 또는 임의의 다른 적합한 처리 조건들을 포함할 수 있다.
일부 실시예들에서, 전도성 레벨들(18)(도 18에서 레벨(18a)로서 도시됨)의 최상부는 소스측 선택 게이트 레벨(SGS 레벨)일 수 있고, 소스 선택 디바이스들(SGS 디바이스들)(70)을 포함할 수 있다. 도시된 실시예에서, 도펀트는 SGS 디바이스들에 대한 비-누설 오프 특성들과 누설 GIDL 특성들 사이의 요구되는 균형을 달성하기 위해 레벨(18a)에 걸쳐 부분적으로 연장된다. 일부 실시예들에서, 도펀트(66)는 적어도 최상부 전도성 레벨(18a)까지 하방으로 연장되는 것으로 고려될 수 있다. 도펀트는 이러한 전도성 레벨에 걸쳐 부분적으로 연장될 수 있거나, 또는 이러한 전도성 레벨에 걸쳐 전체적으로 연장될 수 있다. 전도성 레벨들(18) 중 하나만이 소스 선택 디바이스들로 통합되는 것으로 도시되어 있지만, 다른 실시예들에서 다수의 전도성 레벨들이 소스 선택 디바이스들로 통합될 수 있다. 전도성 레벨들은 긴 채널 소스 선택 디바이스들로 함께 통합되도록 서로 전기적으로 결합(집단화)될 수 있다. 다수의 전도성 레벨들이 소스 선택 디바이스들로 통합되는 경우, 외확산된 도펀트는 SGS 디바이스들로 통합되는 전도성 레벨들(18) 중 두 개 이상에 걸쳐 하방으로 연장될 수 있다.
도 16 내지 도 18의 실시예는 물질(35)이 전도성으로 도핑된 반도체 물질을 포함하는 것으로 가정한다. 일부 실시예들에서, 이러한 물질은 전도성으로 도핑된 반도체 물질 대신에 금속(및/또는 금속 함유 조성물들)을 포함할 수 있다. 이러한 실시예들에서, 도펀트는 도 16a에 도시된 바와 같이 반도체 물질(채널 물질)(56)의 상부 영역 내로 주입될 수 있다. 도펀트는 예를 들어, 인 또는 비소일 수 있고, 이러한 도펀트의 주입은 화살표(71)로 표시된다. 점조각은 채널 물질(56)의 상부 부분 내의 도펀트를 도식적으로 나타내기 위해 이용된다. 후속해서, 도 17a에 도시된 바와 같이, 금속 함유 물질(35)이 도핑된 물질(56) 위에 형성될 수 있다. 그 후, 도 18을 참조하여 상술한 열 처리가 도 18을 참조하여 상술한 바와 동일한 방식으로 도펀트를 분산시키기 위해 사용될 수 있다.
도 19를 참조하면, 전도성 상호연결부(40)가 절연성 물질(38)을 통해 연장되고, 물질(35)과 전기적으로 결합되도록 형성된다. 도시된 실시예에서, 상호연결부(40)는 물질(35) 내로 관통한다. 다른 실시예들에서, 상호연결부(40)는 이러한 물질 내로 관통하기보다는, 물질(35)의 상부 표면에서 정지할 수 있다.
상호연결부(40)는 전도성 물질(72)을 포함한다. 전도성 물질(72)은 예를 들어, 다양한 금속(예를 들어, 구리, 알루미늄, 타이타늄, 텅스텐, 코발트, 니켈, 플래티넘, 루테늄 등), 금속을 함유하는 합성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등) 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예들에서, 전도성 물질(72)은 금속 함유 물질일 수 있고; 예를 들어, 텅스텐, 탄탈륨, 타이타늄, 타이타늄 질화물, 탄탈륨 질화물, 타이타늄 규화물 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 물질(72)은 AlCu를 포함하거나, AlCu로 본질적으로 구성되거나, 또는 AlCu로 구성될 수 있으며; 여기서 식은 특정 화학량론보다는 주요 성분들을 나타낸다.
도 20을 참조하면, 전도성 구조체(39)가 절연성 물질(38) 위에 형성되고, 상호연결부(40)를 통해 물질(35)과 전기적으로 결합된다. 전도성 구조체(39)는 도 8을 참조하여 상술한 전도성 물질(36)을 포함한다. 도 20의 어셈블리(32)는 도 8을 참조하여 상술한 어셈블리와 동일할 수 있다. 전도성 물질들(36 및 35)은 소스 구조체(42)로 통합될 수 있고, 이러한 소스 구조체는 임의의 적합한 전압원과 전기적으로 결합될 수 있다.
소스 구조체는 채널 구조체들(26)의 상부 영역들(29)과 전기적으로 결합되고, 도시된 실시예에서 소스 구조체의 물질(35)은 채널 구조체(26)의 채널 물질(56)에 바로 맞닿아 있다.
도 20 및 도 8의 어셈블리(32)는 제어 회로부(제어부, 도 8에 도시됨)를 포함하는 메모리 디바이스(45), 및 제어 회로부 위의 교번하는 절연성 및 전도성 레벨들(20 및 18)의 적층체(16)를 포함한다. 채널 구조체들(26)은 적층체를 통해 연장되며, 채널 구조체들은 하부 영역들(62)(도 8 및 도 13) 및 상부 영역들(29)을 포함한다. 채널 구조체들(26)의 하부 영역들(62) 중 적어도 일부는 비트라인들을 통해 제어 회로부와 전기적으로 결합된다. 채널 구조체들(26)의 상부 영역들(29)은 적층체(16) 위로 돌출되고, 파형 상부 토포그래피(81)의 적어도 일부를 정의하는 것으로 고려될 수 있다. 전도성 소스 구조체(42)는 채널 구조체들(26)의 상부 영역들(29) 위에 있다. 전도성 소스 구조체(42)의 하부 표면(83)(구체적으로, 물질(35)의 하부 표면)은 파형 상부 토포그래피(81)에 등각이고, 채널 구조체들(26)의 상부 영역들(29)에 바로 맞닿아 있다.
일부 실시예들에서, 채널 구조체들(26)의 상부 영역들(29)은 전도성 소스 구조체(42) 내로 관통하는 것으로, 구체적으로 물질(35) 내로 관통하는 것으로 고려될 수 있다.
일부 실시예들에서, 전도성 물질(36)은 절연성 물질(38)의 상부 표면을 따라 실질적으로 수평으로 연장되는 것으로 고려될 수 있고, 상호연결부들(40)은 전도성 물질(36) 및 전도성 물질(35) 사이에서 실질적으로 수직으로 연장되는 것으로 고려될 수 있다.
본원에서 설명된 실시예들은 바람직하게는 소스 물질이 채널 구조체들 위에 형성되는 것을 가능하게 한다. 이는 교번하는 레벨들의 적층체들을 통해 그리고 소스 물질 내로 개구들을 펀칭하고, 그 후 적층체들을 통해 그리고 소스 물질 내로 연장되도록 채널 물질을 형성하는 종래의 방법들에 비해 처리를 간략화할 수 있다. 또한, 본원에서 설명된 실시예들은 종래의 처리에 의해 형성될 수 있는 것보다 더 높은 적층체들이 형성될 수 있게 할 수 있으며, 이는 적층된 메모리 셀들의 풋프린트를 감소시키고, 이에 의해 제어 회로부(예를 들어, 워드라인 드라이버들 등)에 대한 더 많은 공간을 허용할 수 있다. 또한, 적층체(16)에 이용되는 것과 별개의 어셈블리를 따른 제어 회로부의 초기 형성은 제어 회로부가 종래의 적용예들에서 직면할 수 있는 문제가 되는 열 응력에 노출되는 것을 회피할 수 있다.
본원에서 설명된 실시예들은 전도성 물질(35) 위에 소스 구조체(예를 들어, 42)의 금속 함유 물질(예를 들어, 물질(36))의 형성을 간략화할 수 있으며, 이는 소스 구조체가 개선된 전도성(예를 들어, 보다 낮은 저항)으로 형성될 수 있게 할 수 있다. 예를 들어, 소스 구조체의 금속 함유 물질(예를 들어, 물질(36))은 알루미늄 및 구리 중 하나 또는 둘 다를 포함할 수 있다.
도 8은 전역적 상호연결부(39)의 물질(36)과 결합된 콘택트들(100)을 도시한다. 이러한 콘택트들은 도 9 내지 도 20을 참조하여 상술된 후측면 펀치와 연관된 공정 단계들 중에 제조될 수 있다. 콘택트들(100)을 제조하기 위한 예시적인 방법이 도 21 내지 도 24를 참조하여 설명된다.
도 21을 참조하면, 개구(102)가 층들(18 및 20)을 통해 형성되고, 기판(예를 들어, 단결정 실리콘 웨이퍼)(30) 내로 연장된다. 도 21의 공정 단계는 도 10의 공정 단계와 동일할 수 있다.
도 22를 참조하면, 개구는 절연성 물질(104)(예를 들어, 실리콘 이산화물)로 라이닝되고, 그 후 전도성 물질(106)(예를 들어, 금속, 전도성으로 도핑된 실리콘, 금속 질화물, 금속 규화물 등 중 하나 이상)로 채워진다. 물질(104)은 도 22의 공정 단계에서 절연성 라이너로서 구성되는 것으로 고려될 수 있고, 전도성 물질(106)은 전도성 필라로서 구성되는 전도성 필라 물질인 것으로 고려될 수 있다. 도 22의 공정 단계는 도 11의 공정 단계와 동일할 수 있다.
도 23을 참조하면, 레벨들(18)의 물질(19)이 전도성 물질(61)로 대체되고, 어셈블리(12)가 반전되며, 기판(30)이 제거된다. 도 23의 공정 단계는 도 15의 공정 단계와 동일할 수 있다.
도 24를 참조하면, 절연성 물질(104)이 전도성 물질(106)의 영역을 노출시키기 위해 제거되고, 물질(36)이 전도성 물질(106) 위에서 이와 접촉하여 형성된다. 이에 따라, 상호연결부(100)가 형성된다. 도 24의 공정 단계는 도 20의 공정 단계와 동일할 수 있다.
위에서 논의된 집합체들 및 구조체들은 집적 회로들 내에 이용될 수 있고(용어 "집적 회로"는 반도체 기판에 의해 지지되는 전자 회로를 의미함); 전자 시스템들에 통합될 수 있다. 이러한 전자 시스템들은 예를 들어, 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 용도 특정 모듈들에 사용될 수 있고, 다층의 다중 칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들어, 카메라들, 무선 디바이스들, 디스플레이들, 칩셋들, 셋탑 박스들, 게임들, 조명, 차량들, 시계들, 텔레비전들, 휴대폰들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은 광범위한 시스템들 중 어느 하나일 수 있다.
달리 명시되지 않는 한, 여기에 설명된 다양한 재료들, 물질들, 조성들 등은 예를 들어, 원자층 성장(ALD), 화학 기상 성장(CVD), 물리 기상 성장(PVD) 등을 포함하여, 현재 알려져 있거나 아직 개발되지 않은 임의의 적합한 방법들로 형성될 수 있다.
용어들 "유전체(dielectric)" 및 "절연성(insulative)"은 절연 전기적 속성들을 갖는 물질들을 설명하기 위해 이용될 수 있다. 용어들은 본 개시에서 동의어로 고려된다. 일부 사례들에서 용어 "유전", 및 다른 사례들에서 용어 "절연성"(또는 "전기 절연성")의 이용은 뒤따르는 청구항들 내에서 선행 기준을 간단히 하기 위해 본 개시 내에서 언어 변이를 제공하는 것일 수 있고, 임의의 유의한 화학적 또는 전기적 차이들을 나타내기 위해 이용되지 않는다.
용어들 "전기적으로 연결된" 및 "전기적으로 결합된"은 양자 모두 본 개시에서 이용될 수 있다. 이 용어들은 동의어로 고려된다. 일부 사례에서 하나의 용어, 그리고 다른 사례들에서 다른 용어의 이용은 이어지는 청구범위 내에서 선행사를 간단히 하기 위해 본 발명 내에서 언어 어미 변화를 제공하는 것일 수 있다.
도면들에서 다양한 실시예들의 특정 배향은 단지 설명을 위함이고, 실시예들은 일부 적용 예들에서 도시된 배향들에 관해 회전될 수 있다. 본 명세서에서 제공된 설명, 및 뒤따르는 청구항들은 구조체들이 도면들의 특정 배향으로 있든, 또는 이러한 배향에 관해 회전되든지에 관계 없이, 다양한 피처들 사이에 설명된 관계들을 갖는 임의의 구조체들과 관련된다.
첨부 도면들의 단면도들은 단지 단면들의 평면들 내에 피처들을 도시하고, 도면들을 간략하게 하기 위해, 달리 나타내어지지 않는 한, 단면들의 평면들 뒤의 물질들은 도시하지 않는다.
위에서 구조체가 다른 구조체 "~ 상에(on)", "~에 인접한(adjacent)" 또는 "~에 맞닿아(against)" 있는 것으로서 지칭될 때, 이는 다른 구조체 상에 바로 있을 수 있거나 또한 사이에 오는 구조체들이 존재할 수도 있다. 이에 반해, 구조체가 또 다른 구조체 "~ 상에 바로", "~에 바로 인접한" 또는 "~에 바로 맞닿아" 있는 것으로서 지칭될 때에는, 어떠한 사이에 오는 구조체도 존재하지 않는 것이다. 용어 "~ 바로 아래", "~ 바로 위" 등은 직접적인 물리적 접촉을 나타내는 것이 아니라(달리 명시적으로 언급되지 않는 한), 직립 정렬을 나타낸다.
구조체들(예를 들어, 층들, 물질들 등)은 구조체들이 아래에 놓이는 베이스(예를 들어, 기판)로부터 대체로 상향으로 연장됨을 나타내기 위해 "수직으로 연장되는"으로서 지칭될 수 있다. 수직 연장 구조체들은 베이스의 상측면에 관해 실질적으로 직교하여 연장될 수도 있고, 그렇지 않을 수도 있다.
일부 실시예들은 메모리 디바이스를 형성하는 방법을 포함한다. 어셈블리가 제어 회로부 위에 교번하는 절연성 및 전도성 레벨들의 적층체를 포함하도록 형성된다. 어셈블리는 적층체를 통해 연장되는 채널 구조체를 포함한다. 채널 구조체들은 상부 및 하부 영역들을 갖는다. 채널 구조체들의 상부 영역들은 적층체 위로 돌출한다. 채널 구조체들의 하부 영역들 중 적어도 일부는 제어 회로부와 전기적으로 결합된다. 전도성 구조체는 채널 구조체들의 상부 영역들 위에 형성되고, 채널 구조체들과 전기적으로 결합된다.
일부 실시예들은 메모리 디바이스를 형성하는 방법을 포함한다. 어셈블리는 교번하는 절연성 및 전도성 레벨들의 적층체를 통해 그리고 적층체 아래의 제1 물질 내로 연장되는 채널 구조체들을 갖도록 형성된다. 어셈블리는 제1 물질이 적층체 위에 있고, 채널 구조체들의 제1 영역들이 적층체 아래에 있도록 반전된다. 제1 영역들 중 적어도 일부는 제어 회로부와 전기적으로 결합된다. 제1 물질의 적어도 일부가 제거되고, 채널 구조체들의 제2 영역들이 노출된다. 전도성으로 도핑된 반도체 물질이 채널 구조체들의 노출된 제2 영역들에 인접하여 형성된다. 도펀트가 전도성으로 도핑된 반도체 물질로부터 채널 구조체들 내로 도펀트를 외확산된다.
일부 실시예들은 제어 회로부 및 제어 회로부 위의 교번하는 절연성 및 전도성 레벨들의 적층체를 포함하는 메모리 디바이스를 포함한다. 채널 구조체들은 적층체를 통해 연장된다. 채널 구조체는 상부 영역들 및 하부 영역들을 갖는다. 채널 구조체들의 상부 영역들은 적층체 위로 돌출되고, 파형 상부 토포그래피의 적어도 일부를 정의한다. 채널 구조체들의 하부 영역들 중 적어도 일부는 제어 회로부와 전기적으로 결합된다. 전도성 소스 구조체는 채널 구조체들의 상부 영역들 위에 있다. 전도성 소스 구조체의 하부 표면은 파형 상부 토포그래피에 등각이고, 채널 구조체들의 상부 영역들에 바로 맞닿아 있다.
일부 실시예들은 제어 회로부 및 제어 회로부 위의 교번하는 절연성 및 전도성 레벨들의 적층체를 포함하는 메모리 디바이스를 포함한다. 채널 구조체들은 적층체를 통해 연장된다. 채널 구조체들은 제2 영역들로부터 수직으로 오프셋된 제1 영역들을 갖는다. 채널 구조체들의 제2 영역들은 적층체 위로 돌출한다. 채널 구조체들의 제1 영역들 중 적어도 일부는 제어 회로부와 전기적으로 결합된다. 전도성 소스 구조체는 채널 구조체들의 제2 영역들 위에 있다. 전도성 소스 구조체는 채널 구조체들의 제2 영역들에 인접한 전도성 물질을 포함한다. 채널 구조체들의 제2 영역들은 전도성 물질 내로 관통한다.
법규에 따라, 본원에서 개시된 사항은 구조적 및 방법론적 피처들에 관해 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에서 개시된 수단들이 예시적인 실시예들을 포함하기 때문에, 청구항들이 도시되고 설명된 구체적인 피처들로 제한되지 않는 것으로 이해되어야 한다. 따라서, 청구항들은 문언 그대로 전 범위를 보호받아야 하고, 균등론에 따라 적절하게 해석되어야 한다.

Claims (47)

  1. 메모리 디바이스를 형성하는 방법으로서,
    제어 회로부 위에 교번하는 절연성 및 전도성 레벨들의 적층체를 포함하는 어셈블리를 형성하는 단계 - 상기 어셈블리는 상기 적층체를 통해 연장되는 채널 구조체들을 포함하고, 상기 채널 구조체들은 상부 및 하부 영역들을 갖고, 상기 채널 구조체들의 상부 영역들은 상기 적층체 위로 돌출되며, 상기 채널 구조체들의 하부 영역들의 적어도 일부는 비트라인들 및 상기 제어 회로부와 전기적으로 결합됨 -; 및
    상기 채널 구조체들의 상부 영역들 위에서 상기 채널 구조체들과 전기적으로 결합된 전도성 구조체를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제어 회로부에 대한 전기적 결합은 상기 비트라인들을 통하는 것인, 방법.
  3. 제1항에 있어서, 상기 전도성 구조체는 금속을 포함하는 것인, 방법.
  4. 제1항에 있어서, 상기 전도성 구조체는 전도성으로 도핑된 반도체 물질을 포함하고; 상기 방법은 상기 전도성으로 도핑된 반도체 물질로부터 상기 채널 구조체들 내로 도펀트를 외확산시키는(out-diffusing) 단계를 더 포함하는, 방법.
  5. 제4항에 있어서, 상기 전도성으로 도핑된 반도체 물질로부터 상기 채널 구조체들 내로 도펀트를 외확산시키는 단계를 더 포함하는, 방법.
  6. 제4항에 있어서, 상기 적층체 내의 상기 전도성 레벨들 중 최상부는 소스측 선택 게이트 레벨이고; 상기 외확산된 도펀트는 상기 전도성 레벨들 중 적어도 상기 최상부까지 하방으로 연장되는 것인, 방법.
  7. 제4항에 있어서, 상기 반도체 물질은 실리콘을 포함하는 것인, 방법.
  8. 제4항에 있어서, 상기 채널 구조체들은 제1 반도체 물질을 포함하고, 상기 전도성 구조체의 상기 반도체 물질은 제2 반도체 물질인 것인, 방법.
  9. 제8항에 있어서, 상기 제1 반도체 물질과 및 상기 제2 반도체 물질은 서로 동일한 반도체 조성물을 포함하는 것인, 방법.
  10. 제8항에 있어서, 상기 제1 반도체 물질과 및 상기 제2 반도체 물질은 둘 다 실리콘을 포함하는 것인, 방법.
  11. 제8항에 있어서, 상기 제1 반도체 물질과 및 상기 제2 반도체 물질은 서로에 대해 상이한 반도체 조성물을 포함하는 것인, 방법.
  12. 제1항에 있어서, 상기 어셈블리는 상기 전도성 레벨들 중 적어도 일부를 따라 있는 메모리 셀들을 포함하는 것인, 방법.
  13. 제12항에 있어서, 상기 메모리 셀들은 전하 저장 물질을 포함하는 것인, 방법.
  14. 제1항에 있어서, 상기 전도성 레벨들을 통해 연장되고 상기 전도성 구조체와 결합되는 상호연결부를 형성하는 단계를 더 포함하며, 상기 상호연결부를 형성하는 단계는:
    제1 레벨 및 제2 레벨을 통해 실리콘 기판 내로 통과하도록 개구를 형성하는 단계;
    상기 개구 내에 절연성 라이너를 형성하는 단계;
    상기 개구 내에서 전도성 필라 물질을 형성하는 단계 - 상기 실리콘 기판, 상기 절연성 라이너 및 전도성 필라 물질은 함께 어셈블리를 구성함 -;
    상기 어셈블리를 반전시키는 단계;
    상기 전도성 필라 물질의 영역을 노출시키기 위해 상기 실리콘 기판을 제거하고 상기 절연성 라이너의 일부를 제거하는 단계; 및
    상기 전도성 필라 물질의 상기 노출된 영역과 직접 접촉하도록 상기 전도성 구조체를 형성하는 단계를 포함하는 것인, 방법.
  15. 메모리 디바이스를 형성하는 방법으로서,
    교번하는 절연성 및 전도성 레벨들의 적층체를 통해 그리고 상기 적층체 아래의 제1 물질 내로 연장되는 채널 구조체들을 포함하는 어셈블리를 형성하는 단계;
    상기 제1 물질이 상기 적층체 위에 있고, 상기 채널 구조체들의 제1 영역들이 상기 적층체 아래에 있도록 상기 어셈블리를 반전시키는 단계;
    상기 제1 영역들 중 적어도 일부를 상기 제어 회로부와 전기적으로 결합하는 단계; 및
    상기 적층체 위에 상기 채널 구조체드의 제2 영역들을 노출시키는 단계 - 상기 제2 영역들의 노출은 상기 제1 물질의 제거를 포함함 -; 및
    상기 채널 구조체들의 상기 노출된 제2 영역들에 인접하여 전도성으로 도핑된 반도체 물질을 형성하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 제1 물질은 단결정 실리콘 웨이퍼의 단결정 실리콘인 것인, 방법.
  17. 제15항에 있어서, 상기 제어 회로부에 대한 전기적 결합은 비트라인들을 통하는 것인, 방법.
  18. 제15항에 있어서, 제1 물질의 적어도 일부를 제거하는 단계는 상기 제1 물질 전부를 제거하는 것인, 방법.
  19. 제15항에 있어서, 상기 어셈블리는 상기 전도성 레벨들 중 적어도 일부를 따라 있는 메모리 셀들을 포함하는 것인, 방법.
  20. 제19항에 있어서, 상기 메모리 셀들은 전하 저장 물질을 포함하는 것인, 방법.
  21. 제20항에 있어서, 상기 전하 저장 물질은 전하 트래핑 물질인 것인, 방법.
  22. 제15항에 있어서, 상기 전도성으로 도핑된 반도체 물질 위에 전도성 구조체를 형성하는 단계를 더 포함하고, 상기 전도성 구조체의 적어도 일부는 상기 전도성으로 도핑된 반도체 물질과 전기적으로 결합되며; 상기 전도성 구조체 및 상기 전도성으로 도핑된 반도체 물질은 함께 소스 구조체가 되는 것인, 방법.
  23. 제22항에 있어서,
    상기 전도성으로 도핑된 반도체 물질 위에 절연성 물질을 형성하는 단계;
    상기 절연성 물질을 통해 상기 전도성으로 도핑된 반도체 물질로 연장하도록 전도성 상호연결부들을 형성하는 단계;
    상기 절연성 물질 위에 상기 전도성 구조체를 형성하는 단계를 더 포함하고;
    상기 전도성 구조체의 상기 전도적으로 도핑된 반도체 물질과의 전기적 결합은 상기 전도성 상호연결부들을 통해 연장되는 것인, 방법.
  24. 제22항에 있어서, 상기 전도성으로 도핑된 반도체 물질로부터 상기 채널 구조체들 내로 도펀트를 외확산시키는 단계를 더 포함하는, 방법.
  25. 제24항에 있어서, 상기 적층체 내의 상기 전도성 레벨들 중 최상부는 소스측 선택 게이트 레벨이고; 상기 외확산된 도펀트는 상기 전도성 레벨들 중 적어도 상기 최상부까지 하방으로 연장되는 것인, 방법.
  26. 제15항에 있어서, 상기 채널 구조체들은 제1 반도체 물질을 포함하고, 상기 전도성으로 도핑된 반도체 물질은 제2 반도체 물질인 것인, 방법.
  27. 제26항에 있어서, 상기 제1 반도체 물질은 실리콘을 포함하는 것인, 방법.
  28. 제26항에 있어서, 상기 제1 반도체 물질과 및 상기 제2 반도체 물질은 실리콘을 포함하는 것인, 방법.
  29. 메모리 디바이스로서,
    제어 회로부;
    상기 제어 회로부 위의 교번하는 절연성 및 전도성 레벨들의 적층체;
    상기 적층체를 통해 연장되는 채널 구조체들 - 상기 채널 구조체들은 상부 영역들 및 하부 영역들을 갖고, 상기 채널 구조체들의 상부 영역들은 상기 적층체 위로 돌출되고 파형 상부 토포그래피의 적어도 일부를 정의하며; 상기 채널 구조체들의 하부 영역들 중 적어도 일부는 상기 제어 회로부와 전기적으로 결합됨 -; 및
    상기 채널 구조체들의 상부 영역들 위의 전도성 소스 구조체 - 상기 전도성 소스 구조체의 하부 표면은 상기 파형 상부 토포그래피에 등각이고, 상기 채널 구조체들의 상부 영역들에 바로 맞닿아 있음 - 를 포함하는, 메모리 디바이스.
  30. 제29항에 있어서, 상기 전도성 레벨들 중 적어도 일부를 따라 있는 메모리 셀들을 포함하는, 메모리 디바이스.
  31. 제30항에 있어서, 상기 메모리 셀들은 전하 저장 물질을 포함하는 것인, 메모리 디바이스.
  32. 제31항에 있어서, 상기 전하 저장 물질은 전하 트래핑 물질을 포함하는 것인, 메모리 디바이스.
  33. 제32항에 있어서, 상기 전하 트래핑 물질은 실리콘 질화물을 포함하는 것인, 메모리 디바이스.
  34. 제29항에 있어서, 상기 전도성 소스 구조체는 전도성으로 도핑된 반도체 물질 위의 금속 함유 물질을 포함하는 것인, 메모리 디바이스.
  35. 제34항에 있어서, 상기 전도성으로 도핑된 반도체 물질은 실리콘을 포함하는 것인, 메모리 디바이스.
  36. 제34항에 있어서, 상기 금속 함유 물질은 절연성 영역에 의해 상기 전도성으로 도핑된 반도체 물질로부터 이격되고, 전도성 상호연결부들이 상기 금속 함유 물질을 상기 전도성으로 도핑된 반도체 물질과 전기적으로 결합시키기 위해 상기 절연성 영역을 통과하는 것인, 메모리 디바이스.
  37. 제29항에 있어서, 상기 제어 회로부는 CMOS 회로부를 포함하는 것인, 메모리 디바이스.
  38. 메모리 디바이스로서,
    제어 회로부;
    상기 제어 회로부 위의 교번하는 절연성 및 전도성 레벨들의 적층체;
    상기 적층체를 통해 연장되는 채널 구조체들 - 상기 채널 구조체들은 제2 영역들로부터 수직으로 오프셋된 제1 영역들을 갖고, 상기 채널 구조체들의 제2 영역들은 상기 적층체 위로 돌출되며, 상기 제1 영역들 중 적어도 일부는 상기 제어 회로부와 전기적으로 결합됨 -; 및
    상기 채널 구조체들의 상기 제2 영역들 위의 전도성 소스 구조 - 상기 전도성 소스 구조체는 상기 채널 구조체들의 제2 영역들에 인접한 전도성 물질을 포함하고, 상기 채널 구조체들의 제2 영역들은 상기 전도성 물질 내로 관통함 - 를 포함하는, 메모리 디바이스.
  39. 제38항에 있어서, 상기 전도성 물질은 전도성으로 도핑된 반도체 물질을 포함하는 것인, 메모리 디바이스.
  40. 제39항에 있어서, 상기 전도성으로 도핑된 반도체 물질은 전도성으로 도핑된 실리콘인 것인, 메모리 디바이스.
  41. 제39항에 있어서, 상기 전도성 소스 구조체는 상기 전도성으로 도핑된 반도체 물질을 따라 수평으로 연장되고, 상기 전도성으로 도핑된 반도체 물질과 전기적으로 결합되는 금속 함유 물질을 포함하는 것인, 메모리 디바이스.
  42. 제41항에 있어서, 상기 금속 함유 물질은 알루미늄 및 구리 중 하나 또는 둘 다를 포함하는 것인, 메모리 디바이스.
  43. 제41항에 있어서, 상기 금속 함유 물질과 상기 전도성으로 도핑된 반도체 물질 사이의 절연성 물질을 포함하고, 상기 절연성 물질을 통해 연장되는 전도성 상호연결부들을 포함하되; 상기 전도성 상호연결부들의 상부 표면들은 상기 금속 함유 물질에 바로 맞닿아 있고, 상기 전도성 상호연결부들의 하부 표면들은 상기 전도성으로 도핑된 반도체 물질에 바로 맞닿아 있는 것인, 메모리 디바이스.
  44. 제38항에 있어서, 상기 전도성 레벨들 중 적어도 일부를 따라 있는 메모리 셀들을 포함하는, 메모리 디바이스.
  45. 제44항에 있어서, 상기 메모리 셀들은 전하 저장 물질을 포함하는 것인, 메모리 디바이스.
  46. 제45항에 있어서, 상기 전하 저장 물질은 실리콘 질화물을 포함하는 것인, 메모리 디바이스.
  47. 제45항에 있어서, 상기 적층체 내의 상기 전도성 레벨들 중 최상부는 소스측 선택 게이트 레벨인 것인, 메모리 디바이스.
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