CN110943090A - 垂直型存储器装置 - Google Patents

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Abstract

提供了一种垂直型存储器装置，所述垂直型存储器装置包括：多个栅电极层，彼此分隔开并堆叠在基底上，并且在第一方向上以不同长度延伸且形成阶梯结构；第一层间绝缘层，覆盖所述多个栅电极层的阶梯结构；以及多个栅极接触插塞，贯穿第一层间绝缘层并且分别接触栅电极层。所述多个栅电极层包括与基底相邻设置的下栅电极层和设置在下栅电极层上的上栅电极层，使得下栅电极层位于基底与上栅电极层之间。所述多个栅极接触插塞包括连接到下栅电极层的下栅极接触插塞和连接到上栅电极层的上栅极接触插塞。上栅极接触插塞具有设置在比下栅极接触插塞的顶表面的高度高的高度处的最顶部部分。

Description

垂直型存储器装置
本申请要求于2018年9月21日在韩国知识产权局提交的第10-2018-0114033号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例实施例涉及一种垂直型存储器装置。
背景技术
电子产品在尺寸上不断缩小并被设计为处理大容量数据。因此，提高电子产品中使用的半导体存储器装置的集成度是有帮助的。为了提高半导体存储器装置的集成度，已经开发了一种垂直型存储器装置，其中，堆叠了具有垂直型晶体管结构而不是一般平面晶体管结构的存储器单元。
发明内容
根据本发明构思的示例实施例，一种垂直型存储器装置包括：多个栅电极层，彼此分隔开并堆叠在基底上，并且在第一方向上以不同长度延伸且形成阶梯结构；第一层间绝缘层，覆盖所述多个栅电极层的阶梯结构；以及多个栅极接触插塞，贯穿第一层间绝缘层并且分别接触栅电极层。所述多个栅电极层包括与基底相邻设置的下栅电极层和设置在下栅电极层上的上栅电极层，使得下栅电极层位于基底与上栅电极层之间。所述多个栅极接触插塞包括连接到下栅电极层的下栅极接触插塞和连接到上栅电极层的上栅极接触插塞。上栅极接触插塞具有最顶部部分，最顶部部分设置在比下栅极接触插塞的顶表面的高度高的高度处。
根据本发明构思的示例实施例，其可包括上述示例实施例的特征，一种垂直型存储器装置包括：存储器单元区，包括彼此分隔开并竖直堆叠在基底上的多个栅电极层和分别接触所述多个栅电极层的多个栅极接触插塞。所述多个栅极接触插塞包括接触所述多个栅电极层中的最下栅电极层的第一栅极接触插塞以及接触所述多个栅电极层中的最上栅电极层的第二栅极接触插塞，第一栅极接触插塞具有具备第一高度的顶表面，所述第一高度比第二栅极接触插塞的最顶部表面的第二高度低。第一栅极接触插塞由连续材料整体形成以从最下栅电极层延伸到最上栅电极层上方的高度，第二栅极接触插塞由连续材料整体形成以从最上栅电极层延伸到第二高度。
根据本发明构思的示例实施例，其可包括上述示例实施例的特征，一种垂直型存储器装置包括：下基底；电路装置，设置在下基底上；下层间绝缘层，覆盖电路装置；上基底，设置在下层间绝缘层上；第一栅电极层和第二栅电极层，彼此分隔开并堆叠在上基底上；上层间绝缘层，覆盖第一栅电极层和第二栅电极层；第一栅极接触插塞和第二栅极接触插塞，贯穿上层间绝缘层并且分别接触第一栅电极层和第二栅电极层；以及贯通插塞，贯穿第一栅电极层和第二栅电极层以及上基底，并且电连接到电路装置。第一栅极接触插塞和贯通插塞具有具备比第二栅极接触插塞的最顶部部分的高度低的高度的顶表面。
附图说明
通过下面结合附图进行的详细描述，本发明构思的以上及其他方面、特征和优点将被更加清楚地理解，其中：
图1是示出根据本发明构思的示例实施例的半导体装置的示意性框图；
图2是示出根据本发明构思的示例实施例的半导体装置的单元阵列的等效电路的图；
图3是示出根据本发明构思的示例实施例的半导体装置的示意性平面图；
图4是示出根据本发明构思的示例实施例的沿图3中的线I-I'截取的半导体装置的示意性剖视图；
图5是以放大的形式示出图4中的区域“A”的剖视图；
图6是示出图4中的沟道结构(CHS)的图；
图7是示出根据本发明构思的示例实施例的沿图3中的线II-II'截取的半导体装置的示意性剖视图；
图8是示出根据本发明构思的示例实施例的沿图3中的线III-III'截取的半导体装置的示意性剖视图；
图9是示出根据本发明构思的示例实施例的半导体装置的垫区域的剖视图；
图10是示出根据本发明构思的示例实施例的半导体装置的与图4对应的示意性剖视图；
图11是以放大的形式示出图10中的区域“A”的剖视图；
图12是示出根据本发明构思的示例实施例的半导体装置的与图7对应的示意性剖视图；
图13是示出根据本发明构思的示例实施例的半导体装置的示意性剖视图；
图14是示出根据本发明构思的示例实施例的半导体装置的示意性剖视图；
图15是以放大的形式示出图14中的区域“B”的剖视图；
图16至图20是示出根据本发明构思的示例实施例的制造半导体装置的方法的示意性剖视图。
具体实施方式
在下文中，将参照附图如下描述本发明构思的实施例。
图1是示出根据示例实施例的半导体装置的示意性框图。如这里所描述的，半导体装置可以指，例如，诸如半导体芯片(例如，形成在裸片上的存储芯片和/或逻辑芯片)、半导体芯片的堆叠件、包括一个或更多个堆叠在封装基底上的半导体芯片的半导体封装件或者包括多个封装件的层叠封装装置的装置。这些装置可以包括诸如易失性存储器装置或者非易失性存储器装置的存储器装置。
参照图1，半导体装置1可以包括存储器单元阵列2和外围电路3。外围电路3可以包括行解码器4、页缓冲器5、输入和输出缓冲器6、控制逻辑7以及电压发生器8。
存储器单元阵列2可以包括多个存储器块，每个存储器块可以包括多个存储器单元。多个存储器单元可以通过串选择线SSL、字线WL和地选择线GSL连接到行解码器4，并且可以通过位线BL连接到页缓冲器5。在示例实施例中，布置在同一行中的多个存储器单元可以连接到同一条字线WL，布置在同一列中的多个存储器单元可以连接到同一条位线BL。
行解码器4可以对输入地址ADDR进行解码，并且可以产生和传送字线WL的驱动信号。行解码器4可以响应于控制逻辑7的控制向被选择的字线WL和未选择的字线WL提供由电压发生器8产生的字线电压。
页缓冲器5可以通过位线BL连接到存储器单元阵列2，并且可以读出存储在存储器单元中的信息。根据操作模式，页缓冲器5可以临时存储将要存储在存储器单元中的数据或者可以感测存储在存储器单元中的数据。页缓冲器5可以包括列解码器和感测放大器。在读取操作期间，列解码器可以选择性地激活存储器单元阵列2的位线BL，感测放大器可以感测由列解码器选择的位线BL的电压并且读出被选择的存储器单元中存储的数据。
当程序操作时，输入和输出缓冲器6可以接收数据DATA并将数据DATA传送到页缓冲器5，并且在读取操作期间，输入和输出缓冲器6可以将从页缓冲器5传送的数据DATA输出到外部实体。输入和输出缓冲器6可以将输入地址或输入命令传送到控制逻辑7。
控制逻辑7可以控制行解码器4和页缓冲器5的操作。控制逻辑7可以接收从外部实体传送的控制信号和外部电压，并且可以响应于接收到的控制信号进行操作。控制逻辑7可以响应于控制信号来控制读取操作、写入操作和/或擦除操作。
电压发生器8可以使用外部电压来产生用于内部操作的电压(诸如编程电压、读取电压、擦除电压等)。由电压发生器8产生的电压可以通过行解码器4传送到存储器单元阵列2。
图2是示出根据示例实施例的半导体装置的单元阵列的等效电路的图。
参照图2，存储器单元阵列2可以包括彼此串联连接的存储器单元MC、串联连接到存储器单元MC的两端的地选择晶体管GST以及包括串选择晶体管SST1和SST2的多个存储器单元串S。多个存储器单元串S可以分别并联连接到位线BL0至BL2。多个存储器单元串S可以共同连接到共源线CSL。例如，多个存储器单元串S可以设置在多条位线BL0至BL2与单条共源线CSL之间。在示例实施例中，共源线CSL被配置为使得多条共源线GSL被二维布置。
彼此串联连接的存储器单元MC可以被用于选择存储器单元MC的字线WL0至WLn控制。每个存储器单元MC可以包括数据存储因子。设置在距共源线CSL相同距离处的存储器单元MC的栅电极可以共同连接到字线WL0至WLn中的一条，并且可以处于等电位状态。可选地，即使在存储器单元MC的栅电极设置在距共源线CSL相同距离处的情况下，也可以独立地控制设置在不同行或列中的栅电极。
地选择晶体管GST可以由地选择线GSL控制，并且可以连接到共源线CSL。串选择晶体管SST1和SST2可以由串选择线SSL1和SSL2控制，并且可以连接到位线BL0至BL2。图2示出了单个地选择晶体管GST以及两个串选择晶体管SST1和SST2连接到彼此串联连接的多个存储器单元MC中的每个的示例，但是其示例实施例不限于此。单个串选择晶体管SST可以连接到多个存储器单元MC中的每个，或者多个地选择晶体管GST可以连接到多个存储器单元MC。一条或更多条虚设线DWL或缓冲线可以设置在字线WL0至WLn中的最高字线WLn与串选择线SSL1和SSL2之间。在示例实施例中，一条或更多条虚设线DWL也可以设置在最低字线WL0与地选择线GSL之间。
当信号经由串选择线SSL1和SSL2施加到串选择晶体管SST1和SST2时，经由位线BL0至BL2施加的信号可以被传送到彼此串联连接的存储器单元MC，读出数据的操作和写入数据的操作可以相应地执行。另外，通过由基底施加擦除电压，可以执行对记录在存储器单元MC中的数据进行擦除的操作。在示例实施例中，存储器单元阵列2可以包括与位线BL0至BL2电隔离的至少一条虚设存储器单元串。
图3是示出根据示例实施例的半导体装置的示意性平面图。图4是沿图3中的线I-I'截取的剖视图。图5是以放大的形式示出图4中的区域“A”的剖视图。图6是示出图4中的沟道结构(CHS)的图。图7是沿图3中的线II-II'截取的剖视图。图8是沿图3中的线III-III'截取的剖视图。
参照图3至图6，半导体装置100可以包括下基底10和设置在下基底10上的上基底110。外围电路区PERI可以设置在下基底10上，存储器单元区CELL可以设置在上基底110上。
外围电路区PERI可以包括下基底10、设置在下基底10上的电路装置20、覆盖电路装置20的下层间绝缘层50以及下布线结构30。
下基底10可以具有在X方向和Y方向上延伸的顶表面。下基底10可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括硅、锗或硅锗。下基底10可以设置为体晶圆或外延层。下基底10可以包括包含杂质的阱区和器件隔离区。
电路装置20可以包括电路栅极介电层23、电路栅电极层25和源极/漏极区21。电路栅极介电层23可以包括例如氧化硅、具有高介电常数的绝缘材料或它们的组合物。具有高介电常数的绝缘材料可以具有比氧化硅的介电常数高的介电常数。电路栅电极层25可以包括诸如金属、多晶硅和金属硅化物的导电材料。源极/漏极区21可以掺杂有n型杂质或p型杂质。可以进一步包括设置在电路栅电极层25的两个侧壁上的分隔件，分隔件可以由例如氮化硅形成。
下层间绝缘层50可以覆盖下基底10和下基底10上的电路装置20，并且可以设置在下基底10与上基底110之间。下层间绝缘层50可以由绝缘材料形成。
下布线结构30可以包括从源极/漏极区21顺序地堆叠的第一下接触插塞31、第一下布线32、第二下接触插塞33、第二下布线34、第三下接触插塞35和第三下布线36。形成下布线结构30的布线的数量在示例实施例中可以变化。例如，下布线结构30可以包括诸如钨(W)、铜(Cu)、铝(Al)等的金属。
存储器单元区CELL可以包括：上基底110；栅电极层131，彼此间隔开并且竖直地堆叠在上基底110的顶表面上；模制绝缘层114，与栅电极层131交替地堆叠；沟道结构CHS和虚设结构DCS，设置为贯穿栅电极层131；第一至第七上层间绝缘层120、121、122、123、124、125和126，覆盖栅电极层131；第一栅极接触插塞171和第二栅极接触插塞175，连接到栅电极层131；第一接触柱174，连接到第一栅极接触插塞171；沟道接触柱176，连接到沟道结构CHS；以及贯通插塞172，连接到下布线结构30。交替堆叠的栅电极层131和模制绝缘层114可以形成栅极堆叠结构GS。如在此描述，接触插塞连续形成整体的柱状结构(例如，竖直延伸并由连续材料形成)。在此描述的接触插塞从内部导线(例如，字线或栅电极层131，或者布线)向上延伸。因此，接触插塞具有与内部导线接触的底端部。在此描述的穿透单元区CELL的绝缘层的接触插塞穿透至少两层层间绝缘层。从栅电极层131的垫区域P向上延伸的导电的接触插塞连续向上延伸超过最顶部的栅电极层131，并且可以进一步延伸超过最顶部的模制绝缘层114并超过上层间绝缘层121和122中的至少一层。从另一竖直结构(诸如沟道结构CHS、接触插塞或者可以与上布线一体形成的另一接触插塞)竖直向上延伸的组件在这里被称为接触柱。因此，接触柱具有不与内部字线、栅电极层或布线接触的底端部。另外，在单元区CELL内，在此描述的接触柱可以形成在第一上层间绝缘层120上方。
上基底110可以具有在X方向和Y方向上延伸的顶表面。上基底110可以具有比下基底10的尺寸小的尺寸。例如，上基底110可以包括诸如IV族半导体的半导体材料。例如，上基底110可以形成为多晶硅层，但是上基底110的实施例不限于此。上基底110和下基底10可以由相对彼此不同的材料形成，或者由不同的晶体结构形成。下基底10可以包括包含杂质的至少一个阱区。例如，下基底10的整个区域可以是单个p阱区。
栅电极层131可以彼此间隔开并竖直堆叠在上基底110上并且可以在例如X方向的至少一个方向上以不同长度延伸。最上栅电极层131可以具有最短的长度，最下栅电极层131可以具有最长的长度。在一些实施例中，栅电极层131设置得距上基底110越远，栅电极层131的长度越短。栅电极层131可以在连接区CTR中提供形成阶梯结构的垫区域P。栅电极层131可以分别是半导体装置100中的地选择晶体管的地选择线、存储器单元的字线和串选择晶体管的串选择线。例如，最下栅电极层131可以是地选择线，最上栅电极层131可以是串选择线。除了最上和最下栅电极层131之外，其余的栅电极层131可以是字线。栅电极层131的数量可以根据半导体装置100的数据存储容量而变化。例如，栅电极层131可以包括由金属材料(例如，钨(W))形成的导电层。在示例实施例中，栅电极层131可以包括由多晶硅或金属硅化物形成的导电层。在示例实施例中，栅电极层131还可以包括封装导电层的阻挡层。例如，阻挡层可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合物。
模制绝缘层114可以设置在栅电极层131之间。模制绝缘层114可以在垂直于上基底110的顶表面的Z方向上彼此间隔开，并且可以与栅电极层131类似地在X方向上以不同长度延伸。模制绝缘层114可以包括诸如氧化硅或氮化硅的绝缘材料。
沟道结构CHS可以在单元阵列区CAR中彼此间隔开并且在上基底110上形成列和行。在X-Y平面表面上，沟道结构CHS可以以网格图案布置或者在一个方向上以Z字形线布置。沟道结构CHS可以具有柱形的形状，并且可以具有倾斜的侧表面。沟道结构CHS可以具有朝向上基底110变窄的直径或宽度。虚设结构DCS可以布置成直线以在单元阵列区CAR中与串分隔绝缘层117叠置。虚设结构DCS也可以在连接区CTR中与栅极接触插塞171和175相邻设置。设置在连接区CTR中的虚设结构DCS可以贯穿至少一个栅电极层131。虚设结构DCS可以具有与沟道结构CHS的结构相同或类似的结构。虚设结构DCS在存储数据方面可以是无效的，或者可以存储被存储器控制器忽略的数据。例如，在一些实施例中，与连接到位线的沟道结构CHS相反，虚设结构DCS可以不连接到位线。或者，在一些实施例中，即使虚设结构DCS连接到位线，存储在虚设结构DCS中的任何数据也被存储器控制器忽略或不使用。可选地，虚设结构DCS可以称为虚设沟道结构，而非虚设的沟道结构CHS可以称为工作沟道结构。
将参照图6更详细地描述沟道结构CHS。沟道结构CHS中的每个可以包括外延层151、栅极介电层161、沟道区163、沟道绝缘层165以及沟道垫167。沟道区163可以被构造为封装内部设置的沟道绝缘层165。换言之，沟道绝缘层165可以填充沟道区163的内部空间。在示例实施例中，沟道区163可以具有诸如圆柱形或棱柱形的柱形形状。外延层151可以在沟道结构CHS的下部中设置在沟道区163与上基底110之间。外延层151可以至少部分地设置在上基底110的凹陷区域中。外延层151可以接触沟道区163的下端并且电连接到沟道区163。如在此使用的，术语“接触”指的是直接物理连接(例如，触摸)。外延层151的顶表面的高度可以高于最下栅电极层131的顶表面的高度，并且可以低于设置在最下栅电极层131的直接上方的栅电极层131的底表面的高度。在示例实施例中，可以省略外延层151，并且在这种情况下，沟道区163可以直接接触上基底110以电连接到上基底110。沟道垫167可以接触沟道区163的上端并且可以电连接到沟道区163。沟道绝缘层165可以包括例如氧化硅。外延层151和沟道区163可以包括诸如多晶硅或单晶硅的半导体材料。半导体材料可以是非掺杂材料，或者可以被掺杂有p型杂质或n型杂质。例如，沟道垫167可以包括掺杂的多晶硅。栅极介电层161可以设置在栅电极层131与沟道区163之间。栅极介电层161可以封装沟道区163。栅极介电层161可以包括从沟道区163顺序堆叠的隧道层161a、电荷存储层161b和阻挡层161c。隧道层161a可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合物。电荷存储层161b可以是电荷捕获层或者浮置导电层。电荷捕获层可以包括氮化硅。浮置导电层可以包括多晶硅。阻挡层161c可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或它们的组合物。
外延绝缘层155可以设置在外延层151与最下栅电极层131之间。外延绝缘层155可以具有围绕外延层151的环形形状。
第一上层间绝缘层120可以被设置为覆盖上基底110和位于上基底110上的栅电极层131。第一上层间绝缘层120的顶表面可以与最上模制绝缘层114的顶表面共面。第二至第七上层间绝缘层121、122、123、124、125和126可以堆叠在最上模制绝缘层114和第一上层间绝缘层120上。第一至第七上层间绝缘层120、121、122、123、124、125和126可以包括氧化硅或低k介电材料。
如在这里使用的诸如“相同”、“相等”、“平面的”或“共面的”的术语当指方位、布局、位置、形状、尺寸、量或其他度量时，不一定意指完全相同的方位、布局、位置、形状、尺寸、量或其他度量，而是意图包括在例如由于制造工艺而可能发生的可接受的变化之内的几乎相同的方位、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他声明另外指出，否则这里可以使用术语“基本”来强调这种意思。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面的”的项可以是完全相同、相等或平面的，或者可以在例如由于制造工艺而可能发生的可接受的变化之内相同、相等或是平面的。
半导体装置100中的存储器单元区CELL还可以包括贯通区145，贯通区145贯穿栅电极层131、模制绝缘层114和上基底110并在连接区CTR中延伸到下层间绝缘层50的上部。贯通区145的底表面的高度可以低于上基底110的底表面的高度，或者可以与上基底110的底表面的高度相同。贯通区145可以具有倾斜的侧壁(未示出)，并具有朝向下部变窄的宽度。例如，贯通区145的底表面的宽度可以比其顶表面的宽度窄，贯通区145的上部的宽度可以大于其下部的宽度。贯通区可以穿过栅电极层131和模制绝缘层114的堆叠体的一部分以在其侧壁表面上被栅电极层131和模制绝缘层114的侧表面围绕。贯通区145也可以被描述为包括竖直绝缘结构的贯通结构。
贯通区145可以包括绝缘材料，贯通插塞172可以穿透贯通区145并且可以连接到下布线结构30。贯通插塞172还可以设置在与连接区CTR相邻的核心区CCR中，并且可以穿透第一上层间绝缘层120并可以连接到下布线结构30。贯通插塞172可以通过下布线结构30电连接到电路装置20。贯通插塞172还可以穿透覆盖贯通区145的第二上层间绝缘层121和第三上层间绝缘层122。
栅极接触插塞171和175可以连接到栅电极层131提供的垫区域P。多个栅电极层131中的设置在上部中的一些栅电极层可以被称为上栅电极层131，上栅电极层131下面的栅电极层131可以被称为下栅电极层131。多个栅电极层131可以包括与上基底110相邻设置的下栅电极层131和设置在下栅电极层131上的上栅电极层131。第一栅极接触插塞171可以贯穿第一上层间绝缘层120、第二上层间绝缘层121和第三上层间绝缘层122，并且可以接触下栅电极层131的垫区域P。第二栅极接触插塞175可以贯穿第一至第四上层间绝缘层120、121、122和123，并且可以接触上栅电极层131。第一栅极接触插塞171可以被称为下接触插塞，第二栅极接触插塞175可以被称为上接触插塞。第二栅极接触插塞175的顶部或顶表面(例如，其与第一上布线178相遇的地方)可以具有比第一栅极接触插塞171的顶部的高度高的高度。第二栅极接触插塞175的顶部或顶表面的高度可以高于贯通插塞172的顶表面的高度。
第一接触柱174可以穿透第四上层间绝缘层123并可以接触第一栅极接触插塞171的上端和上表面。沟道接触柱176可以贯穿第二至第五上层间绝缘层121、122、123和124并可以接触沟道结构CHS的上部。沟道接触柱176可以接触沟道结构CHS的沟道垫167。沟道接触柱176的顶表面可以设置在比第一接触柱174的顶表面的高度高(例如，比第一接触柱174的与第一上布线178相遇的最顶部部分处高)的高度处。沟道接触柱176的顶表面可以设置在比第二栅极接触插塞175的顶表面的高度高(例如，比第二栅极接触插塞175的与第一上布线178相遇的最顶部部分处高)的高度处。沟道接触柱176的顶表面可以设置在与第一上布线178的顶表面相等的高度处。
第一上布线178可以包括设置在第一接触柱174和第二栅极接触插塞175上的，被描述为金属布线的导电材料。因此，第一金属布线可以分别设置在第一接触柱174上，第二金属布线可以分别设置在第二栅极接触插塞175上。第一上布线178可以贯穿第五层间绝缘层124，并且可以直接连接到第一接触柱174和第二栅极接触插塞175。通过双镶嵌工艺，第一上布线178中的一些可以分别与第一接触柱174集成(例如，形成连续的整体结构)。另外，通过双镶嵌工艺，其余的第一上布线178可以分别与第二栅极接触插塞175集成。在第一上布线178上，可以设置贯穿第六上层间绝缘层125并连接到第一上布线178的第二接触柱191。在第二接触柱191上，可以设置贯穿第七上层间绝缘层126的第二上布线197。第二上布线197中的至少一些可以连接到第二接触柱191。
参照图5，栅电极层131可以包括栅极阻挡层131a和栅极导电层131b。栅极阻挡层131a可以封装栅极导电层131b。栅极阻挡层131a可以由诸如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合物的导电金属氮化物形成。例如，栅极导电层131b可以由诸如钨的金属材料形成。第一栅极接触插塞171可以包括第一栅极接触阻挡层171a和第一栅极接触导电层171b，第一栅极接触导电层171b的底表面和侧表面可以由第一栅极接触阻挡层171a封装。例如，第一栅极接触阻挡层171a可以具有其中钛(Ti)和氮化钛(TiN)堆叠的结构。例如，第一栅极接触导电层171b可以由诸如钨的金属材料形成。第一上布线178可以设置在第二栅极接触插塞175上，第二栅极接触插塞175和第一上布线178可以通过双镶嵌工艺彼此集成。第二栅极接触插塞175可以包括第二栅极接触阻挡层175a和第二栅极接触导电层175b，第二栅极接触导电层175b的底表面和侧表面可以由第二栅极接触阻挡层175a封装。第一上布线178可以包括第一上布线阻挡层178a和第一上布线导电层178b，第一上布线导电层178b的底表面的一部分和侧表面可以由第一上布线阻挡层178a封装。第二栅极接触导电层175b和第一上布线导电层178b可以通过单个沉积工艺彼此集成。第二栅极接触阻挡层175a和第一上布线阻挡层178a可以通过单个沉积工艺彼此集成。
第一上布线178可以设置在第一接触柱174上，第一接触柱174和第一上布线178可以通过双镶嵌工艺彼此集成。第一接触柱174可以包括第一接触柱阻挡层174a和第一接触柱导电层174b，第一接触柱导电层174b的底表面和侧表面可以由第一接触柱阻挡层174a封装。第一上布线178可以包括第一上布线阻挡层178a和第一上布线导电层178b，第一上布线导电层178b的底表面的一部分和侧表面可以由第一上布线阻挡层178a封装。第一接触柱导电层174b和第一上布线导电层178b可以通过单个沉积工艺彼此集成。第一接触柱阻挡层174a和第一上布线阻挡层178a可以通过单个沉积工艺彼此集成。
第一栅极接触插塞171和第二栅极接触插塞175可以插入到栅电极层131的垫区域P中。
半导体装置100还可以包括分隔区SR，分隔区SR将存储器单元区CELL中的栅电极层131划分为在Y方向上彼此间隔开并且在X方向上延伸的多个区域。分隔区SR可以包括导电层180和绝缘层182，导电层180可以是共源线。导电层180可以通过绝缘层182与栅电极层131电绝缘。分隔区SR可以连接到设置在上基底110的上部中的杂质区108。在存储器单元区CELL中，可以设置串分隔绝缘层117，串分隔绝缘层117将设置在分隔区SR之间的最上栅电极层131划分为彼此间隔开并沿X方向延伸的两个区域。串分隔绝缘层117可以包括诸如氧化硅的绝缘材料。辅助分隔区SR'可以设置在分隔区SR之间。辅助分隔区SR'可以在X方向上与串分隔绝缘层117间隔开，并且可以以直线设置。辅助分隔区SR'可以在X方向上以比分隔区SR的长度短的长度延伸。辅助分隔区SR'可以具有与分隔区SR的结构相同的结构，并且可以连接到上基底110。
图9是示出根据示例实施例的半导体装置的垫区域的剖视图。
参照图9，栅电极层131的垫区域P可以具有比栅电极层131的其他区域的厚度厚的厚度。垫区域P可以防止在对栅极接触孔进行蚀刻的工艺中栅极接触孔贯穿垫区域P的冲孔缺陷。
图10是示出根据示例实施例的半导体装置的与图4对应的示意性剖视图。图11是以放大的形式示出图10中的区域“A”的剖视图。在图3至图8的半导体装置中，第一上布线178和第一接触柱174可以彼此集成，第一上布线178和第二栅接触插塞175可以通过镶嵌工艺彼此集成。与图3至图8中的半导体装置不同，在图10和图11中的半导体装置中，可以通过单镶嵌工艺形成第一接触柱174'、第二栅极接触插塞175'和沟道接触柱176'，然后可以通过单镶嵌工艺形成第一上布线178'。图10和图11中的半导体装置可以与图3至图8中的半导体装置类似，因此将不重复累赘的描述。
参照图10，沟道接触柱176'的顶表面可以设置在与第一接触柱174'的顶表面的高度相等的高度处。沟道接触柱176'的顶表面可以设置在与第二栅极接触插塞175'的顶表面的高度相同的高度处。
参照图11，第二栅极接触插塞175'可以包括第二栅极接触阻挡层175a'和第二栅极接触导电层175b'，第二栅极接触导电层175b'的底表面和侧表面可以由第二栅极接触阻挡层175a'封装。第一上布线178'可以包括第一上布线阻挡层178a'和第一上布线导电层178b'，第一上布线导电层178b'的底表面和侧表面可以由第一上布线阻挡层178a'封装。第二栅极接触导电层175b'可以接触第一上布线阻挡层178a'。第一接触柱174'可以包括第一接触柱阻挡层174a'和第一接触柱导电层174b'，第一接触柱导电层174b'的底表面和侧表面可以由第一接触柱阻挡层174a'封装。第一接触柱导电层174b'可以接触第一上布线阻挡层178a'。
图12是示出根据示例实施例的半导体装置的与图7对应的示意性剖视图。
在图12中的半导体装置中，与图3至图8中的半导体装置不同，虚设结构DCS'的结构可以与沟道结构CHS的结构不同。上基底110可以包括绝缘层105，虚设结构DCS'可以设置在绝缘层105上。沟道结构CHS可以电连接到上基底110，虚设结构DCS'可以与基底110电绝缘。因此，虚设结构DCS'可以是电浮置的。与沟道结构CHS不同，虚设结构DCS'可以不包括外延层151。
图13是示出根据示例实施例的半导体装置的示意性剖视图。
参照图13，半导体装置可以包括顺序堆叠在上基底110上的第一栅极堆叠结构GS1和第二栅极堆叠结构GS2。第一栅极堆叠结构GS1和第二栅堆叠结构GS2可以包括交替设置的模制绝缘层114和栅电极层131。沟道结构CHS'可以贯穿第一栅极堆叠结构GS1和第二栅极堆叠结构GS2，并且可以接触上基底110。沟道结构CHS'可以具有在第一栅极堆叠结构GS1与第二栅极堆叠结构GS2之间的边界处突然改变的宽度。沟道结构CHS'可以包括具有朝向上基底110减小的宽度的区域，所述区域的宽度随后突然增大。沟道结构CHS'的宽度可以朝向上基底110减小并在第一栅极堆叠结构GS1与第二栅堆叠结构GS2之间的边界处突然增大，并且可以再次减小。
图14是示出根据示例实施例的半导体装置的示意性剖视图。图15是以放大的形式示出图14中的区域“B”的剖视图。图14和图15中的半导体装置可以与图13中的半导体装置类似，但是第一栅极接触插塞171'中的一些的形状可以不同。
第一栅极接触插塞171'中的与第一栅极堆叠结构GS1中的栅电极层131接触的一些第一栅极接触插塞171'可以包括具有朝向上基底110减小的宽度的区域，所述区域的宽度随后突然增大。第一栅极接触插塞171'中的与第一栅极堆叠结构GS1中的栅电极层131接触的一些第一栅极接触插塞171'可以具有朝向上基底110减小的宽度，所述宽度在第一栅极堆叠结构GS1与第二栅极堆叠结构GS2之间的边界处突然增大，并且再次减小。
参照图15，第一栅极接触插塞171'可以包括第一栅极接触阻挡层171a'和第一栅极接触导电层171b'，第一栅极接触导电层171b'的底表面和侧表面可以由第一栅极接触阻挡层171a'封装。第一栅极接触导电层171b'可以包括下栅极接触导电层171l和上栅极接触导电层171h。下栅极接触导电层171l和上栅极接触导电层171h之间的边界可以与第一栅极堆叠结构GS1和第二栅极堆叠结构GS2之间的边界相同。上栅极接触导电层171h可以具有朝向上基底110减小的宽度，下栅极接触导电层171l可以具有同样朝向上基底110减小的宽度。上栅极接触导电层171h的下部的宽度可以小于下栅极接触导电层171l的上部的宽度。
图16至图20是示出根据示例实施例的制造半导体装置的方法的示意性剖视图。在图16至图20中，示出了对应于图4的区域。
参照图16，可以在下基底10上设置电路装置20和下布线结构30。
可以在下基底10上形成电路栅极介电层23和电路栅电极层25。在此之后，可以在电路栅电极层25的两侧部分上形成源极/漏极区21。
可以在下基底10上形成下布线结构30和下层间绝缘层50。下布线结构30可以包括第一下接触插塞31、第一下布线32、第二下接触插塞33、第二下布线34、第三下接触插塞35和第三下布线36。可以由多个绝缘层形成下层间绝缘层50。
可以在下层间绝缘层50上形成上基底110。例如，可以由多晶硅形成上基底110。上基底110可包括例如p型杂质。上基底110可以具有比下基底10的尺寸小的尺寸。
可以在上基底110上交替堆叠模制绝缘层114和牺牲层116，可以通过重复执行光刻工艺和蚀刻工艺来部分地去除牺牲层116和模制绝缘层114以使牺牲层116和模制绝缘层114在X方向上以不同长度延伸。因此，牺牲层116和模制绝缘层114可以形成阶梯结构。
可以通过后续工艺用栅电极层131代替牺牲层116。可以由相对于由模制绝缘层114形成的材料具有蚀刻选择性的材料形成牺牲层116。例如，模制绝缘层114可以由氧化硅和氮化硅中的至少一种材料形成，牺牲层116可以由硅、氧化硅、碳化硅和氮化硅中的材料形成，牺牲层116的材料可以与模制绝缘层114的所选材料不同。模制绝缘层114中的一些可以具有与其他模制绝缘层114的厚度不同的厚度。
在此之后，可以形成覆盖牺牲层116和模制绝缘层114以及上基底110的堆叠结构的第一上层间绝缘层120。可以通过平坦化工艺使第一上层间绝缘层120的顶表面与最上模制绝缘层114的顶表面共面。
参照图17，可以形成贯穿牺牲层116和模制绝缘层114以及上基底110的堆叠结构的贯通区145。
可以通过各向异性蚀刻工艺形成贯穿牺牲层116和模制绝缘层114的堆叠结构并暴露下层间绝缘层50的开口OP，并且可以通过用绝缘材料填充开口OP来形成贯通区145。贯通区145的顶表面可以与第一上层间绝缘层120的顶表面共面。
可以形成贯穿牺牲层116和模制绝缘层114的堆叠结构并暴露上基底110的沟道孔CHH。沟道孔CHH可以具有具备高纵横比的孔形状，并且可以通过各向异性蚀刻工艺来形成。由于堆叠结构的高度，沟道孔CHH的侧壁可以不垂直于上基底110的顶表面。
可以通过在沟道孔CHH中形成外延层151、栅极介电层161、沟道区163、沟道绝缘层165和沟道垫167来形成沟道结构CHS。可以使用选择性外延生长(SEG)工艺来形成外延层151。可以由单层或多层来形成外延层151。外延层151可以包括其中掺杂或不掺杂杂质的多晶硅、单晶硅、多晶锗或单晶锗。栅极介电层161可以通过ALD工艺或CVD工艺具有相等厚度。可以在沟道孔CHH中的栅极介电层161上形成沟道区163，沟道区163的下部可以贯穿栅极介电层161并且可以连接到外延层151。沟道绝缘层165可以填充沟道区163的内部空间，并且可以由绝缘材料形成。根据示例实施例，沟道区163的内部空间可以填充有导电材料而不是沟道绝缘层165。例如，沟道垫167可以由诸如掺杂的多晶硅的导电材料形成。
参照图18，可以形成将模制绝缘层114和牺牲层116的堆叠结构划分为多个区域的开口，并且可以通过湿法蚀刻工艺仅去除通过开口暴露的牺牲层116。去除了牺牲层116的空间可以用导电材料填充以形成栅电极层131。在用导电材料填充其中去除了牺牲层116的空间之前，可以进行氧化工艺以在外延层151的侧壁上形成外延绝缘层155。
在形成开口之前，可以形成覆盖模制绝缘层114、沟道结构CHS、贯通区145和第一上层间绝缘层120的第二上层间绝缘层121。
尽管未示出，但是可以通过将杂质注入到通过开口暴露的上基底110中来形成共源极区108，并且可以在该开口中形成绝缘层182和导电层180(见图8)。
可以形成覆盖第二上层间绝缘层121的第三上层间绝缘层122，并且可以形成与多个栅电极层131之中的设置在上部中的栅电极层131以外的栅电极层131连接的第一栅接触插塞171。多个栅电极层131之中的设置在上部中的栅电极层131可以被称为上栅电极层131，其他栅电极层131可以被称为下栅电极层131。
可以通过各向异性蚀刻工艺形成贯穿第一至第三上层间绝缘层120、121和122并暴露下栅电极层131的第一栅极接触孔。可以通过在第一栅极接触孔中形成阻挡层并用导电层填充第一栅极接触孔来形成第一栅极接触插塞171。可以形成穿过贯通区145、第二上层间绝缘层121和第三上层间绝缘层122或穿透第一至第三上层间绝缘层120、121和122并连接到下布线结构30的贯通插塞172。贯通插塞172可以包括导电层以及覆盖导电层的底表面和侧表面的阻挡层。
当蚀刻使多个栅电极层131的垫区域P暴露的具有不同深度的栅极接触孔时，可能发生其中一些栅极接触孔贯穿垫区域的冲孔缺陷。多个栅电极层131的层数越多，就会越难以通过简单地提高用于形成栅极接触孔的各向异性蚀刻工艺的蚀刻选择性来防止冲孔缺陷。
在示例实施例中，通过形成使除了多个栅电极层131之中的设置在上部中的栅电极层131之外的栅电极层131的垫区域P暴露的接触孔，可以防止接触孔贯穿栅电极层131的冲孔缺陷。
参照图19，可以在第三上层间绝缘层122上形成第四上层间绝缘层123以及第五上层间绝缘层124。可以通过各向异性蚀刻工艺来形成第一接触孔H1、第二接触孔H2、第三接触孔H3。第一接触孔H1可以贯穿第四上层间绝缘层123和第五上层间绝缘层124并且暴露第一栅极接触插塞171和贯通插塞172。第二接触孔H2可以贯穿第一上层间绝缘层至第五上层间绝缘层120、121、122、123和124并且暴露上栅电极层131。第二接触孔H2可以是第二栅极接触孔。第三接触孔H3可以贯穿第二上层间绝缘层至第五上层间绝缘层121、122、123和124并且暴露沟道结构CHS。可以通过额外的各向异性蚀刻工艺来形成布线沟槽T。可以通过对第五上层间绝缘层124进行蚀刻而在第五上层间绝缘层124与第一接触孔H1和第二接触孔H2之间的叠置的位置中形成布线沟槽T。可以将布线沟槽T连接到设置在布线沟槽T下方的第一接触孔H1和第二接触孔H2。
参照图20，可以通过在布线沟槽T、第一接触孔H1、第二接触孔H2和第三接触孔H3中形成阻挡层，并且通过双镶嵌工艺用导电层填充布线沟槽T、第一接触孔H1、第二接触孔H2和第三接触孔H3，来形成第一接触柱174、第二栅极接触插塞175、沟道接触柱176和第一上布线178。
第一上布线178可以分别设置在第一接触柱174和第二栅极接触插塞175上。第一上布线178中的一些第一上布线178可以分别与第一接触柱174集成。其他第一上布线178可以分别与第二栅极接触插塞175集成。尽管未示出，但是布线可以在Y方向上延伸并且可以连接到其他布线或导线。
应该注意的是，虽然在这里可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语所限制。除非上下文另外指出，否则，例如，作为命名习惯，这些术语仅用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，下面在说明书的一部分中讨论的第一元件、组件、区域、层或部分可以在说明书的另一部分中或在权利要求中命名为第二元件、组件、区域、层或部分。另外，在某些情况下，即使说明书中未使用“第一”、“第二”等来描述术语，其仍然可以在权利要求中被称作“第一”或“第二”，以将不同的要求保护的元件彼此区分开。
根据前述示例实施例，通过用形成在存储器单元区中的栅极接触插塞上的接触柱替换连接到栅电极层的一些栅极接触插塞，可以提供一种解决了冲孔缺陷的垂直型存储器装置。
虽然以上已经示出并描述了示例实施例，但对于本领域技术人员将明显的是，在不脱离本发明的由所附的权利要求限定的范围的情况下，可以做出修改和变型。

Claims (20)

1.一种垂直型存储器装置，所述垂直型存储器装置包括：
多个栅电极层，彼此分隔开并堆叠在基底上，并且在第一方向上以不同长度延伸且形成阶梯结构；
第一层间绝缘层，覆盖所述多个栅电极层的所述阶梯结构；以及
多个栅极接触插塞，贯穿所述第一层间绝缘层并且分别接触所述多个栅电极层，
其中，所述多个栅电极层包括与所述基底相邻设置的下栅电极层和设置在所述下栅电极层上的上栅电极层，使得所述下栅电极层位于所述基底与所述上栅电极层之间；
其中，所述多个栅极接触插塞包括连接到所述下栅电极层的下栅极接触插塞和连接到所述上栅电极层的上栅极接触插塞，并且
其中，所述上栅极接触插塞具有设置在比所述下栅极接触插塞的顶表面的高度高的高度处的最顶部部分。
2.根据权利要求1所述的垂直型存储器装置，其中：
所述下栅极接触插塞均由连续的材料整体地形成以从相应的下栅电极层延伸到所述第一层间绝缘层的顶表面上方的高度；并且
所述上栅极接触插塞均由连续的材料整体地形成以从相应的上栅电极层延伸到所述第一层间绝缘层的顶表面上方的高度。
3.根据权利要求2所述的垂直型存储器装置，所述垂直型存储器装置还包括：
多个接触柱，分别设置在所述下栅极接触插塞上，
其中，所述上栅极接触插塞的所述最顶部部分设置在与所述多个接触柱的最顶部部分的高度相同的高度处。
4.根据权利要求3所述的垂直型存储器装置，所述垂直型存储器装置还包括：
第一金属布线，分别设置在所述上栅极接触插塞上并且直接连接到所述上栅极接触插塞；以及
第二金属布线，分别设置在所述多个接触柱上并且直接连接到所述多个接触柱。
5.根据权利要求4所述的垂直型存储器装置，其中：所述第一金属布线分别与所述上栅极接触插塞集成。
6.根据权利要求2所述的垂直型存储器装置，其中：形成所述阶梯结构的所述多个栅电极层具有端部，所述端部包括垫区域，所述垫区域的厚度大于所述多个栅电极层的其它区域的厚度，所述多个栅极接触插塞接触所述垫区域。
7.根据权利要求2所述的垂直型存储器装置，所述垂直型存储器装置还包括：
下布线结构，设置在所述基底下方；以及
贯通插塞，贯穿所述多个栅电极层并且接触所述下布线结构，
其中，所述上栅极接触插塞的所述最顶部部分设置在比所述贯通插塞的顶表面的高度高的高度处。
8.根据权利要求2所述的垂直型存储器装置，所述垂直型存储器装置还包括：
多个沟道结构，贯穿所述多个栅电极层；以及
多个虚设结构，贯穿所述多个栅电极层中的至少一个，并且与所述多个栅极接触插塞相邻设置。
9.根据权利要求8所述的垂直型存储器装置，其中：所述多个虚设结构具有与所述多个沟道结构的结构相同的结构，并且电连接到所述基底。
10.根据权利要求8所述的垂直型存储器装置，其中：所述多个沟道结构具有与所述多个虚设结构的结构不同的结构，所述多个沟道结构电连接到所述基底，所述多个虚设结构与所述基底绝缘。
11.一种垂直型存储器装置，所述垂直型存储器装置包括：
存储器单元区，包括彼此分隔开并竖直堆叠在基底上的多个栅电极层和分别接触所述多个栅电极层的多个栅极接触插塞，
其中，所述多个栅极接触插塞包括接触所述多个栅电极层中的最下栅电极层的第一栅极接触插塞和接触所述多个栅电极层中的最上栅电极层的第二栅极接触插塞，所述第一栅极接触插塞的顶表面所具有的第一高度低于所述第二栅极接触插塞的最顶部部分的第二高度，
其中，所述第一栅极接触插塞由连续材料整体地形成以从所述最下栅电极层延伸到所述最上栅电极层上方的高度；并且
所述第二栅极接触插塞由连续材料整体地形成以从所述最上栅电极层延伸到所述第二高度。
12.根据权利要求11所述的垂直型存储器装置，所述垂直型存储器装置还包括：
外围电路区，包括设置在位于所述基底下方的下基底上的电路装置和下布线结构，其中，所述存储器单元区设置在所述外围电路区上。
13.根据权利要求11所述的垂直型存储器装置，其中：所述多个栅电极层在第一方向上以不同长度延伸并且形成阶梯结构，
所述垂直型存储器装置还包括：
第一层间绝缘层，覆盖所述多个栅电极层的所述阶梯结构，
其中，所述第一栅极接触插塞贯穿所述第一层间绝缘层以接触所述最下栅电极层，并且
所述第二栅极接触插塞贯穿所述第一层间绝缘层以接触所述最上栅电极层。
14.根据权利要求11所述的垂直型存储器装置，所述垂直型存储器装置还包括：
贯通区，贯穿所述基底和所述多个栅电极层；以及
贯通插塞，贯穿所述贯通区并且连接到设置在位于所述基底下方的下基底上的下布线结构，
其中，所述贯通插塞的顶表面所具有的高度低于所述第二高度。
15.根据权利要求11所述的垂直型存储器装置，其中：所述存储器单元区还包括：
接触柱，设置在所述第一栅极接触插塞上，并且
所述第二栅极接触插塞的所述最顶部部分设置在与所述接触柱的顶表面的高度相同的高度处。
16.根据权利要求11所述的垂直型存储器装置，其中：所述多个栅电极层包括垫区域和其他区域，所述垫区域的厚度大于所述其他区域的厚度，并且对于包括所述最下栅电极层和所述最上栅电极层的每个栅电极层，相应的栅极接触插塞接触相应的垫区域。
17.根据权利要求11所述的垂直型存储器装置，所述垂直型存储器装置还包括：
多个工作沟道结构，贯穿所述多个栅电极层；以及
多个虚设沟道结构，贯穿所述多个栅电极层中的至少一个。
18.根据权利要求17所述的垂直型存储器装置，其中：所述多个工作沟道结构具有与所述多个虚设沟道结构不同的结构，所述多个工作沟道结构电连接到所述基底，所述多个虚设沟道结构与所述基底绝缘。
19.根据权利要求17所述的垂直型存储器装置，其中：所述第一栅极接触插塞包括宽度朝向所述基底减小的区域，所述区域的宽度随后增大。
20.一种垂直型存储器装置，所述垂直型存储器装置包括：
下基底；
电路装置，设置在所述下基底上；
下层间绝缘层，覆盖所述电路装置；
上基底，设置在所述下层间绝缘层上；
第一栅电极层和第二栅电极层，彼此分隔开并堆叠在所述上基底上；
上层间绝缘层，覆盖所述第一栅电极层和所述第二栅电极层；
第一栅极接触插塞和第二栅极接触插塞，贯穿所述上层间绝缘层并且分别接触所述第一栅电极层和所述第二栅电极层；以及
贯通插塞，贯穿所述第一栅电极层和所述第二栅电极层以及所述上基底并且电连接到所述电路装置，
其中，所述第一栅极接触插塞的顶表面和所述贯通插塞的顶表面所具有的高度低于所述第二栅极接触插塞的最顶部部分的高度。
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