KR20200034880A - 수직형 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 수직형 메모리 장치는, 기판 상에 서로 이격되어 적층되고, 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단 구조를 제공하는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들의 상기 계단 구조를 덮는 층간 절연층, 및 상기 층간 절연층을 관통하여 상기 게이트 전극층들에 각각 접촉하는 복수의 게이트 콘택 플러그들을 포함하되, 상기 복수의 게이트 전극층들은 상기 기판에 인접하게 배치된 하부 게이트 전극층들 및 상기 하부 게이트 전극층들 상에 배치된 상부 게이트 전극층들을 포함하고, 상기 복수의 게이트 콘택 플러그들은 상기 하부 게이트 전극층들에 연결되는 하부 게이트 콘택 플러그들 및 상기 상부 게이트 전극층들에 연결되는 상부 게이트 콘택 플러그들을 포함하고, 상기 상부 게이트 콘택 플러그들의 상면들은 상기 하부 게이트 콘택 플러그들의 상면들보다 높게 위치할 수 있다.

Description

수직형 메모리 장치 {VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 장치의 집적도를 증가시킬 필요가 있다. 반도체 메모리 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 메모리 셀 영역에서 게이트 콘택 플러그들이 게이트 전극층들의 패드 영역을 관통하는 펀칭(punching) 불량이 개선된 수직형 메모리 장치 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 서로 이격되어 적층되고, 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단 구조를 제공하는 복수의 게이트 전극층들, 상기 복수의 게이트 전극층들의 상기 계단 구조를 덮는 층간 절연층, 및 상기 층간 절연층을 관통하여 상기 게이트 전극층들에 각각 접촉하는 복수의 게이트 콘택 플러그들을 포함하되, 상기 복수의 게이트 전극층들은 상기 기판에 인접하게 배치된 하부 게이트 전극층들 및 상기 하부 게이트 전극층들 상에 배치된 상부 게이트 전극층들을 포함하고, 상기 복수의 게이트 콘택 플러그들은 상기 하부 게이트 전극층들에 연결되는 하부 게이트 콘택 플러그들 및 상기 상부 게이트 전극층들에 연결되는 상부 게이트 콘택 플러그들을 포함하고, 상기 상부 게이트 콘택 플러그들의 상면들은 상기 하부 게이트 콘택 플러그들의 상면들보다 높게 위치할 수 있다.
예시적인 실시예에 따른 수직형 메모리 장치는, 하부 기판 상에 형성된 회로 소자들 및 하부 배선 구조체들을 포함하는 주변 회로 영역, 및 상기 주변 회로 영역 상에 배치되며, 상부 기판 상에 수직하게 서로 이격되어 적층되는 복수의 게이트 전극층들 및 상기 복수의 게이트 전극층들에 각각 접촉하는 복수의 게이트 콘택 플러그들을 포함하는 메모리 셀 영역 을 포함하되, 상기 복수의 게이트 콘택 플러그들은 상기 복수의 게이트 전극층들 중 최하부에 위치한 게이트 전극층에 접촉하는 제1 게이트 콘택 플러그와 상기 복수의 게이트 전극층들 중 최상부에 위치한 게이트 전극층에 접촉하는 제2 게이트 콘택 플러그를 포함하고, 제1 게이트 콘택 플러그의 상면은 제2 게이트 콘택 플러그의 상면보다 낮을 수 있다.
예시적인 실시예에 따른 수직형 메모리 장치는, 하부 기판, 상기 하부 기판 상에 제공되는 회로 소자들, 상기 회로 소자들을 덮는 하부 층간 절연층, 상기 하부 층간 절연층 상에 배치되는 상부 기판, 상기 상부 기판 상에 이격되어 적층되는 제1 게이트 전극층 및 제2 게이트 전극층, 상기 제1 게이트 전극층 및 제2 게이트 전극층을 덮는 상부 층간 절연층, 상기 상부 층간 절연층을 관통하여 상기 제1 게이트 전극층 및 제2 게이트 전극층에 각각 접촉하는 제1 게이트 콘택 플러그 및 제2 게이트 콘택 플러그, 및 상기 제1 및 제2 게이트 전극층들 및 상기 상부 기판을 관통하여 상기 회로 소자들에 전기적으로 연결되는 관통 플러그를 포함하되, 상기 제1 게이트 콘택 플러그의 상면의 높이 및 상기 관통 플러그의 상면의 높이는 상기 제2 게이트 콘택 플러그의 상면의 높이보다 낮을 수 있다.
메모리 셀 영역에서 게이트 전극층들에 연결되는 게이트 콘택 플러그들의 일부를 게이트 콘택 플러그들 상에 형성되는 콘택 스터드들로 대체함으로써, 펀칭 불량이 개선된 수직형 메모리 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 4은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 3의 I-I'선을 따라 절단된 단면도이다.
도 5는 도 4의 'A'영역을 확대하여 나타낸 단면도이다.
도 6은 도 4의 채널 구조체(CHS)를 설명하기 위한 도면이다.
도 7은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 3의 II-II'선을 따라 절단된 단면도이다.
도 8은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 3의 III-III'선을 따라 절단된 단면도이다.
도 9는 예시적인 실시예에 따른 반도체 장치의 패드 영역을 나타내는 단면도이다.
도 10은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 4에 대응되는 단면도이다.
도 11은 도 10의 'A'영역을 확대하여 나타낸 단면도이다.
도 12는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 7에 대응되는 단면도이다.
도 13은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 14는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 15는 도 14의 'B'영역을 확대하여 나타낸 단면도이다.
도 16 내지 도 20은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(1)는 메모리 셀 어레이(2) 및 주변 회로(3)를 포함할 수 있다. 주변 회로(3)는 로우 디코더(4), 페이지 버퍼(5), 입출력 버퍼(6), 제어 로직(7), 및 전압 발생기(8)를 포함할 수 있다.
메모리 셀 어레이(2)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(4)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(5)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(4)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(4)는 제어 로직(7)의 제어에 응답하여 전압 발생기(8)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(5)는 비트 라인들(BL)을 통해 메모리 셀 어레이(2)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(5)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(5)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(2)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(6)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(5)에 전달하고, 읽기 동작 시 페이지 버퍼(5)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(6)는 입력되는 어드레스 또는 명령어를 제어 로직(7)에 전달할 수 있다.
제어 로직(7)은 로우 디코더(4) 및 페이지 버퍼(5)의 동작을 제어할 수 있다. 제어 로직(7)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(7)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(8)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(8)에 의해서 생성되는 전압은 로우 디코더(4)를 통해서 메모리 셀 어레이(2)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(2)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(2)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도이다. 도 4는 도 3의 I-I'선을 따라 절단된 단면도이다. 도 5는 도 4의 'A'영역을 확대하여 나타낸 단면도이다. 도 6은 도 4의 채널 구조체(CHS)를 설명하기 위한 도면이다. 도 7은 도 3의 II-II'선을 따라 절단된 단면도이다. 도 8은 도 3의 III-III'선을 따라 절단된 단면도이다.
도 3 내지 도 6을 참조하면, 반도체 장치(100)는 하부 기판(10) 및 하부 기판(10) 상에 배치되는 상부 기판들(110)을 포함할 수 있다. 하부 기판(10) 상에는 주변 회로 영역(PERI)이 형성되고, 상부 기판들(110) 상에는 메모리 셀 영역들(CELL)이 형성될 수 있다.
주변 회로 영역(PERI)은 하부 기판(10), 하부 기판(10) 상에 배치되는 회로 소자들(20), 회로 소자들(20)을 덮는 하부 층간 절연층(50), 및 하부 배선 구조체(30)을 포함할 수 있다.
하부 기판(10)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 하부 기판(10)은 반도체 물질, 예를 들어 IV족 반도체, III-족 화합물 반도체 또는 II-족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 하부 기판(10)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 하부 기판(10)은 불순물을 포함하는 웰 영역들 및 소자 분리 영역들을 포함할 수 있다.
회로 소자들(20)은 회로 게이트 유전층(23), 회로 게이트 전극층(25) 및 소스/드레인 영역(21)을 포함할 수 있다. 회로 게이트 유전층(23)은 실리콘 산화물, 고유전율 절연물 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 절연물은 실리콘 산화물보다 높은 유전율을 가지는 절연물일 수 있다. 회로 게이트 전극층(25)은 금속, 다결정 실리콘, 금속 실리사이드와 같은 도전성 물질을 포함할 수 있다. 소스/드레인 영역(21)은 n형 또는 p형 불순물로 도핑될 수 있다. 회로 게이트 전극층(25)의 양 측벽에 배치되는 스페이서를 더 포함할 수 있으며, 예를 들어, 상기 스페이서는 실리콘 질화물로 이루어질 수 있다.
하부 층간 절연층(50)은 하부 기판(10) 및 하부 기판(10) 상의 회로 소자들(20)을 덮고, 하부 기판(10)과 상부 기판(110)의 사이에 배치될 수 있다. 하부 층간 절연층(50)은 절연성 물질로 이루어질 수 있다.
하부 배선 구조체(30)은 하부 기판(10)의 소스/드레인 영역(21)으로부터 순차적으로 적층되는 제1 하부 콘택 플러그(31), 제1 하부 배선 라인(32), 제2 하부 콘택 플러그(33), 제2 하부 배선 라인(34), 제3 하부 콘택 플러그(35), 및 제3 하부 배선 라인(36)을 포함할 수 있다. 하부 배선 구조체(30)을 이루는 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 하부 배선 구조체(30)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
메모리 셀 영역(CELL)은 상부 기판(110), 상부 기판(111)의 상면에 수직하게 서로 이격되어 적층되는 게이트 전극층들(131), 게이트 전극층들(131)과 교대로 적층되는 몰드 절연층들(114), 게이트 전극층들(131)을 관통하도록 배치되는 채널 구조체들(CHS) 및 더미 구조체들(DCS), 게이트 전극층들(131)을 덮는 제1 내지 제7 상부 층간 절연층들(120, 121, 122, 123, 124, 125, 126), 게이트 전극층들(131)에 연결되는 제1 및 제2 게이트 콘택 플러그들(171, 175), 제1 게이트 콘택 플러그들(171)에 연결되는 제1 콘택 스터드들(174), 채널 구조체들(CHS)에 연결되는 채널 콘택 스터드들(176), 및 하부 배선 구조체(30)에 연결되는 관통 플러그들(172)을 포함할 수 있다. 교대로 적층된 게이트 전극층들(131) 및 몰드 절연층들(114)은 게이트 적층 구조체(GS)를 구성할 수 있다.
상부 기판들(110)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 상부 기판(110)은 하부 기판(10)보다 작은 크기로 배치될 수 있다. 상부 기판(110)은 반도체 물질, 예를 들어 족 반도체를 포함할 수 있다. 예를 들어, 상부 기판(110)은 다결정 실리콘층으로 형성될 수 있으나, 이에 한정되지는 않는다. 상부 기판(110)은 불순물을 포함하는 적어도 하나의 웰 영역을 포함할 수 있다. 예를 들어, 상부 기판(110)은 전체가 하나의 p-웰 영역을 이룰 수 있다.
게이트 전극층들(131)은 상부 기판(110) 상에 수직하게 서로 이격되어 적층되며, 적어도 일 방향, 예를 들어 x 방향을 따라 서로 다른 길이로 연장될 수 있다. 최상부의 게이트 전극층(131)의 길이가 가장 짧고, 최하부의 게이트 전극층(131)의 길이가 가장 길 수 있다. 상부 기판(110)에서 멀어질수록 게이트 전극층(131)의 길이가 짧아질 수 있다. 게이트 전극층들(131)은 연결 영역(CTR)에서 계단 구조를 이루는 패드 영역들을(P)을 제공할 수 있다. 게이트 전극층들(131) 각각은 반도체 장치(100)의 접지 선택 트랜지스터들의 접지 선택 라인, 메모리 셀들의 워드라인 및 스트링 선택 트랜지스터들의 스트링 선택 라인일 수 있다. 예를 들어, 최하부에 위치한 게이트 전극층(131)은 접시 선택 라인이고, 최상부에 위치한 게이트 전극층(131)은 스트링 선택 라인일 수 있다. 최하부 및 최상부의 게이트 전극층들(131)을 제외한 나머지 게이트 전극층들(131)은 워드라인들일 수 있다. 반도체 장치(100)의 데이터 저장 용량에 따라 게이트 전극층들(131)의 개수는 다양하게 변경될 수 있다. 게이트 전극층들(131)은 금속 물질(예를 들어, 텅스텐(W))으로 이루어진 도전층을 포함할 수 있다. 일 실시예에서, 게이트 전극층들(131)은 다결정 실리콘 또는 금속 실리사이드 물질로 이루어진 도전층을 포함할 수 있다. 일 실시예에서, 게이트 전극층들(131)은 도전층을 둘러싼 배리어층을 더 포함할 수 있다. 예를 들어, 상기 배리어층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
몰드 절연층들(114)은 게이트 전극층들(131)의 사이에 배치될 수 있다. 몰드 절연층들(114)도 게이트 전극층들(131)과 마찬가지로 상부 기판(110)의 상면에 수직한 z 방향에서 서로 이격되고, x 방향을 따라 서로 다른 길이로 연장되도록 배치될 수 있다. 몰드 절연층들(114)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
셀 어레이 영역(CAR)에서 채널 구조체들(CHS)은 상부 기판(110) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조체들(CHS)은 X-Y 평면 상에서 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조체들(CHS)은 기둥 형상을 가지며, 경사진 측면을 가질 수 있다. 채널 구조체들(CHS)은 상부 기판(110)에 가까울수록 직경 또는 폭이 좁아질 수 있다. 스트링 분리 절연층(117)과 중첩하게 일렬로 더미 구조체들(DCS)이 배치될 수 있다. 연결 영역(CTR)에도 게이트 콘택 플러그들(171, 175)에 인접하게 더미 구조체들(DCS)이 배치될 수 있다. 연결 영역(CTR)에 배치된 더미 구조체들(DCS)은 적어도 하나의 게이트 전극층(131)을 관통할 수 있다. 더미 구조체들(DCS)은 채널 구조체(CHS)와 동일하거나 유사한 구조를 가질 수 있다.
도 6을 참조하여, 채널 구조체들(CHS)에 대해서 상세히 설명한다. 채널 구조체들(CHS)은 각각 에피택셜층(151), 게이트 유전층(161), 채널 영역(163), 채널 절연층(165) 및 채널 패드(167)를 포함할 수 있다. 채널 영역(163)은 내부의 채널 절연층(165)을 둘러싸도록 형성될 수 있다. 즉, 채널 절연층(165)이 채널 영역(163)의 내부 공간을 채울 수 있다. 일 실시예에서, 채널 영역(163)은 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 에피택셜층(151)은 채널 구조체들(CHS)의 하부에서 채널 영역(163)과 상부 기판(110) 사이에 배치될 수 있다. 에피택셜층(151)은 상부 기판(110)의 리세스된 영역에 배치될 수 있다. 에피택셜층(151)은 채널 영역(163)의 하단부와 접촉하여 전기적으로 연결되도록 배치될 수 있다. 에피택셜층(151)의 상면의 높이는 최하부의 게이트 전극층(131)의 상면보다 높고 최하부의 게이트 전극층(131) 바로 위에 위치한 게이트 전극층(131)의 하면보다 낮을 수 있다. 일 실시예에서, 에피택셜층(151)은 생략될 수도 있으며, 이 경우, 채널 영역(163)은 상부 기판(110)과 직접 접촉하여 전기적으로 연결될 수 있다. 채널 패드들(167)은 채널 영역(163)의 상단부와 접촉하여 전기적으로 연결되도록 배치될 수 있다. 채널 절연층(165)은 실리콘 산화물을 포함할 수 있다. 에피택셜층(151) 및 채널 영역(163)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 도핑되지 않거나, p형 또는 n형 불순물로 도핑될 수 있다. 채널 패드들(167)은 예를 들어, 도핑된 다결정 실리콘을 포함할 수 있다. 게이트 유전층(161)은 게이트 전극층들(131)과 채널 영역(163)의 사이에 배치될 수 있다. 게이트 유전층(161)은 채널 영역(163)을 둘러싸도록 형성될 수 있다. 게이트 유전층(161)은 채널 영역(163)으로부터 순차적으로 적층된 터널링층(161a), 전하 저장층(161b) 및 블록킹층(161c)을 포함할 수 있다. 터널링층(161a)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(161b)은 전하 트랩층 또는 플로팅 도전층일 수 있다. 상기 전하 트랩층은 실리콘 질화물을 포함할 수 있다. 상기 플로팅 도전층은 다결정 실리콘을 포함할 수 있다. 블록킹층(161c)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전물질 또는 이들의 조합을 포함할 수 있다.
에피택셜층(151)과 최하부의 게이트 전극층(131) 사이에는 에피 절연층(155)이 배치될 수 있다. 에피 절연층(151)은 에피택셜층(151)을 감싸는 링 형태를 가질 수 있다.
제1 상부 층간 절연층(120)은 상부 기판(110), 상부 기판(110) 상의 게이트 전극층들(131)을 덮도록 배치될 수 있다. 제1 상부 층간 절연층(120)의 상면은 최상부의 몰드 절연층(114)의 상면과 공면을 이룰 수 있다. 최상부의 몰드 절연층(114) 및 제1 상부 층간 절연층(120) 상에 제2 내지 제8 상부 층간 절연층(121, 122, 123, 124, 125, 126, 127)이 적층될 수 있다. 제1 내지 제8 상부 층간 절연층(120, 121, 122, 123, 124, 125, 126, 127)은 실리콘 산화물 또는 저유전율(low-k) 유전물질을 포함할 수 있다.
반도체 장치(100)의 메모리 셀 영역(CELL)은 연결 영역(CTR)에서 게이트 전극층들(131), 몰드 절연층들(114) 및 상부 기판(110)을 관통하여 하부 층간 절연층(50)의 상부까지 연장되는 관통 영역(145)을 더 포함할 수 있다. 관통 영역(145)의 하면은 상부 기판(110)의 하면보다 낮을 수 있다. 관통 영역(145)의 측벽은 경사지고, 하부를 향할수록 폭이 좁아지는 형상을 가질 수 있다. 예를 들어, 관통 영역(145)의 하면은 상면보다 좁을 수 있으며, 관통 영역(145)의 상부 폭은 하부 폭보다 클 수 있다.
관통 영역(145)은 절연성 물질을 포함하며, 관통 플러그(172)가 관통 영역(145)을 관통하여 하부 배선 구조체(30)에 연결될 수 있다. 관통 플러그들(172)은 연결 영역(CTR)의 외측에 배치된 코어 영역(CCR)에도 배치될 수 있고, 제1 상부 층간 절연층(120)을 관통하여 하부 배선 구조체(30)에 연결될 수 있다. 관통 플러그(172)는 하부 배선 구조체(30)을 통해 회로 소자들(20)에 전기적으로 연결될 수 있다. 관통 플러그들(172)은 관통 영역(145)을 덮는 제2 및 제3 상부 층간 절연층들(121, 122)도 관통할 수 있다.
게이트 전극층들(131)에 의해 제공된 패드 영역들(P)에는 게이트 콘택 플러그들(171, 175)이 연결될 수 있다. 복수의 게이트 전극층들(131) 중 상부에 배치된 일부 게이트 전극층들(131)은 상부 게이트 전극층들(131)로 지칭되고, 그 아래의 게이트 전극층들(131)은 하부 게이트 전극층(131)로 지칭될 수 있다. 복수의 게이트 전극층들(131)은 상부 기판(110)에 가까이 배치된 하부 게이트 전극층들(131)과 하부 게이트 전극층들(131) 상에 배치된 상부 게이트 전극층들(131)을 포함할 수 있다. 제1 게이트 콘택 플러그들(171)은 제1, 제2, 및 제3 상부 층간 절연층들(120, 121, 122)을 관통하여 하부 게이트 전극층들(131)의 패드 영역들(P)에 접촉할 수 있다. 제2 게이트 콘택 플러그들(175)은 제1 내지 제4 상부 층간 절연층들(120, 121, 122, 123)을 관통하여 상부 게이트 전극층들(131)에 접촉할 수 있다. 제1 게이트 콘택 플러그들(171)은 하부 콘택 플러그들로 지칭되고, 제2 게이트 콘택 플러그들(175)은 상부 콘택 플러그들로 지칭될 수 있다. 제2 게이트 콘택 플러그들(175)의 상면은 제1 게이트 콘택 플러그들(171)의 상면보다 높은 위치를 가질 수 있다. 제2 게이트 콘택 플러그들(175)의 상면은 관통 플러그들(172)의 상면보다 높은 위치를 가질 수 있다.
제1 콘택 스터드들(174)은 제4 상부 층간 절연층(123)을 관통하여 제1 게이트 콘택 플러그들(171)의 상단부에 접촉할 수 있다. 채널 콘택 스터드들(176)은 제2 내지 제5 상부 층간 절연층(121, 122, 123, 124)을 관통하여 채널 구조체들(CHS)의 상단부에 접촉할 수있다. 채널 콘택 스터드들(176)은 채널 구조체들(CHS)의 채널 패드들(167)에 접촉할 수 있다. 채널 콘택 스터드들(176)의 상면은 제1 콘택 스터드들(174)의 상면보다 높게 위치할 수 있다. 채널 콘택 스터드들(176)의 상면은 제2 게이트 콘택 플러그들(175)의 상면보다 높게 위치할 수 있다. 채널 콘택 스터드들(176)의 상면은 제1 상부 배선들(178)의 상면과 동일한 높이에 위치할 수 있다.
제1 콘택 스터드들(174) 및 제2 콘택 플러그들(175) 상에는 제1 상부 배선들(178)이 각각 배치될 수 있다. 제1 상부 배선들(178)은 각각 제5 상부 층간 절연층(124)을 관통하여 제1 콘택 스터드들(174) 및 제2 콘택 플러그들(175)에 연결될 수 있다. 듀얼 다마신 공정에 의해, 일부의 제1 상부 배선들(178)은 각각 제1 콘택 스터드들(174)과 일체로 형성될 수 있다. 그리고, 듀얼 다마신 공정에 의해, 나머지 일부의 제1 상부 배선들(178)은 각각 제2 게이트 콘택 플러그들(175)과 일체로 형성될 수 있다. 제1 상부 배선들(178) 상에는 제6 상부 층간 절연층(125)을 관통하여 제1 상부 배선들(178)에 연결되는 제2 콘택 스터드들(191)이 배치될 수 있다. 그리고, 제2 콘택 스터드들(191) 상에는 제7 상부 층간 절연층(126)을 관통하는 제2 상부 배선들(197)이 배치될 수 있다. 제2 상부 배선들(197) 중 적어도 일부는 제2 콘택 스터드들(191)에 연결될 수 있다.
도 5를 참조하면, 게이트 전극층들(131)은 게이트 배리어층(131a)과 게이트 도전층(131b)을 포함할 수 있다. 게이트 배리어층(131a)은 게이트 도전층(131b)을 감쌀 수 있다. 게이트 배리어층(131a)은 도전성의 금속 질화물, 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합으로 이루어질 수 있다. 게이트 도전층(131b)은 금속 물질, 예를 들어, 텅스텐으로 이루어질 수 있다. 제1 게이트 콘택 플러그(171)는 제1 게이트 콘택 배리어층(171a)과 제1 게이트 콘택 도전층(171b)을 포함하고, 제1 게이트 콘택 도전층(171b)의 하면 및 측면을 제1 게이트 콘택 배리어층(171a)이 감쌀 수 있다. 제1 게이트 콘택 배리어층(171a)은 예를 들어, 티타늄(Ti) 및 티타늄 질화물(TiN)이 적층된 구조를 가질 수 있다. 제1 게이트 콘택 도전층(171b)은 금속 물질, 예를 들어, 텅스텐으로 이루어질 수 있다. 제2 게이트 콘택 플러그(175) 상에 제1 상부 배선(178)이 배치되고, 듀얼 다마신 공정에 의해 제2 게이트 콘택 플러그(175)와 제1 상부 배선(178)은 일체로 형성될 수 있다. 제2 게이트 콘택 플러그(175)는 제2 게이트 콘택 배리어층(175a)과 제2 게이트 콘택 도전층(175b)을 포함하고, 제2 게이트 콘택 도전층(175b)의 하면 및 측면을 제2 게이트 콘택 배리어층(175a)이 감쌀 수 있다. 제1 상부 배선(178)은 제1 상부 배선 배리어층(178a)과 제1 상부 배선 도전층(178b)을 포함하고, 제1 상부 배선 도전층(178b)의 하면의 일부 및 측면을 제1 상부 배선 배리어층(178a)이 감쌀 수 있다. 제2 게이트 콘택 도전층(175b)과 제1 상부 배선 도전층(178b)은 하나의 증착 공정에 의해 일체로 형성된다. 제2 게이트 콘택 배리어층(175a)과 제1 상부 배선 배리어층(178a)은 하나의 증착 공정에 의해 일체로 형성된다.
제1 콘택 스터드(174) 상에 제1 상부 배선(178)이 배치되고, 듀얼 다마신 공정에 의해 제1 콘택 스터드(174)와 제1 상부 배선(178)은 일체로 형성될 수 있다. 제1 콘택 스터드(174)는 제1 콘택 스터드 배리어층(178a)과 제1 콘택 스터드 도전층(175b)을 포함하고, 제1 콘택 스터드 도전층(174b)의 하면 및 측면을 제1 콘택 스터드 배리어층(174a)이 감쌀 수 있다. 제1 상부 배선(178)은 제1 상부 배선 배리어층(178a)과 제1 상부 배선 도전층(178b)을 포함하고, 제1 상부 배선 도전층(178b)의 하면의 일부 및 측면을 제1 상부 배선 배리어층(178a)이 감쌀 수 있다. 제1 콘택 스터드 도전층(174b)과 제1 상부 배선 도전층(178b)은 하나의 증착 공정에 의해 일체로 형성된다. 제1 콘택 스터드 배리어층(174a)과 제1 상부 배선 배리어층(178a)은 하나의 증착 공정에 의해 일체로 형성된다.
제1 게이트 콘택 플러그(171) 및 제2 게이트 콘택 플러그(175)는 게이트 전극층(131)의 패드 영역(P) 내로 삽입될 수 있다.
반도체 장치(100)는 메모리 셀 영역들(CELL)의 게이트 전극층들(131)을 y 방향에서 서로 이격된 복수의 영역으로 분할하며 x 방향으로 연장되는 분리 영역들(SR)을 더 포함할 수 있다. 분리 영역(SR)은 도전층(180)과 절연층(182)을 포함하고, 도전층(180)은 메모리 셀들을 구동하기 위한 공통 소스 라인이다. 절연층(182)에 의해 도전층(180)은 게이트 전극층들(131)과 전기적으로 절연될 수 있다. 분리 영역들(SR)은 상부 기판(110)의 상부에 형성된 불순물 영역들(108)에 연결될 수 있다. 메모리 셀 영역들(CELL)은 분리 영역들(SR) 사이에 배치되는 최상부의 게이트 전극층(131)을 서로 이격된 2개의 영역으로 분할하며 x 방향으로 연장되는 스트링 분리 절연층(117)이 배치될 수 있다. 스트링 분리 절연층(117)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 분리 영역들(SR) 사이에서 보조 분리 영역들(SR')이 배치될 수 있다. 보조 분리 영역들(SR')은 스트링 분리 절연층(117)과 x 방향에서 이격되고, 일직선 상에 배치될 수 있다. 보조 분리 영역들(SR')은 분리 영역들(SR)보다 짧은 길이로 x 방향으로 연장될 수 있다. 보조 분리 영역들(SR')은 분리 영역들(SR)과 동일한 구조를 가지고, 상부 기판(110)에 연결될 수 있다.
도 9는 예시적인 실시예에 따른 반도체 장치의 패드 영역을 나타내는 단면도이다.
도 9를 참조하면, 일 실시예에서, 게이트 전극층들(131)의 패드 영역들(P)은 게이트 전극층들(131)의 다른 영역들에 비해 두께가 두꺼울 수 있다. 이러한 패드 영역들(P)은 게이트 콘택 홀들의 식각 공정에서 상기 게이트 콘택 홀들이 패드 영역들(P)을 관통하는 펀칭(punching) 불량이 발생하는 것을 방지할 수 있다.
도 10은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 4에 대응되는 단면도이다. 도 11은 도 10의 'A'영역을 확대하여 나타낸 단면도이다. 도 3 내지 도 8의 반도체 장치에서 듀얼 다마신 공정에 의해 제1 상부 배선들(178)과 제1 콘택 스터드들(174)이 일체로 형성되고, 제1 상부 배선들(178)과 제2 게이트 콘택 플러그들(175)이 일체로 형성되었으나, 이와 달리, 도 10 및 도 11의 반도체 장치에서는 싱글 다마신 공정에 의해 제1 콘택 스터드들(174'), 제2 게이트 콘택 플러그들(175') 및 채널 콘택 스터드들(176')이 먼저 형성되고, 다음으로, 제1 상부 배선들(178')이 싱글 다마신 공정에 의해 형성될 수 있다. 도 10 및 도 11의 반도체 장치는 도 3 내지 도 8의 반도체 장치와 유사하므로, 반복되는 설명은 생략한다.
도 10을 참조하면, 채널 콘택 스터드들(176')의 상면은 제1 콘택 스터드들(174')의 상면과 동일한 높이에 위치할 수 있다. 채널 콘택 스터드들(176')의 상면은 제2 게이트 콘택 플러그들(175')의 상면과 동일한 높이에 위치할 수 있다.
도 11를 참조하면, 제2 게이트 콘택 플러그(175')는 제2 게이트 콘택 배리어층(175a’)과 제2 게이트 콘택 도전층(175b’)을 포함하고, 제2 게이트 콘택 도전층(175b')의 하면 및 측면을 제2 게이트 콘택 배리어층(175a')이 감쌀 수 있다. 제1 상부 배선(178')은 제1 상부 배선 배리어층(178a’)과 제1 상부 배선 도전층(178b')를 포함하고, 제1 상부 배선 도전층(178b')의 하면 및 측면을 제1 상부 배선 배리어층(178a')이 감쌀 수 있다. 제2 게이트 콘택 도전층(175b')은 제1 상부 배선 배리어층(178a')에 접촉할 수 있다. 제1 콘택 스터드(174')는 제1 콘택 스터드 배리어층(174a')와 제1 콘택 스터드 도전층(174b’)을 포함하고, 제1 콘택 스터드 도전층(174b')의 하면 및 측면을 제1 콘택 스터드 배리어층(174a')이 감쌀 수 있다. 제1 콘택 스터드 도전층(174b')은 제1 상부 배선 배리어층(178a')에 접촉할 수 있다.
도 12는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도로서, 도 7에 대응되는 단면도이다.
도 12의 반도체 장치는 도 3 내지 도 8의 반도체 장치와 달리, 더미 구조체들(DCS')의 구조가 채널 구조체들(CHS)의 구조와 다르다. 상부 기판(110)은 절연층(105)을 포함하고, 더미 구조체들(DCS’)은 절연층(105) 상에 배치될 수 있다. 채널 구조체들(CHS)은 상부 기판(110)에 전기적으로 연결되고, 더미 구조체들(DCS')은 상기 기판(110)과 전기적으로 절연될 수 있다. 더미 구조체들(DCS’)은 전기적으로 플로팅될 수 있다. 더미 구조체들(DCS')은 채널 구조체들(CSH)과 달리, 에피택셜층(151)을 포함하지 않을 수 있다.
도 13은 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 13을 참조하면, 상기 반도체 장치는 상부 기판(110) 상에 순차적으로 적층된 제1 게이트 적층 구조체(GS1)와 제2 게이트 적층 구조체(GS2)를 포함할 수 있다. 제1 게이트 적층 구조체(GS1)와 제2 게이트 적층 구조체(GS2)는 교대로 배치된 몰드 절연층들(114)과 게이트 전극층들(131)을 포함할 수 있다. 채널 구조체들(CHS')은 제1 및 제2 게이트 적층 구조체들(GS1, GS2)를 관통하여 상부 기판(110)에 접촉할 수 있다. 채널 구조체들(CHS')은 제1 게이트 적층 구조체(GS1)와 제2 게이트 적층 구조체(GS2)의 경계 영역에서 폭이 급격히 변할 수 있다. 채널 구조체들(CHS')은 상부 기판(110)에 가까워질수록 폭이 작아지다가 다시 급격히 증가하는 영역을 포함할 수 있다. 채널 구조체들(CHS')의 폭은 상부 기판(110)에 가까워질수록 작아지다가 제1 게이트 적층 구조체(GS1)와 제2 게이트 적층 구조체(GS2)의 경계 영역에서 다시 급격히 증가하고, 다시 작아질 수 있다.
도 14는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 15는 도 14의 'B'영역을 확대하여 나타낸 단면도이다. 도 14 및 도 15의 반도체 장치는 도 13의 반도체 장치와 유사하나, 일부 제1 게이트 콘택 플러그들(171')의 형상이 다르다.
제1 게이트 적층 구조체(GS1)의 게이트 전극층들(131)에 접촉하는 일부의 제1 게이트 콘택 플러그들(171')은 상부 기판(110)에 가까워질수록 폭이 작아지다가 다시 급격히 증가하는 영역을 포함할 수 있다. 제1 게이트 적층 구조체(GS1)의 게이트 전극층들(131)에 접촉하는 일부의 제1 게이트 콘택 플러그들(171')의 폭은 상부 기판(110)에 가까워질수록 작아지다가 제1 게이트 적층 구조체(GS1)와 제2 게이트 적층 구조체(GS2)의 경계에서 다시 급격히 증가하고, 다시 작아질 수 있다.
도 15를 참조하면, 제1 게이트 콘택 플러그들(171')은 제1 게이트 콘택 배리어층(171a')과 제1 게이트 콘택 도전층(171b’)을 포함하고, 제1 게이트 콘택 도전층(171b')의 하면 및 측면을 제1 게이트 콘택 배리어층(171a')이 감쌀 수 있다. 제1 게이트 콘택 도전층(171b')은 하부 게이트 콘택 도전층(171l)과 상부 게이트 콘택 도전층(171h)을 포함할 수 있다. 하부 게이트 콘택 도전층(171l)과 상부 게이트 콘택 도전층(171h)의 경계는 제1 게이트 적층 구조체(GS1)와 제2 게이트 적층 구조체(GS2)의 경계와 동일할 수 있다. 상부 게이트 콘택 도전층(171h)의 폭은 상부 기판(110)에 가까워질수록 감소하고, 하부 게이트 콘택 도전층(171l)의 폭도 상부 기판(110)에 가까워질수록 감소할 수 있다. 상부 게이트 콘택 도전층(171h)의 하부 폭보다 하부 게이트 콘택 도전층(171l)의 상부 폭이 더 클 수 있다.
도 16 내지 도 20은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 16 내지 도 20에서는, 도 4에 대응되는 영역이 도시된다.
도 16을 참조하면, 하부 기판(10) 상에 회로 소자들(20) 및 하부 배선 구조체들(30)을 형성할 수 있다.
먼저, 회로 게이트 유전층(23)과 회로 게이트 전극층(25)이 하부 기판(10) 상에 형성될 수 있다. 다음으로, 회로 게이트 전극층(25)의 양 측에 소스/드레인 영역들(21)이 형성될 수 있다.
하부 기판(10) 상에 하부 배선 구조체들(30) 및 하부 층간 절연층(50)이 형성될 수 있다. 하부 배선 구조체들(30)은 제1 하부 콘택 플러그(31), 제1 하부 배선 라인(32), 제2 하부 콘택 플러그(33), 제2 하부 배선 라인(34), 제3 하부 콘택 플러그(35), 및 제3 하부 배선 라인(36)을 포함할 수 있다. 하부 층간 절연층(50)은 복수 개의 절연층들로 이루어질 수 있다.
그리고, 하부 층간 절연층(50) 상에 상부 기판(110)이 형성될 수 있다. 상부 기판(110)은 예를 들어, 다결정 실리콘으로 이루어질 수 있다. 상부 기판(110)은 예를 들어, p형 불순물을 포함할 수 있다. 상부 기판(110)은 하부 기판(10)보다 작게 형성될 수 있다.
상부 기판(110) 상에 몰드 절연층들(114) 및 희생층들(116)을 교대로 적층하고, 포토 리소그래피 공정 및 식각 공정을 반복하여 수행하여 X 방향에서 서로 다른 길이로 연장되도록 희생층들(116) 및 몰드 절연층들(114)의 일부를 제거할 수 있다. 이에 의해, 희생층들(116) 및 몰드 절연층들(114)은 계단 구조를 이룰 수 있다.
희생층들(116)은 후속 공정을 통해 게이트 전극층들(131)로 교체되는 층들일 수 있다. 희생층들(116)은 몰드 절연층들(114)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 몰드 절연층(114)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(116)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 몰드 절연층(114)과 다른 물질로 이루어질 수 있다. 몰드 절연층들(114) 중 일부는 나머지와 다른 두께를 가질 수 있다.
다음으로, 희생층들(116)과 몰드 절연층들(114)의 적층 구조체 및 상부 기판(110)을 덮는 제1 상부 층간 절연층(120)을 형성할 수 있다. 평탄화 공정에 의해, 제1 상부 층간 절연층(120)의 상면은 최상부의 몰드 절연층(114)의 상면과 공면을 이룰 수 있다.
도 17을 참조하면, 희생층들(116) 및 몰드 절연층들(114)의 적층 구조체 및 상부 기판(110)을 관통하는 관통 영역(145)을 형성할 수 있다.
희생층들(116) 및 몰드 절연층들(114)의 적층 구조체 및 상부 기판(110)을 관통하여 하부 층간 절연층(50)을 노출시키는 개구부(OP)를 이방성 식각 공정에 의해 형성한 다음, 상기 개구부(OP)를 절연 물질로 매립하여 관통 영역(145)을 형성할 수 있다. 관통 영역(145)의 상면은 제1 상부 층간 절연층(120)의 상면과 공면을 이룰 수 있다.
희생층들(116) 및 몰드 절연층들(114)의 적층 구조체를 관통하여 상부 기판(110)을 노출시키는 채널홀들(CHH)을 형성할 수 있다. 상기 채널홀들(CHH)은 높은 종횡비(high aspect ratio)를 가지는 홀 형태를 가질 수 있으며, 이방성 식각 공정에 의해 형성될 수 있다. 상기 적층 구조체의 높이로 인하여, 상기 채널홀들(CHH)의 측벽은 상부 기판(110)의 상면에 수직하지 않을 수 있다.
상기 채널홀들(CHH) 내에 에피택셜층(151), 게이트 유전층(161), 채널 영역(163), 채널 절연층(165) 및 채널 패드(167)를 형성하여 채널 구조체들(CHS)을 형성할 수 있다. 에피택셜층(151)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(151)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(151)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 게이트 유전층(161)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 영역(163)은 채널홀들(CHH) 내에서 게이트 유전층(161) 상에 형성될 수 있고, 채널 영역(163)의 하부는 게이트 유전층(161)을 관통하여 에피택셜층(151)에 연결될 수 있다. 채널 절연층(165)은 채널 영역(163)의 내부 공간을 매립하도록 형성되며, 절연 물질로 이루어질 수 있다. 다만, 실시예에 따라, 채널 절연층(165)이 아닌 도전성 물질로 채널 영역(163)의 내부 공간을 매립할 수도 있다. 채널 패드(167)는 도전성 물질로 이루어질 수 있으며, 예를 들어 도핑된 다결정 실리콘으로 이루어질 수 있다.
도 18을 참조하면, 희생층들(116) 및 몰드 절연층들(114)의 적층 구조체를 복수의 영역으로 분할하는 개구부들을 형성하고, 습식 식각 공정에 의해 상기 개구부들을 통해 노출된 희생층들(116)만을 제거할 수 있다. 그리고, 희생층들(116)이 제거된 공간에 도전성 물질을 매립하여 게이트 전극층들(131)을 형성할 수 있다. 희생층들(116)이 제거된 공간에 도전성 물질을 매립하기 전에 산화 공정을 진행하여 에피택셜층(151)의 측벽에 에피 절연층(155)을 형성할 수 있다.
상기 개구부를 형성하기 전에 몰드 절연층(114), 채널 구조체들(CHS), 관통 영역(145), 및 제1 상부 층간 절연층(120)을 덮는 제2 상부 층간 절연층(121)을 형성할 수 있다.
도시되지는 않았지만, 상기 개구부에 의해 노출된 상부 기판(110)에 불순물을 주입하여 공통 소스 영역(108)을 먼저 형성한 다음, 상기 개구부 내에 절연층(182) 및 도전층(180)을 형성할 수 있다(도 8 참조).
그리고, 제2 상부 층간 절연층(121)을 덮는 제3 상부 층간 절연층(122)을 형성한 후, 복수의 게이트 전극층들(131) 중 상부에 배치된 일부 게이트 전극층들(131)을 제외한 나머지 게이트 전극층들(131)에 연결되는 제1 게이트 콘택 플러그들(171)을 형성할 수 있다. 복수의 게이트 전극층들(131) 중 상부에 배치된 일부 게이트 전극층들(131)은 상부 게이트 전극층들로 지칭되고, 나머지 게이트 전극층들(131)은 하부 게이트 전극층들일 수 있다.
이방성 식각 공정에 의해 제1 내지 제3 상부 층간 절연층들(120, 121, 122)을 관통하여, 하부 게이트 전극층들(131)을 노출시키는 제1 게이트 콘택 홀들이 형성될 수 있다. 상기 제1 게이트 콘택 홀들 내에 배리어층을 형성하고 도전층을 채워서 하부 게이트 전극층들(131)에 연결되는 제1 게이트 콘택 플러그들(171)을 형성할 수 있다. 그리고, 관통 영역(145), 제2 및 제3 상부 층간 절연층들(121, 122)을 관통하거나, 제1 내지 제3 상부 층간 절연층들(120, 121, 122)을 관통하여 하부 배선 구조체(30)에 연결되는 관통 플러그들(172)을 형성할 수 있다. 관통 플러그들(172)은 도전층과 상기 도전층의 하면 및 측면을 덮는 배리어층을 포함할 수 있다.
복수의 게이트 전극층들(131)의 패드 영역들(P)을 노출시키는 깊이가 다른 게이트 콘택 홀들을 동시에 식각할 때, 일부 게이트 콘택 홀들이 패드 영역들(P)을 관통하는 펀칭(punching) 불량이 발생할 수 있다. 복수의 게이트 전극층들(131)의 적층 수가 증가할수록, 게이트 콘택 홀들을 형성하기 위한 이방성 식각 공정의 식각 선택비를 개선하는 것만으로 펀칭 불량을 막는 데 한계가 있다.
본 실시예에서는 복수의 게이트 전극층들(131) 중 상부에 배치된 일부 게이트 전극층들(131)을 제외하고 나머지 게이트 전극층들(131)의 패드 영역들(P)을 노출하는 상기 콘택 홀들을 형성함으로써, 상기 콘택 홀들이 게이트 전극층들(131)을 관통하는 펀칭(punching) 불량을 방지할 수 있다.
도 19를 참조하면, 먼저 제3 상부 층간 절연층(122) 상에 제4 및 제5 상부 층간 절연층들을(123, 124)을 형성할 수 있다. 그리고, 이방성 식각 공정에 의해, 제1 콘택 스터드 홀들(H1), 제2 콘택 스터드 홀들(H2) 및 제3 콘택 스터드 홀들(H3)을 형성할 수 있다. 제1 콘택 스터드 홀들(H1)은 제4 및 제5 상부 층간 절연층들(123, 124)을 관통하여, 제1 게이트 콘택 플러그들(171) 및 관통 플러그들(172)을 노출시킬 수 있다. 제2 콘택 스터드 홀들(H2)은 제1 내지 제5 상부 층간 절연층들(120, 121, 122, 123, 124)을 관통하여 상부 게이트 전극층들(131)을 노출시킬 수 있다. 제2 콘택 스터드 홀들(H2)은 제2 게이트 콘택 홀일 수 있다. 제3 콘택 스터드 홀들(H3)은 제2 내지 제5 상부 층간 절연층들(121, 122, 123, 124)을 관통하여 채널 구조체들(CHS)을 노출시킬 수 있다. 추가적인 이방성 식각 공정에 의해, 배선 트렌치들(T)이 형성될 수 있다. 배선 트렌치들(T)은 제5 상부 층간 절연층(124)을 식각하여 제1 및 제2 콘택 스터드 홀들(H1, H2)와 중첩되는 위치에 형성될 수 있다. 배선 트렌치들(T)은 아래에 배치된 제1 및 제2 콘택 스터드 홀들(H1, H2)과 연결될 수 있다.
도 20을 참조하면, 듀얼 다마신 공정에 의해 배선 트렌치들(T), 제1 콘택 스터드 홀들(H1), 제2 콘택 스터드 홀들(H2) 및 제3 콘택 스터드 홀들(H3)에 배리어층을 형성하고 도전층을 채워서, 제1 콘택 스터드들(174), 제2 게이트 콘택 플러그들(175), 채널 콘택 스터드들(176) 및 제1 상부 배선들(178)을 형성할 수 있다.
제1 상부 배선들(178)은 제1 콘택 스터드들(174)과 제2 게이트 콘택 플러그들(175) 상에 각각 배치될 수 있다. 일부의 제1 상부 배선들(178)은 각각 제1 콘택 스터드들(174)과 일체로 형성될 수 있다. 그리고, 나머지 일부의 제1 상부 배선들(178)은 각각 제2 게이트 콘택 플러그들(175)과 일체로 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 하부 기판, 20: 회로 소자, 30: 하부 배선 구조체, 50: 하부 층간 절연층, 110: 상부 기판, 114: 몰드 절연층, 131: 게이트 전극층, 116: 희생층, 120, 121, 122, 123, 124, 125, 126: 제1, 제2, 제3, 제4, 제5, 제6, 제7 상부 층간 절연층, 145: 관통 영역, 171: 제1 게이트 콘택 플러그, 172: 관통 플러그, 174: 제1 콘택 스터드, 175: 제2 게이트 콘택 플러그, 176: 채널 콘택 스터드, CHS: 채널 구조체, DCS: 더미 구조체, GS: 게이트 적층 구조체

Claims (20)

  1. 기판 상에 서로 이격되어 적층되고, 제1 방향을 따라 서로 다른 길이만큼 연장되어 계단 구조를 제공하는 복수의 게이트 전극층들;
    상기 복수의 게이트 전극층들의 상기 계단 구조를 덮는 층간 절연층; 및
    상기 층간 절연층을 관통하여 상기 게이트 전극층들에 각각 접촉하는 복수의 게이트 콘택 플러그들;을 포함하되,
    상기 복수의 게이트 전극층들은 상기 기판에 인접하게 배치된 하부 게이트 전극층들 및 상기 하부 게이트 전극층들 상에 배치된 상부 게이트 전극층들을 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 하부 게이트 전극층들에 연결되는 하부 게이트 콘택 플러그들 및 상기 상부 게이트 전극층들에 연결되는 상부 게이트 콘택 플러그들을 포함하고,
    상기 상부 게이트 콘택 플러그들의 상면들은 상기 하부 게이트 콘택 플러그들의 상면들보다 높게 위치하는 수직형 메모리 장치.
  2. 제1 항에 있어서,
    상기 하부 게이트 콘택 플러그들 상에 각각 배치되는 복수의 콘택 스터드들을 더 포함하고,
    상기 상부 게이트 콘택 플러그들의 상면들은 상기 복수의 콘택 스터드들의 상면들과 동일한 높이에 위치하는 수직형 메모리 장치.
  3. 제2 항에 있어서,
    상기 상부 게이트 콘택 플러그들과 상기 복수의 콘택 스터드들 상에 각각 배치된 금속 배선들을 더 포함하는 수직형 메모리 장치.
  4. 제3 항에 있어서,
    각각의 상기 금속 배선들은 각각의 상기 상부 게이트 콘택 플러그들과 일체로 형성되는 수직형 메모리 장치.
  5. 제1 항에 있어서,
    상기 계단 구조를 형성하는 상기 복수의 게이트 전극층들의 말단부들은 복수의 게이트 전극층들의 다른 영역들보다 더 두껍게 형성된 패드 영역들을 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 패드 영역들에 접촉하는 수직형 메모리 장치.
  6. 제1 항에 있어서,
    상기 기판 아래에 배치되는 하부 배선 구조체; 및
    상기 복수의 게이트 전극층들을 관통하여 상기 하부 배선 구조체에 접촉하는 관통 플러그들을 더 포함하되,
    상기 상부 게이트 콘택 플러그들의 상면들은 상기 관통 플러그들의 상면들보다 높게 위치하는 수직형 메모리 장치.
  7. 제1 항에 있어서,
    상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들; 및
    상기 복수의 게이트 전극층들 중 적어도 어느 하나를 관통하고, 상기 복수의 게이트 콘택 플러그들에 인접하게 배치되는 복수의 더미 구조체들;을 더 포함하는 수직형 메모리 장치.
  8. 제7 항에 있어서,
    상기 복수의 더미 구조체들은 상기 복수의 채널 구조체들과 동일한 구조를 가지고, 상기 기판에 전기적으로 연결되는 수직형 메모리 장치.
  9. 제7 항에 있어서,
    상기 복수의 채널 구조체들은 상기 복수의 더미 구조체들과 다른 구조를 가지고,
    상기 복수의 채널 구조체들은 상기 기판과 전기적으로 연결되고, 상기 복수의 더미 구조체들은 상기 기판과 절연된 수직형 메모리 장치.
  10. 제7 항에 있어서,
    상기 복수의 채널 구조체들은 상기 기판에 가까워질수록 폭이 작아지다가 다시 증가하는 영역을 포함하는 수직형 메모리 장치.
  11. 제7 항에 있어서,
    상기 하부 게이트 콘택 플러그들 중 일부는 상기 기판에 가까워질수록 폭이 작아지다가 다시 증가하는 영역을 포함하는 수직형 메모리 장치.
  12. 하부 기판 상에 형성된 회로 소자들 및 하부 배선 구조체들을 포함하는 주변 회로 영역; 및
    상기 주변 회로 영역 상에 배치되며, 상부 기판 상에 수직하게 서로 이격되어 적층되는 복수의 게이트 전극층들 및 상기 복수의 게이트 전극층들에 각각 접촉하는 복수의 게이트 콘택 플러그들을 포함하는 메모리 셀 영역; 을 포함하되,
    상기 복수의 게이트 콘택 플러그들은 상기 복수의 게이트 전극층들 중 최하부에 위치한 게이트 전극층에 접촉하는 제1 게이트 콘택 플러그와 상기 복수의 게이트 전극층들 중 최상부에 위치한 게이트 전극층에 접촉하는 제2 게이트 콘택 플러그를 포함하고, 제1 게이트 콘택 플러그의 상면은 제2 게이트 콘택 플러그의 상면보다 낮은 수직형 메모리 장치.
  13. 제12 항에 있어서,
    상기 상부 기판 및 상기 복수의 게이트 전극층들을 관통하는 관통 영역; 및
    상기 관통 영역을 관통하여 상기 하부 배선 구조체에 연결되는 관통 플러그를 더 포함하고,
    상기 관통 플러그의 상면의 높이는 상기 제2 게이트 콘택 플러그의 상면의 높이보다 낮게 위치하는 수직형 메모리 장치.
  14. 제12 항에 있어서,
    상기 메모리 셀 영역은 상기 제1 게이트 콘택 플러그 상에 배치되는 콘택 스터드를 더 포함하고,
    상기 제2 게이트 콘택 플러그의 상면은 상기 콘택 스터드의 상면과 동일한 높이에 위치하는 수직형 메모리 장치.
  15. 제12 항에 있어서,
    상기 복수의 게이트 전극층들은 다른 영역들보다 더 두껍게 형성된 패드 영역들을 포함하고,
    상기 복수의 게이트 콘택 플러그들은 상기 패드 영역들에 접촉하는 수직형 메모리 장치.
  16. 제12 항에 있어서,
    상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들; 및
    상기 복수의 게이트 전극층들 중 적어도 어느 하나를 관통하고, 상기 복수의 게이트 콘택 플러그들에 인접하게 배치되는 복수의 더미 구조체들;을 더 포함하는 수직형 메모리 장치.
  17. 제16 항에 있어서,
    상기 복수의 채널 구조체들은 상기 복수의 더미 구조체들과 다른 구조를 가지고,
    상기 복수의 채널 구조체들은 상기 상부 기판과 전기적으로 연결되고, 상기 복수의 더미 구조체들은 상기 상부 기판과 절연된 수직형 메모리 장치.
  18. 제16 항에 있어서,
    상기 복수의 채널 구조체들은 상기 기판에 가까워질수록 폭이 작아지다가 다시 증가하는 영역을 포함하는 수직형 메모리 장치.
  19. 제16항에 있어서,
    상기 제1 게이트 콘택 플러그는 상기 기판에 가까워질수록 폭이 작아지다가 다시 증가하는 영역을 포함하는 수직형 메모리 장치.
  20. 하부 기판;
    상기 하부 기판 상에 제공되는 회로 소자들;
    상기 회로 소자들을 덮는 하부 층간 절연층;
    상기 하부 층간 절연층 상에 배치되는 상부 기판;
    상기 상부 기판 상에 이격되어 적층되는 제1 게이트 전극층 및 제2 게이트 전극층;
    상기 제1 게이트 전극층 및 제2 게이트 전극층을 덮는 상부 층간 절연층;
    상기 상부 층간 절연층을 관통하여 상기 제1 게이트 전극층 및 제2 게이트 전극층에 각각 접촉하는 제1 게이트 콘택 플러그 및 제2 게이트 콘택 플러그; 및
    상기 제1 및 제2 게이트 전극층들 및 상기 상부 기판을 관통하여 상기 회로 소자들에 전기적으로 연결되는 관통 플러그;를 포함하되,
    상기 제1 게이트 콘택 플러그의 상면의 높이 및 상기 관통 플러그의 상면의 높이는 상기 제2 게이트 콘택 플러그의 상면의 높이보다 낮은 수직형 메모리 소자.
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