KR20220049701A - 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

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김지원
황성민
임준성
성석강
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Abstract

설계가 용이하고 소형화가 가능하며 신뢰성이 향상된 반도체 메모리 장치 및 이를 포함하는 전자 시스템이 제공된다. 반도체 메모리 장치는, 상부 입출력 패드를 포함하는 제1 반도체 칩, 하부 입출력 패드를 포함하는 제2 반도체 칩, 및 제1 반도체 칩과 제2 반도체 칩을 부착하는 기판 부착막을 포함하되, 각각의 제1 반도체 칩 및 제2 반도체 칩은, 기판 부착막과 대향되는 제1 면 및 제1 면과 반대되는 제2 면을 포함하는 제1 기판과, 제1 기판의 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체와, 몰드 구조체를 관통하여, 복수의 게이트 전극들과 교차하는 채널 구조체와, 제1 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제2 기판과, 제2 기판의 제3 면 상의 제1 회로 소자와, 제1 기판을 관통하며, 제1 회로 소자와 접속되는 콘택 비아를 더 포함하고, 기판 부착막은 제1 반도체 칩의 제2 기판과 제2 반도체 칩의 제2 기판을 부착하고, 상부 입출력 패드는 제1 반도체 칩의 제2 면 상에 배치되어 제1 반도체 칩의 콘택 비아와 접촉하고, 하부 입출력 패드는 제2 반도체 칩의 제2 면 상에 배치되어 제2 반도체 칩의 콘택 비아와 접촉한다.

Description

반도체 메모리 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 적층된 반도체 칩들을 포함하는 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
한편, 전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들이 적층되어 실장된 반도체 패키지가 이용될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 설계가 용이하고 소형화가 가능하며 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 설계가 용이하고 소형화가 가능하며 신뢰성이 향상된 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 상부 입출력 패드를 포함하는 제1 반도체 칩, 하부 입출력 패드를 포함하는 제2 반도체 칩, 및 제1 반도체 칩과 제2 반도체 칩을 부착하는 기판 부착막을 포함하되, 각각의 제1 반도체 칩 및 제2 반도체 칩은, 기판 부착막과 대향되는 제1 면 및 제1 면과 반대되는 제2 면을 포함하는 제1 기판과, 제1 기판의 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체와, 몰드 구조체를 관통하여, 복수의 게이트 전극들과 교차하는 채널 구조체와, 제1 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제2 기판과, 제2 기판의 제3 면 상의 제1 회로 소자와, 제1 기판을 관통하며, 제1 회로 소자와 접속되는 콘택 비아를 더 포함하고, 기판 부착막은 제1 반도체 칩의 제2 기판과 제2 반도체 칩의 제2 기판을 부착하고, 상부 입출력 패드는 제1 반도체 칩의 제2 면 상에 배치되어 제1 반도체 칩의 콘택 비아와 접촉하고, 하부 입출력 패드는 제2 반도체 칩의 제2 면 상에 배치되어 제2 반도체 칩의 콘택 비아와 접촉한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 상부 입출력 패드를 포함하는 제1 반도체 칩, 및 하부 입출력 패드를 포함하며 제1 반도체 칩에 부착되는 제2 반도체 칩을 포함하되, 각각의 제1 반도체 칩 및 제2 반도체 칩은, 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판과, 제1 기판의 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체와, 몰드 구조체를 관통하여, 복수의 게이트 전극들과 교차하는 채널 구조체와, 제1 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제2 기판과, 제1 기판을 관통하는 콘택 비아를 더 포함하고, 제1 반도체 칩의 제4 면은 제2 반도체 칩의 제4 면과 대향되고, 상부 입출력 패드는 제1 반도체 칩의 콘택 비아와 접속되고, 하부 입출력 패드는 제2 반도체 칩의 콘택 비아와 접속된다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 반도체 메모리 장치, 및 메인 기판 상에서 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 반도체 메모리 장치는, 상부 입출력 패드를 포함하는 제1 반도체 칩과, 하부 입출력 패드를 포함하며 제1 반도체 칩에 부착되는 제2 반도체 칩을 포함하고, 각각의 제1 반도체 칩 및 제2 반도체 칩은, 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판과, 제1 기판의 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체와, 몰드 구조체를 관통하여, 복수의 게이트 전극들과 교차하는 채널 구조체와, 제1 면과 대향되는 제3 면 및 제3 면과 반대되는 제4 면을 포함하는 제2 기판과, 제1 기판을 관통하는 콘택 비아를 더 포함하고, 제1 반도체 칩의 제4 면은 제2 반도체 칩의 제4 면과 대향되고, 제1 반도체 칩의 콘택 비아는 상부 입출력 패드를 통해 컨트롤러와 연결되고, 제2 반도체 칩의 콘택 비아는 하부 입출력 패드를 통해 컨트롤러와 연결된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2a는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 2b는 도 2a의 R1 영역을 설명하기 위한 확대도이다.
도 3a 및 도 3b는 도 2a의 R2 영역을 설명하기 위한 다양한 확대도들이다.
도 4는 도 2a의 R3 영역을 설명하기 위한 확대도이다.
도 5는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 6은 도 5의 R4 영역을 설명하기 위한 확대도이다.
도 7은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 8은 도 7의 R5 영역을 설명하기 위한 확대도이다.
도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다.
도 11은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 12는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 13 내지 도 17은 도 12의 I-I'를 따라서 절단한 다양한 개략적인 단면도들이다.
이하에서, 도 1 내지 도 10을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
공통 소오스 라인(CSL)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소오스 라인(CSL)들은 서로 이격되어 각각 제1 방향(X)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)과 교차하는 제2 방향(Y)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터(MCT)들의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
도 2a는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다. 도 2b는 도 2a의 R1 영역을 설명하기 위한 확대도이다. 도 3a 및 도 3b는 도 2a의 R2 영역을 설명하기 위한 다양한 확대도들이다. 도 4는 도 2a의 R3 영역을 설명하기 위한 확대도이다.
도 2a 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 반도체 칩(S1), 제2 반도체 칩(S2) 및 기판 부착막(202)을 포함할 수 있다.
제1 반도체 칩(S1)은 제1 셀 구조체(CE1) 및 제1 페리 구조체(PE1)를 포함할 수 있다. 제2 반도체 칩(S2)은 제2 셀 구조체(CE2) 및 제2 페리 구조체(PE2)를 포함할 수 있다.
제1 셀 구조체(CE1) 및 제2 셀 구조체(CE2)는 각각 적어도 하나의 메모리 블록을 포함하는 메모리 셀 어레이를 제공할 수 있다. 예를 들어, 제1 셀 구조체(CE1) 및 제2 셀 구조체(CE2)는 각각 후술되는 제1 기판(100), 몰드 구조체(MS1, MS2), 층간 절연막(140), 복수의 채널 구조체(CH)들, 비트 라인(BL), 블록 분리 영역(WLC), 제1 관통 비아(184), 콘택 비아(190), 제1 배선 구조체(10)를 포함할 수 있다.
제1 페리 구조체(PE1) 및 제2 페리 구조체(PE2)은 각각 메모리 셀 어레이의 동작을 제어하는 주변 회로를 제공할 수 있다. 예를 들어, 제1 페리 구조체(PE1) 및 제2 페리 구조체(PE2)은 각각 후술되는 제2 기판(200), 복수의 회로 소자들(PT1~PT4) 및 제2 배선 구조체(20)를 포함할 수 있다.
몇몇 실시예에서, 제1 반도체 칩(S1)과 제2 반도체 칩(S2)은 실질적으로 동일한 반도체 칩들일 수 있다. 예를 들어, 제1 반도체 칩(S1)과 제2 반도체 칩(S2)은 동일한 제조 공정에 의해 제작된 반도체 칩들일 수 있다.
제1 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제1 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
제1 기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 몇몇 실시예에서, 제1 기판(100)의 제1 면(100a)은 후술되는 기판 부착막(202)과 대향될 수 있다. 또한, 제1 기판(100)은 셀 어레이 영역(CA), 확장 영역(EXT) 및 패드 영역(PAD)을 포함할 수 있다.
셀 어레이 영역(CA)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이가 형성될 수 있다. 메모리 셀 어레이에는 복수의 메모리 셀들 및 각각의 상기 메모리 셀들과 전기적으로 연결되는 복수의 채널 구조체(CH)들, 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 복수의 비트 라인(BL)들 등이 배치될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CA)의 주변에 배치될 수 있다. 확장 영역(EXT)에는 후술되는 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)이 계단 형태로 적층될 수 있다.
패드 영역(PAD)은 셀 어레이 영역(CA) 및 확장 영역(EXT) 주변에 배치될 수 있다. 예를 들어, 패드 영역(PAD)은 평면적 관점에서 셀 어레이 영역(CA) 및 확장 영역(EXT)을 둘러쌀 수 있다. 패드 영역(PAD)에는 후술되는 상부 입출력 패드(30a) 및 하부 입출력 패드(30b)가 배치될 수 있다.
몰드 구조체(MS1, MS2)는 제1 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 몰드 구조체(MS1, MS2)는 제1 기판(100)의 제1 면(100a) 상에 차례로 적층되는 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)을 포함할 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 제1 기판(100)의 제1 면(100a) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 제1 기판(100) 상에 형성될 수 있다. 제1 몰드 구조체(MS1)는 제1 기판(100) 상에 교대로 적층되는 복수의 제1 몰드 절연막(110)들 및 복수의 제1 게이트 전극들(ECL, GSL, WL11~WL1n)을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 각각의 제1 몰드 절연막(110)은 제1 기판(100)의 상면(예를 들어, 제1 면(100a))과 평행한 방향으로 연장되는 층상 구조일 수 있다. 또한, 제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 제1 몰드 절연막(110)은 제1 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 방향을 따라 교대로 적층될 수 있다.
몇몇 실시예에서, 제1 게이트 전극들(ECL, GSL, WL11~WL1n)은 제1 기판(100) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 도시된 것과 달리, 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 형성될 수 있다. 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 복수의 제2 몰드 절연막(112)들 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)을 포함할 수 있다. 예를 들어, 각각의 제2 게이트 전극들(WL21~WL2n, SSL) 및 각각의 제2 몰드 절연막(112)은 제1 기판(100)의 상면(예를 들어, 제1 면(100a))과 평행한 방향으로 연장되는 층상 구조일 수 있다. 또한, 제2 게이트 전극들(WL21~WL2n, SSL) 및 제2 몰드 절연막(112)은 제1 기판(100)의 상면과 교차하는 방향을 따라 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 제2 게이트 전극들(WL21~WL2n, SSL)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)을 포함할 수 있다.
제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 제2 게이트 전극들(WL21~WL2n, SSL)은 각각 도전 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 제2 게이트 전극들(WL21~WL2n, SSL)은 각각 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 몰드 절연막(110) 및 제2 몰드 절연막(112)은 각각 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(140)은 제1 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 층간 절연막(140)은 몰드 구조체(MS1, MS2)를 덮을 수 있다.
복수의 채널 구조체(CH)들은 각각 몰드 구조체(MS1, MS2)를 관통할 수 있다. 또한, 채널 구조체(CH)들은 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 교차할 수 있다. 예시적으로, 채널 구조체(CH)는 제1 기판(100)의 제1 면(100a)과 교차하는 방향으로 연장되는 필러(pillar) 모양(예를 들어, 원기둥 모양)일 수 있다.
채널 구조체(CH)는 셀 어레이 영역(CELL)의 몰드 구조체(MS1, MS2) 내에만 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 몰드 구조체(MS1, MS2)에 인가되는 스트레스를 경감하기 위해, 확장 영역(EXT)의 몰드 구조체(MS1, MS2) 내에 채널 구조체(CH)와 유사한 형상의 더미 채널 구조체가 형성될 수도 있음은 물론이다.
도 3a 및 도 3b에 도시된 것처럼, 채널 구조체(CH)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
반도체 패턴(130)은 몰드 구조체(MS1, MS2)를 관통하여 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 교차할 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 측면을 따라 연장될 수 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130) 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3b에 도시된 것처럼, 몇몇 실시예에 따른 반도체 메모리 장치는 소오스 구조체(300)를 더 포함할 수 있다.
소오스 구조체(300)는 제1 기판(100) 상에 형성될 수 있다. 소오스 구조체(300)는 제1 기판(100)과 몰드 구조체(MS1, MS2) 사이에 개재될 수 있다. 소오스 구조체(300)는 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 소오스 구조체(300)를 관통하여 제1 기판(100)과 접속될 수 있다. 예를 들어, 채널 구조체(CH)의 하부는 소오스 구조체(300)를 관통하여 제1 기판(100) 내에 매립될 수 있다. 소오스 구조체(300)는 채널 구조체(CH)의 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 소오스 구조체(300)는 정보 저장막(132)을 관통하여 반도체 패턴(130)과 접속될 수 있다.
몇몇 실시예에서, 반도체 패턴(130)에 인접하는 소오스 구조체(300)의 일부는 정보 저장막(132)을 향해 돌출된 형태를 가질 수 있다. 예를 들어, 반도체 패턴(130)에 인접하는 영역에서, 소오스 구조체(300)가 제3 방향(Z)으로 연장되는 길이는 더 길어질 수 있다. 이는, 소오스 구조체(300)를 형성하기 위해 정보 저장막(132)의 일부를 제거하는 식각 공정의 특성에 기인할 수 있다.
비트 라인(BL)은 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 예를 들어, 비트 라인(BL)은 층간 절연막(140) 상에 형성될 수 있다. 몇몇 실시예에서, 비트 라인(BL)은 몰드 구조체(MS1, MS2)와 후술되는 제2 기판(200) 사이에 개재될 수 있다.
비트 라인(BL)은 일 방향(예를 들어, 도 1의 제2 방향(Y))으로 연장되어 복수의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 비트 라인(BL)은 비트 라인 콘택(181)을 통해 복수의 채널 구조체(CH)들과 접속될 수 있다. 비트 라인 콘택(181)은 예를 들어, 층간 절연막(140)을 관통하여 비트 라인(BL)과 채널 구조체(CH)를 전기적으로 연결할 수 있다.
블록 분리 영역(WLC)은 비트 라인(BL)과 교차하는 방향(예를 들어, 도 1의 제1 방향(X))으로 연장되어 몰드 구조체(MS1, MS2)를 절단할 수 있다. 구체적으로 도시되지 않았으나, 블록 분리 영역(WLC)은 셀 어레이 영역(CELL) 및 확장 영역(EXT) 내에 형성되어 몰드 구조체(MS1, MS2)를 완전히 절단할 수 있다.
블록 분리 영역(WLC)은 몰드 구조체(MS1, MS2)를 절단하여 복수의 메모리 블록들을 형성할 수 있다. 예를 들어, 인접하는 2개의 블록 분리 영역(WLC)들에 의해 절단된 몰드 구조체(MS1, MS2)는 하나의 메모리 블록을 정의할 수 있다.
몇몇 실시예에서, 블록 분리 영역(WLC)은 절연 물질을 포함할 수 있다. 예를 들어, 블록 분리 영역(WLC)은 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 블록 분리 영역(WLC)은 도전 물질을 포함할 수도 있다. 예를 들어, 블록 분리 영역(WLC)은 도전 패턴 및 상기 도전 패턴으로부터 몰드 구조체(MS1, MS2)를 이격시키는 스페이서막을 포함할 수 있다. 상기 도전 패턴을 포함하는 블록 분리 영역(WLC)은 제1 기판(100) 내의 불순물 영역(미도시)과 접속되어 반도체 메모리 장치의 공통 소오스 라인(예를 들어, 도 1의 CSL)으로 제공될 수 있다.
확장 영역(EXT)에는 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속되는 게이트 콘택(182)이 형성될 수 있다. 예를 들어, 게이트 콘택(182)은 층간 절연막(140)을 관통하여 각각의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속될 수 있다. 몇몇 실시예에서, 게이트 콘택(182)의 폭은 제1 기판(100)의 제1 면(100a)에 가까워짐에 따라 감소할 수 있다.
제1 관통 비아(184)는 층간 절연막(140)을 관통할 수 있다. 예를 들어, 제1 관통 비아(184)는 제1 기판(100)의 제1 면(100a)과 교차하는 방향으로 연장되어 층간 절연막(140)을 관통할 수 있다.
몇몇 실시예에서, 제1 관통 비아(184)는 층간 절연막(140)과 접촉할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 층간 절연막(140)을 관통하는 제1 관통 비아 트렌치(184t)가 형성될 수 있다. 제1 관통 비아(184)는 제1 관통 비아 트렌치(184t) 내에 형성되어 층간 절연막(140)과 접촉할 수 있다.
몇몇 실시예에서, 제1 관통 비아(184)가 배치되는 영역에는 몰드 구조체(MS1, MS2)가 배치되지 않을 수 있다. 예를 들어, 제1 관통 비아(184)는 패드 영역(PAD) 내에 배치될 수 있다. 제1 관통 비아(184)는 제1 기판(100)의 제1 면(100a)과 평행한 방향에서 몰드 구조체(MS1, MS2)로부터 이격될 수 있다.
제1 관통 비아(184)는 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 기판(100)과 접속되는 제2 관통 비아(180)가 형성될 수 있다. 제2 관통 비아(180)는 예를 들어, 층간 절연막(140)을 관통하여 제1 기판(100)과 접속될 수 있다. 제2 관통 비아(180)는 제1 기판(100) 내의 불순물 영역(미도시)과 접속되어 반도체 메모리 장치의 공통 소오스 라인(예를 들어, 도 1의 CSL)으로 제공될 수 있다.
몇몇 실시예에서, 제2 관통 비아(180)가 배치되는 영역에는 몰드 구조체(MS1, MS2)가 배치되지 않을 수 있다. 예를 들어, 제2 관통 비아(180)는 패드 영역(PAD) 내에 배치될 수 있다. 제2 관통 비아(180)는 제1 기판(100)의 제1 면(100a)과 평행한 방향에서 몰드 구조체(MS1, MS2)로부터 이격될 수 있다.
제2 관통 비아(180)는 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
콘택 비아(190)는 제1 기판(100)을 관통할 수 있다. 예를 들어, 콘택 비아(190)는 제1 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 방향으로 연장되어 제1 기판(100)을 관통할 수 있다.
몇몇 실시예에서, 콘택 비아(190)는 제1 기판(100)과 접촉할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 기판(100)을 관통하는 콘택 비아 트렌치(190t)가 형성될 수 있다. 콘택 비아(190)는 콘택 비아 트렌치(190t) 내에 형성되어 제1 기판(100)과 접촉할 수 있다.
몇몇 실시예에서, 콘택 비아(190)는 제1 스페이서막(192) 및 제1 도전 패턴(194)을 포함할 수 있다. 제1 스페이서막(192)은 제1 기판(100)으로부터 제1 도전 패턴(194)을 이격시킬 수 있다. 예를 들어, 제1 스페이서막(192)은 콘택 비아 트렌치(190t)의 측면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 도전 패턴(194)은 제1 스페이서막(192) 상에 형성되어 콘택 비아 트렌치(190t)를 채울 수 있다. 즉, 제1 스페이서막(192)은 제1 도전 패턴(194)의 측면을 둘러쌀 수 있다.
제1 스페이서막(192)은 절연 물질을 포함할 수 있다. 이에 따라, 제1 스페이서막(192)은 제1 기판(100)으로부터 제1 도전 패턴(194)을 전기적으로 절연할 수 있다. 제1 스페이서막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 도전 패턴(194)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 콘택 비아(190)는 제1 관통 비아(184)와 접속될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 콘택 비아 트렌치(190t)는 제1 기판(100)을 관통하여 제1 관통 비아(184)를 노출시킬 수 있다. 제1 스페이서막(192)은 콘택 비아 트렌치(190t)의 하면을 따라 연장되지 않을 수 있고, 제1 도전 패턴(194)은 콘택 비아 트렌치(190t)의 하면을 따라 연장될 수 있다. 이에 따라, 제1 도전 패턴(194)은 제1 관통 비아(184)와 직접 접촉할 수 있고, 콘택 비아(190)는 제1 관통 비아(184)와 전기적으로 연결될 수 있다.
도 2a, 도 2b 및 도 4에서, 제1 관통 비아(184)와 콘택 비아(190)의 경계면은 제1 기판(100)의 제1 면(100a)과 공면(共面)에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 관통 비아(184)와 콘택 비아(190)의 경계면은 제1 면(100a)보다 낮게 위치할 수도 있고, 제1 면(100a)보다 높게 위치할 수도 있음은 물론이다.
몇몇 실시예에서, 콘택 비아(190)의 폭은 제1 기판(100)의 제2 면(100b)으로부터 제1 기판(100)의 제1 면(100a)을 향함에 따라 감소할 수 있다. 예를 들어, 콘택 비아 트렌치(190t)의 폭은 몰드 구조체(MS1, MS2)에 가까워짐에 따라 감소할 수 있다. 이에 따라, 제1 도전 패턴(194)의 폭 또한 몰드 구조체(MS1, MS2)에 가까워짐에 따라 감소할 수 있다.
몇몇 실시예에서, 콘택 비아(190)의 폭은 제1 관통 비아(184)의 폭보다 크게 형성될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 기판(100)의 제1 면(100a)에서, 콘택 비아 트렌치(190t)의 폭(W2)은 제1 관통 비아 트렌치(184t)의 폭(W1)보다 클 수 있다. 이러한 경우에, 콘택 비아(190)는 제1 관통 비아(184)와 안정적으로 접속될 수 있다.
몇몇 실시예에서, 제1 기판(100)의 제2 면(100b)을 덮는 보호 절연막(102)이 형성될 수 있다. 콘택 비아(190)는 보호 절연막(102) 및 제1 기판(100)을 관통하여 제1 관통 비아(184)와 접속될 수 있다. 예를 들어, 콘택 비아 트렌치(190t)는 보호 절연막(102) 및 제1 기판(100)을 관통하여 제1 관통 비아(184)를 노출시킬 수 있다.
제1 반도체 칩(S1)은 상부 입출력 패드(30a)를 포함할 수 있고, 제2 반도체 칩(S2)은 하부 입출력 패드(30b)를 포함할 수 있다.
상부 입출력 패드(30a) 및 하부 입출력 패드(30b)는 각각 제1 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 상부 입출력 패드(30a) 및 하부 입출력 패드(30b)는 각각 콘택 비아(190)와 접속될 수 있다. 예를 들어, 상부 입출력 패드(30a)는 제1 반도체 칩(S1)의 콘택 비아(190)와 접속될 수 있고, 하부 입출력 패드(30b)는 제2 반도체 칩(S2)의 콘택 비아(190)와 접속될 수 있다. 상부 입출력 패드(30a) 및 하부 입출력 패드(30b)는 각각 콘택 비아(190)를 통해 후술되는 회로 소자들(PT1~PT4) 중 적어도 하나(예를 들어, 제3 회로 소자(PT3))와 연결될 수 있다. 몇몇 실시예에서, 상부 입출력 패드(30a) 및 하부 입출력 패드(30b)는 각각 보호 절연막(102) 상에 형성될 수 있다.
상부 입출력 패드(30a) 및 하부 입출력 패드(30b)는 각각 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)이 배치되는 패키지 기판(예를 들어, 도 12의 2100) 등에 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)을 전기적으로 연결하는데 이용될 수 있다.
예시적으로, 상부 입출력 패드(30a)와 접속되는 상부 본딩 솔더(40a) 및 상부 본딩 와이어(50a)가 형성될 수 있다. 상부 본딩 솔더(40a)는 예를 들어, 제1 반도체 칩(S1)의 보호 절연막(102) 상에 형성되어 상부 입출력 패드(30a)를 덮을 수 있다. 상부 본딩 와이어(50a)는 예를 들어, 상부 본딩 솔더(40a)로부터 연장되어 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)이 배치되는 패키지 기판 등에 제1 반도체 칩(S1)을 전기적으로 연결할 수 있다.
또한, 예시적으로, 하부 입출력 패드(30b)와 접속되는 하부 본딩 솔더(40b) 및 하부 본딩 와이어(50b)가 형성될 수 있다. 하부 본딩 솔더(40b)는 예를 들어, 제2 반도체 칩(S2)의 보호 절연막(102) 상에 형성되어 하부 입출력 패드(30b)를 덮을 수 있다. 하부 본딩 와이어(50b)는 예를 들어, 하부 본딩 솔더(40b)로부터 연장되어 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)이 배치되는 패키지 기판 등에 제2 반도체 칩(S2)을 전기적으로 연결할 수 있다.
제1 배선 구조체(10)는 제1 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 예를 들어, 제1 배선 구조체(10)는 층간 절연막(140)을 덮을 수 있다. 제1 배선 구조체(10)는 제1 연결 배선(12) 및 제1 연결 비아(14)를 포함할 수 있다. 예를 들어, 층간 절연막(140) 상에 비트 라인(BL)을 덮는 제1 배선간 절연막(104)이 형성될 수 있다. 제1 연결 배선(12) 및 제1 연결 비아(14)는 제1 배선간 절연막(104) 내에 형성되어 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제1 배선 구조체(10)의 적어도 일부는 제1 배선간 절연막(104)의 표면으로부터 노출될 수 있다.
제2 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제2 기판(200)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
제2 기판(200)은 제1 기판(100)의 제1 면(100a)과 대향될 수 있다. 예를 들어, 제2 기판(200)은 제1 면(100a)과 대향되는 제3 면(200a) 및 제3 면(200a)과 반대되는 제4 면(200b)을 포함할 수 있다. 몇몇 실시예에서, 제1 반도체 칩(S1)의 제2 기판(200)의 제4 면(200b)은 제2 반도체 칩(S2)의 제2 기판(200)의 제4 면(200b)과 대향될 수 있다.
몇몇 실시예에서, 제2 기판(200)의 제3 면(200a) 상에 복수의 회로 소자들(PT1~PT4)이 형성될 수 있다. 회로 소자들(PT1~PT4)은 각각의 메모리 셀의 동작을 제어하는 주변 회로(예를 들어, 도 11의 디코더 회로(1110), 페이지 버퍼(1120), 로직 회로(1130) 등)를 제공할 수 있다.
각각의 회로 소자들(PT1~PT4)은 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 각각의 회로 소자들(PT1~PT4)은 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
제2 배선 구조체(20)는 제2 기판(200)의 제3 면(200a) 상에 형성될 수 있다. 예를 들어, 제2 배선 구조체(20)는 회로 소자들(PT1~PT4)을 덮을 수 있다. 제2 배선 구조체(20)는 제2 연결 배선(22) 및 제2 연결 비아(24)를 포함할 수 있다. 예를 들어, 제2 기판(200) 상에 회로 소자들(PT1~PT4)을 덮는 제2 배선간 절연막(204)이 형성될 수 있다. 제2 연결 배선(22) 및 제2 연결 비아(24)는 제2 배선간 절연막(204) 내에 형성되어 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제2 배선 구조체(20)의 적어도 일부는 제2 배선간 절연막(204)의 표면으로부터 노출될 수 있다.
몇몇 실시예에서, 제1 배선간 절연막(104)은 제2 배선간 절연막(204)에 부착될 수 있다. 제1 배선간 절연막(104)과 제2 배선간 절연막(204)이 부착됨에 따라, 제1 배선 구조체(10)와 제2 배선 구조체(20)는 전기적으로 연결될 수 있다. 예를 들어, 제1 배선간 절연막(104)으로부터 노출되는 제1 연결 배선(12)은 제2 배선간 절연막(204)으로부터 노출되는 제2 연결 배선(22)과 접촉할 수 있다. 제1 연결 배선(12)과 제2 연결 배선(22)은 예시적으로, 구리-구리 본딩(Cu to Cu bonding) 공정에 의해 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 연결 배선(12) 및 제2 연결 배선(22)은 각각 알루미늄(Al) 또는 텅스텐(W) 등의 다른 금속 물질을 포함할 수도 있음은 물론이다.
몇몇 실시예에서, 비트 라인(BL)은 제2 기판(200) 상의 제1 회로 소자(PT1)와 접속될 수 있다. 예를 들어, 비트 라인(BL)은 제1 배선 구조체(10) 및 제2 배선 구조체(20)를 통해 제1 회로 소자(PT1)와 접속될 수 있다. 제1 회로 소자(PT1)는 예를 들어, 페이지 버퍼(예를 들어, 도 11의 1120)를 제공할 수 있다.
몇몇 실시예에서, 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)은 제2 기판(200) 상의 제2 회로 소자(PT2)와 접속될 수 있다. 예를 들어, 제1 배선간 절연막(104) 내에 게이트 콘택(182)과 접속되는 제3 연결 배선(162)이 형성될 수 있다. 제3 연결 배선(162)은 제1 배선 구조체(10) 및 제2 배선 구조체(20)를 통해 제2 회로 소자(PT2)와 접속될 수 있다. 제2 회로 소자(PT2)는 예를 들어, 디코더 회로(예를 들어, 도 11의 1110)를 제공할 수 있다.
몇몇 실시예에서, 제1 관통 비아(184)는 제2 기판(200) 상의 제3 회로 소자(PT3)와 접속될 수 있다. 예를 들어, 제1 배선간 절연막(104) 내에 제4 연결 배선(164)이 형성될 수 있다. 제4 연결 배선(164)은 제1 배선 구조체(10) 및 제2 배선 구조체(20)를 통해 제3 회로 소자(PT3)와 접속될 수 있다. 이에 따라, 상부 입출력 패드(30a)는 제1 반도체 칩(S1)의 제3 회로 소자(PT3)와 연결될 수 있고, 하부 입출력 패드(30b)는 제2 반도체 칩(S2)의 제3 회로 소자(PT3)와 연결될 수 있다. 제3 회로 소자(PT3)는 예를 들어, 로직 회로(예를 들어, 도 11의 1130)를 제공할 수 있다.
기판 부착막(202)은 제1 반도체 칩(S1)과 제2 반도체 칩(S2) 사이에 개재되어 제1 반도체 칩(S1)과 제2 반도체 칩(S2)을 부착할 수 있다. 기판 부착막(202)은 제2 기판(200)의 제4 면(200b) 상에 형성되어 제1 페리 구조체(PE1)와 제2 페리 구조체(PE2)를 부착할 수 있다. 일례로, 기판 부착막(202)은 제1 반도체 칩(S1)의 제2 기판(200)과 제2 반도체 칩(S2)의 제2 기판(200)을 부착할 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 메모리 장치는, 서로 반대되는 면에 배치되는 상부 입출력 패드(30a) 및 하부 입출력 패드(30b)를 구비할 수 있다. 예를 들어, 도 2a에 도시된 것처럼, 상부 입출력 패드(30a)는 몇몇 실시예에 따른 반도체 메모리 장치의 상부에 배치될 수 있고, 하부 입출력 패드(30b)는 몇몇 실시예에 따른 반도체 메모리 장치의 하부에 배치될 수 있다.
또한, 상술한 것처럼, 서로 반대되는 면에 배치되는 상부 입출력 패드(30a) 및 하부 입출력 패드(30b)는 각각 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)이 배치되는 패키지 기판(예를 들어, 도 12의 2100) 등에 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)을 전기적으로 연결하는데 이용될 수 있다. 이에 따라, 패키지 기판과의 연결이 자유로워 설계가 용이한 반도체 메모리 장치가 제공될 수 있다.
몇몇 실시예에서, 기판 부착막(202)은 제1 부착막(202a) 및 제2 부착막(202b)을 포함할 수 있다. 제1 부착막(202a)은 제1 반도체 칩(S1)의 제2 기판(200)의 제4 면(200b)을 덮을 수 있다. 제2 부착막(202b)은 제2 반도체 칩(S2)의 제2 기판(200)의 제4 면(200b)을 덮을 수 있다. 제1 부착막(202a)은 제2 부착막(202b)에 부착될 수 있다. 제1 부착막(202a)과 제2 부착막(202b)이 부착됨에 따라, 기판 부착막(202)은 제1 반도체 칩(S1)과 제2 반도체 칩(S2)을 부착할 수 있다.
제1 부착막(202a)과 제2 부착막(202b)이 부착되는 경계면(AS)이 존재하는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 부착막(202a)이 제2 부착막(202b)에 부착됨에 따라, 경계면(AS)은 존재하지 않을 수도 있음은 물론이다.
제1 부착막(202a)과 제2 부착막(202b)은 예시적으로, 산화물-산화물 본딩(oxide to oxide bonding) 공정에 의해 부착될 수 있다. 예를 들어, 제1 부착막(202a) 및 제2 부착막(202b)은 각각 실리콘 산화물을 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 부착막(202a)이 제2 부착막(202b)에 부착되기만 한다면, 제1 부착막(202a) 및 제2 부착막(202b)을 구성하는 물질은 제한되지 않는다. 예를 들어, 제1 부착막(202a) 및 제2 부착막(202b)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
도 5는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다. 도 6은 도 5의 R4 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 및 도 6을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 기판 부착막(202)은 제1 부착 패드(210a) 및 제2 부착 패드(210b)를 더 포함할 수 있다.
제1 부착 패드(210a)는 제1 부착막(202a) 내에 배치될 수 있다. 제1 부착 패드(210a)는 제1 부착막(202a)의 표면으로부터 노출될 수 있다. 예를 들어, 도시된 것처럼, 제1 부착 패드(210a)는 제1 부착막(202a)의 하면으로부터 노출될 수 있다.
제2 부착 패드(210b)는 제2 부착막(202b) 내에 배치될 수 있다. 제2 부착 패드(210b)는 제2 부착막(202b)의 표면으로부터 노출될 수 있다. 예를 들어, 도시된 것처럼, 제2 부착 패드(210b)는 제2 부착막(202b)의 상면으로부터 노출될 수 있다.
제1 부착막(202a)이 제2 부착막(202b)에 부착됨에 따라, 제1 부착 패드(210a)는 제2 부착 패드(210b)에 부착될 수 있다. 제1 부착 패드(210a)와 제2 부착 패드(210b)는 예시적으로, 구리-구리 본딩(Cu to Cu bonding) 공정에 의해 부착될 수 있다. 예를 들어, 제1 부착 패드(210a) 및 제2 부착 패드(210b)는 각각 구리(Cu)를 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 부착 패드(210a) 및 제2 부착 패드(210b)는 각각 알루미늄(Al) 또는 텅스텐(W) 등의 다른 금속 물질을 포함할 수도 있음은 물론이다.
몇몇 실시예에서, 제1 부착 패드(210a)와 접속되는 제3 연결 비아(215a) 및 제2 부착 패드(210b)와 접속되는 제4 연결 비아(215b)가 형성될 수 있다.
제3 연결 비아(215a)는 제1 반도체 칩(S1)의 제2 기판(200)을 관통할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제1 반도체 칩(S1)의 제2 기판(200)을 관통하는 제1 연결 비아 트렌치(215ta)가 형성될 수 있다. 제3 연결 비아(215a)는 제1 연결 비아 트렌치(215ta)를 채울 수 있다. 몇몇 실시예에서, 제3 연결 비아(215a)는 제1 부착막(202a)을 관통하여 제1 부착 패드(210a)와 접속될 수 있다.
몇몇 실시예에서, 제3 연결 비아(215a)는 제2 스페이서막(217a) 및 제2 도전 패턴(219a)을 포함할 수 있다. 제2 스페이서막(217a)은 제1 반도체 칩(S1)의 제2 기판(200)으로부터 제2 도전 패턴(219a)을 이격시킬 수 있다. 예를 들어, 제2 스페이서막(217a)은 제1 연결 비아 트렌치(215ta)의 측면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제2 도전 패턴(219a)은 제2 스페이서막(217a) 상에 형성되어 제1 연결 비아 트렌치(215ta)를 채울 수 있다.
제4 연결 비아(215b)는 제2 반도체 칩(S2)의 제2 기판(200)을 관통할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제2 반도체 칩(S2)의 제2 기판(200)을 관통하는 제2 연결 비아 트렌치(215tb)가 형성될 수 있다. 제4 연결 비아(215b)는 제2 연결 비아 트렌치(215tb)를 채울 수 있다. 몇몇 실시예에서, 제4 연결 비아(215b)는 제2 부착막(202b)을 관통하여 제2 부착 패드(210b)와 접속될 수 있다.
몇몇 실시예에서, 제4 연결 비아(215b)는 제3 스페이서막(217b) 및 제3 도전 패턴(219b)을 포함할 수 있다. 제3 스페이서막(217b)은 제2 반도체 칩(S2)의 제2 기판(200)으로부터 제3 도전 패턴(219b)을 이격시킬 수 있다. 예를 들어, 제3 스페이서막(217b)은 제2 연결 비아 트렌치(215tb)의 측면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제3 도전 패턴(219b)은 제3 스페이서막(217b) 상에 형성되어 제1 연결 비아 트렌치(215ta)를 채울 수 있다.
제1 부착 패드(210a)는 제2 부착 패드(210b)에 부착될 수 있으므로, 제3 연결 비아(215a)와 제4 연결 비아(215b)는 전기적으로 연결될 수 있다. 이에 따라, 몇몇 실시예에서, 제1 반도체 칩(S1)과 제2 반도체 칩(S2)은 전기적으로 연결될 수 있다.
도 7은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다. 도 8은 도 7의 R5 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)은 각각 제3 관통 비아(170)를 더 포함할 수 있다.
제3 관통 비아(170)는 몰드 구조체(MS1, MS2)를 관통하여 콘택 비아(190)와 접속될 수 있다. 예를 들어, 도 8에 도시된 것처럼, 제1 기판(100)의 제1 면(100a)과 교차하는 방향으로 연장되어 몰드 구조체(MS1, MS2)를 관통하는 제2 관통 비아 트렌치(170t)가 형성될 수 있다. 제3 관통 비아(170)는 제2 관통 비아 트렌치(170t) 내에 형성될 수 있다.
몇몇 실시예에서, 제3 관통 비아(170)는 제4 스페이서막(172) 및 제4 도전 패턴(174)을 포함할 수 있다. 제4 스페이서막(172)은 몰드 구조체(MS1, MS2)로부터 제4 도전 패턴(174)을 이격시킬 수 있다. 예를 들어, 제4 스페이서막(172)은 각각의 제2 관통 비아 트렌치(170t)의 측면의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제4 도전 패턴(174)은 제4 스페이서막(172) 상에 형성되어 각각의 제2 관통 비아 트렌치(170t)을 채울 수 있다. 즉, 제4 스페이서막(172)은 제4 도전 패턴(174)의 측면을 둘러쌀 수 있다.
제4 스페이서막(172)은 절연 물질을 포함할 수 있다. 이에 따라, 제4 스페이서막(172)은 몰드 구조체(MS1, MS2)로부터 제4 도전 패턴(174)을 전기적으로 절연할 수 있다. 제4 스페이서막(172)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제4 도전 패턴(174)은 각각 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 관통 비아(170)의 폭은 제1 기판(100)에 가까워짐에 따라 감소할 수 있다. 예를 들어, 제2 관통 비아 트렌치(170t)의 폭은 각각 제1 기판(100)에 가까워짐에 따라 감소할 수 있다. 이에 따라, 제4 도전 패턴(174)의 폭 또한 제1 기판(100)에 가까워짐에 따라 감소할 수 있다.
몇몇 실시예에서, 콘택 비아(190)는 제3 관통 비아(170)와 접속될 수 있다. 예를 들어, 도 8에 도시된 것처럼, 콘택 비아 트렌치(190t)는 제1 기판(100)을 관통하여 제3 관통 비아(170)를 노출시킬 수 있다. 이에 따라, 제1 도전 패턴(194)은 제4 도전 패턴(174)과 직접 접촉할 수 있고, 콘택 비아(190)는 제3 관통 비아(170)와 전기적으로 연결될 수 있다.
도 7 및 도 8에서, 제3 관통 비아(170)와 콘택 비아(190)의 경계면은 제1 기판(100)의 제1 면(100a)과 공면(共面)에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제3 관통 비아(170)와 콘택 비아(190)의 경계면은 제1 면(100a)보다 낮게 위치할 수도 있고, 제1 면(100a)보다 높게 위치할 수도 있음은 물론이다.
몇몇 실시예에서, 콘택 비아(190)의 폭은 제3 관통 비아(170)의 폭보다 크게 형성될 수 있다. 예를 들어, 도 8에 도시된 것처럼, 제1 기판(100)의 제1 면(100a)에서, 콘택 비아 트렌치(190t)의 폭(W2)은 제2 관통 비아 트렌치(170t)의 폭(W3)보다 클 수 있다. 이러한 경우에, 콘택 비아(190)는 제3 관통 비아(170)와 안정적으로 접속될 수 있다.
몇몇 실시예에서, 제3 관통 비아(170)는 제2 기판(200) 상의 제4 회로 소자(PT4)와 접속될 수 있다. 예를 들어, 제1 배선간 절연막(104) 내에 제5 연결 배선(166)이 형성될 수 있다. 제5 연결 배선(166)은 제1 배선 구조체(10) 및 제2 배선 구조체(20)를 통해 제4 회로 소자(PT4)와 접속될 수 있다. 이에 따라, 상부 입출력 패드(30a)는 제1 반도체 칩(S1)의 제4 회로 소자(PT4)와 연결될 수 있고, 하부 입출력 패드(30b)는 제2 반도체 칩(S2)의 제4 회로 소자(PT4)와 연결될 수 있다. 제4 회로 소자(PT4)는 예를 들어, 로직 회로(예를 들어, 도 11의 1130)를 제공할 수 있다.
도 9는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 내지 제4 반도체 칩(S1, S2, S3, S4), 기판 부착막(202) 및 칩 부착막(400)을 포함할 수 있다.
제3 반도체 칩(S3)은 제3 셀 구조체(CE3) 및 제3 페리 구조체(PE3)를 포함할 수 있다. 제4 반도체 칩(S4)은 제4 셀 구조체(CE4) 및 제4 페리 구조체(PE4)를 포함할 수 있다.
제3 셀 구조체(CE3) 및 제4 셀 구조체(CE4)는 각각 적어도 하나의 메모리 블록을 포함하는 메모리 셀 어레이를 제공할 수 있다. 예를 들어, 제3 셀 구조체(CE3) 및 제4 셀 구조체(CE4)는 각각 상술한 제1 기판(100), 몰드 구조체(MS1, MS2), 층간 절연막(140), 복수의 채널 구조체(CH)들, 비트 라인(BL), 블록 분리 영역(WLC), 제1 관통 비아(184), 콘택 비아(190), 제1 배선 구조체(10)를 포함할 수 있다.
제3 페리 구조체(PE3) 및 제4 페리 구조체(PE4)은 각각 메모리 셀 어레이의 동작을 제어하는 주변 회로를 제공할 수 있다. 예를 들어, 제3 페리 구조체(PE3) 및 제4 페리 구조체(PE4)은 각각 상술한 제2 기판(200), 복수의 회로 소자들(PT1~PT4) 및 제2 배선 구조체(20)를 포함할 수 있다.
몇몇 실시예에서, 제3 반도체 칩(S3)과 제4 반도체 칩(S4)은 실질적으로 동일한 반도체 칩들일 수 있다. 예를 들어, 제3 반도체 칩(S3)과 제4 반도체 칩(S4)은 동일한 제조 공정에 의해 제작된 반도체 칩들일 수 있다.
몇몇 실시예에서, 기판 부착막(202)은 제3 반도체 칩(S3)과 제4 반도체 칩(S4) 사이에 개재되어 제3 반도체 칩(S3)과 제4 반도체 칩(S4)을 부착할 수 있다. 기판 부착막(202)은 제2 기판(200)의 제4 면(200b) 상에 형성되어 제3 페리 구조체(PE3)와 제4 페리 구조체(PE4)를 부착할 수 있다. 일례로, 기판 부착막(202)은 제3 반도체 칩(S3)의 제2 기판(200)과 제4 반도체 칩(S4)의 제2 기판(200)을 부착할 수 있다.
칩 부착막(400)은 기판 부착막(202)이 형성되지 않는 영역에서 제1 내지 제4 반도체 칩(S1, S2, S3, S4)을 상호 부착할 수 있다. 예를 들어, 도시된 것처럼, 칩 부착막(400)은 제2 반도체 칩(S2)과 제3 반도체 칩(S3) 사이에 개재되어 제2 반도체 칩(S2)과 제3 반도체 칩(S3)을 부착할 수 있다.
몇몇 실시에에서, 칩 부착막(400)은 제1 기판(100)의 제2 면(100b) 상에 형성되어 제2 셀 구조체(CE2)와 제3 셀 구조체(CE3)를 부착할 수 있다. 일례로, 칩 부착막(400)은 제2 반도체 칩(S2)의 보호 절연막(102)과 제3 반도체 칩(S3)의 보호 절연막(102)을 부착할 수 있다.
칩 부착막(400)은 다이 어태치 필름(DAF; die attach film), 웨이퍼 테이프, 또는 이들이 적층된 형태일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 내지 제4 반도체 칩(S1, S2, S3, S4)이 상호 부착되기만 한다면, 칩 부착막(400)을 구성하는 물질은 제한되지 않는다.
몇몇 실시예에서, 기판 부착막(202)의 두께(TH1)는 칩 부착막(400)의 두께(TH2)보다 작을 수 있다. 예시적으로, 칩 부착막(400)의 두께(TH2)는 약 10 μm 내지 약 30 μm일 수 있고, 기판 부착막(202)의 두께(TH1)는 약 1 μm 내지 약 10 μm일 수 있다.
반도체 패키지의 소형화 요구에 따라, 적층된 반도체 칩들의 두께를 감소시킬 수 있는 방법이 연구되고 있다. 그러나, 반도체 칩들을 부착하기 위해 반도체 칩들마다 칩 부착막(400; 예를 들어, 다이 어태치 필름(DAF))을 이용한다면, 상대적으로 두꺼운 다이 어태치 필름의 두께로 인하여 적층된 반도체 칩들의 두께를 감소시키는데 한계가 있다. 또한, 이는 반도체 패키지의 뒤틀림(warpage)을 유발하여 반도체 패키지의 신뢰성을 저하시키는 원인이 된다.
이와 달리, 몇몇 실시예에 따른 반도체 메모리 장치는 상대적으로 얇은 두께의 기판 부착막(202)을 구비함으로써 칩 부착막(400)의 사용을 절감할 수 있다. 구체적으로, 상술한 것처럼, 기판 부착막(202)은 적층되는 반도체 칩들 중 일부 반도체 칩들(예를 들어, 제1 반도체 칩(S1) 및 제2 반도체 칩(S2)) 사이에 개재되어 기판 부착막(202)을 대체할 수 있다. 예시적으로, 기판 부착막(202)은 산화물-산화물 본딩 공정에 의해 형성될 수 있으므로, 칩 부착막(400)에 비해 상대적으로 얇은 두께로 형성될 수 있다. 이에 따라, 적층된 반도체 칩들의 두께가 감소될 수 있고, 뒤틀림(warpage)이 방지되어 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제3 반도체 칩(S3) 및 제4 반도체 칩(S4)은 칩 부착막(400)에 의해 제1 반도체 칩(S1) 또는 제2 반도체 칩(S2)에 부착될 수 있다.
예시적으로, 칩 부착막(400)은 제1 반도체 칩(S1)과 제3 반도체 칩(S3) 사이에 개재되어 제1 반도체 칩(S1)과 제3 반도체 칩(S3)을 부착할 수 있다. 또한, 칩 부착막(400)은 제2 반도체 칩(S2)과 제4 반도체 칩(S4) 사이에 개재되어 제2 반도체 칩(S2)과 제4 반도체 칩(S4)을 부착할 수 있다.
몇몇 실시예에서, 제3 반도체 칩(S3)은 페리 구조체를 구비하지 않을 수 있다. 예를 들어, 제3 반도체 칩(S3)은 제3 셀 구조체(CE3)를 포함하며 제3 페리 구조체(도 9의 PE3)를 포함하지 않을 수 있다. 몇몇 실시예에서, 제3 반도체 칩(S3)은 제1 반도체 칩(S1)에 부착되어 제1 페리 구조체(PE1)를 공유할 수 있다. 예를 들어, 제3 셀 구조체(CE3)는 본딩 와이어 등의 연결 구조체(미도시)를 통해 제1 페리 구조체(PE1)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제4 반도체 칩(S4)은 페리 구조체를 구비하지 않을 수 있다. 예를 들어, 제4 반도체 칩(S4)은 제4 셀 구조체(CE4)를 포함하며 제4 페리 구조체(도 9의 PE4)를 포함하지 않을 수 있다. 몇몇 실시예에서, 제4 반도체 칩(S4)은 제2 반도체 칩(S2)에 부착되어 제2 페리 구조체(PE2)를 공유할 수 있다. 예를 들어, 제4 셀 구조체(CE4)는 본딩 와이어 등의 연결 구조체(미도시)를 통해 제2 페리 구조체(PE2)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제3 반도체 칩(S3)의 제1 기판(100)의 제1 면(100a)은 칩 부착막(400)과 대향될 수 있다. 예를 들어, 칩 부착막(400)은 제3 반도체 칩(S3)의 제1 배선간 절연막(104) 상에 형성되어 제1 셀 구조체(CE1)와 제3 셀 구조체(CE3)를 부착할 수 있다. 일례로, 칩 부착막(400)은 제1 반도체 칩(S1)의 보호 절연막(102)과 제3 반도체 칩(S3)의 제1 배선간 절연막(104)을 부착할 수 있다.
몇몇 실시예에서, 제4 반도체 칩(S4)의 제1 기판(100)의 제1 면(100a)은 칩 부착막(400)과 대향될 수 있다. 예를 들어, 칩 부착막(400)은 제4 반도체 칩(S4)의 제1 배선간 절연막(104) 상에 형성되어 제1 셀 구조체(CE1)와 제3 셀 구조체(CE3)를 부착할 수 있다. 일례로, 칩 부착막(400)은 제1 반도체 칩(S1)의 보호 절연막(102)과 제3 반도체 칩(S3)의 제1 배선간 절연막(104)을 부착할 수 있다.
이하에서, 도 1 내지 도 17을 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 설명한다.
도 11은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 블록도이다. 도 12는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 개략적인 사시도이다. 도 13 내지 도 17은 도 12의 I-I'를 따라서 절단한 다양한 개략적인 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11를 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 반도체 메모리 장치(1100) 및 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 메모리 장치(1100)는 비휘발성 메모리 장치(예를 들어, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 10을 이용하여 상술한 반도체 메모리 장치일 수 있다.
반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다. 입출력 패드(1101)는 예를 들어, 도 1 내지 도 10을 이용하여 상술한 상부 입출력 패드(30a) 및 하부 입출력 패드(30b) 중 적어도 하나일 수 있다. 입출력 연결 배선(1135)은 예를 들어, 도 1 내지 도 10을 이용하여 상술한 제1 관통 비아(184) 또는 콘택 비아(190)일 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 반도체 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터(MCT)들에 기록하고자 하는 데이터, 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터(MCT)들로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 메모리 장치(1100)를 제어할 수 있다.
도 12을 참조하면, 몇몇 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물들(50a, 50b), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물들(50a, 50b)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 10을 이용하여 상술한 몰드 구조체(MS1, MS2) 및 채널 구조체(CH)들을 포함할 수 있다. 즉, 반도체 칩들(2200)은 예를 들어, 도 1 내지 도 10을 이용하여 상술한 제1 반도체 칩(S1) 또는 제2 반도체 칩(S2)일 수 있다.
몇몇 실시예에서, 연결 구조물들(50a, 50b)은 반도체 칩들(2200)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 12 및 도 13을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(50a, 50b)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 12와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(S1, S2, S3, S4) 각각은 셀 구조체(CE1, CE2, CE3, CE4) 및 페리 구조체(PE1, PE2, PE3, PE4)를 포함할 수 있다. 셀 구조체(CE1, CE2, CE3, CE4)는 예를 들어, 도 1 내지 도 10을 이용하여 상술한 제1 기판(100)을 포함할 수 있다. 또한, 도시된 것처럼, 셀 구조체(CE1, CE2, CE3, CE4)는 몰드 구조체(MS1, MS2), 채널 구조체(CH), 비트 라인(BL), 블록 분리 영역(WLC), 제1 관통 비아(184) 및 콘택 비아(190)를 포함할 수 있다. 페리 구조체(PE1, PE2, PE3, PE4)는 예를 들어, 도 1 내지 도 10을 이용하여 상술한 제2 기판(200)을 포함할 수 있다.
몇몇 실시예에서, 반도체 칩들(S1, S2, S3, S4) 각각은 웨이퍼 본딩 방식으로 접합된 셀 구조체(CE1, CE2, CE3, CE4) 및 페리 구조체(PE1, PE2, PE3, PE4)를 포함할 수 있다. 예를 들어, 셀 구조체(CE1, CE2, CE3, CE4) 및 페리 구조체(PE1, PE2, PE3, PE4)는 구리-구리 본딩(Cu to Cu bonding) 공정에 의해 연결될 수 있다.
몇몇 실시예에서, 칩 부착막(400)은 패키지 기판(2000) 상에 반도체 칩들(S1, S2, S3, S4)을 부착할 수 있다. 일례로, 칩 부착막(400)은 패키지 기판(2000) 상에 제4 반도체 칩(S4)을 부착할 수 있다.
몇몇 실시에에서, 칩 부착막(400)은 제1 기판(100)의 제2 면(100b) 상에 형성되어 제2 셀 구조체(CE2)와 제3 셀 구조체(CE3)를 부착할 수 있다. 일례로, 칩 부착막(400)은 제2 셀 구조체(CE2)와 제3 셀 구조체(CE3)를 부착할 수 있다.
몇몇 실시예에서, 제2 반도체 칩(S2)은 제3 반도체 칩(S3)에 오버행(overhang) 영역을 형성하며 제3 반도체 칩(S3) 상에 적층될 수 있다. 예를 들어, 적층된 제2 반도체 칩(S2)과 제3 반도체 칩(S3)은 계단 형태일 수 있다. 즉, 제2 반도체 칩(S2)은 제3 반도체 칩(S3)의 일부를 노출시킬 수 있고, 노출된 제3 반도체 칩(S3)의 일부는 제2 반도체 칩(S2)의 일면으로부터 돌출되는 형상을 가질 수 있다.
반도체 칩들(S1, S2, S3, S4)은 연결 구조물들(50a, 50b)에 의해 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 예를 들어, 반도체 칩들(S1, S2, S3, S4)은 각각 상부 본딩 와이어(50a) 또는 하부 본딩 와이어(50b)를 통해 서로 전기적으로 연결되거나, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다.
일례로, 제1 반도체 칩(S1) 및 제3 반도체 칩(S3)은 상부 입출력 패드(30a)와 접속되는 상부 본딩 솔더(40a) 및 상부 본딩 와이어(50a)를 통해 패키지 상부 패드들(2130)과 연결될 수 있다. 일례로, 제2 반도체 칩(S2) 및 제4 반도체 칩(S4)은 하부 입출력 패드(30b)와 접속되는 하부 본딩 솔더(40b) 및 하부 본딩 와이어(50b)를 통해 패키지 상부 패드들(2130)과 연결될 수 있다.
도 12, 도 14 및 도 15를 참조하면, 몇몇 실시예에 따른 전자 시스템(2000)에서, 반도체 칩들(S1, S2, S3, S4)은 각각 오버행 영역을 형성하며 적층될 수 있다.
일례로, 도 14에 도시된 것처럼, 반도체 칩들(S1, S2, S3, S4)은 계단 형태로 적층될 수 있다. 다른 예로, 도 15에 도시된 것처럼, 반도체 칩들(S1, S2, S3, S4)은 지그재그(zigzag) 형태로 적층될 수 있다.
도 14 및 도 15에서, 제1 반도체 칩(S1) 및 제3 반도체 칩(S3)은 상부 입출력 패드(30a)를 통해 패키지 상부 패드들(2130)과 연결되고, 제2 반도체 칩(S2) 및 제4 반도체 칩(S4)은 하부 입출력 패드(30b)를 통해 패키지 상부 패드들(2130)과 연결되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다.
도 12, 도 16 및 도 17을 참조하면, 몇몇 실시예에 따른 전자 시스템(2000)에서, 제3 반도체 칩(S3) 및 제4 반도체 칩(S4)은 칩 부착막(400)에 의해 제1 반도체 칩(S1) 또는 제2 반도체 칩(S2)에 부착될 수 있다.
예시적으로, 칩 부착막(400)은 제1 반도체 칩(S1)과 제3 반도체 칩(S3) 사이에 개재되어 제1 반도체 칩(S1)과 제3 반도체 칩(S3)을 부착할 수 있다. 또한, 칩 부착막(400)은 제2 반도체 칩(S2)과 제4 반도체 칩(S4) 사이에 개재되어 제2 반도체 칩(S2)과 제4 반도체 칩(S4)을 부착할 수 있다.
몇몇 실시예에서, 제2 반도체 칩(S2)은 제4 반도체 칩(S4)에 오버행 영역을 형성하며 제4 반도체 칩(S4) 상에 적층될 수 있다. 예를 들어, 적층된 제2 반도체 칩(S2)과 제4 반도체 칩(S4)은 계단 형태일 수 있다.
몇몇 실시예에서, 제3 반도체 칩(S3)은 제1 반도체 칩(S1)에 오버행 영역을 형성하며 제1 반도체 칩(S1) 상에 적층될 수 있다. 예를 들어, 적층된 제3 반도체 칩(S3)과 제1 반도체 칩(S1)은 계단 형태일 수 있다.
도 16 및 도 17에서, 제1 반도체 칩(S1), 제3 반도체 칩(S3) 및 제4 반도체 칩(S4)은 상부 입출력 패드(30a)를 통해 패키지 상부 패드들(2130)과 연결되고, 제2 반도체 칩(S2)은 하부 입출력 패드(30b)를 통해 패키지 상부 패드들(2130)과 연결되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 배선 구조체 12: 제1 연결 배선
14: 제1 연결 비아 20: 제2 배선 구조체
22: 제2 연결 배선 24: 제1 연결 비아
30a: 상부 입출력 패드 30b: 하부 입출력 패드
40a: 상부 본딩 솔더 40b: 하부 본딩 솔더
50a: 상부 본딩 와이어 50b: 하부 본딩 와이어
100: 제1 기판 100a: 제1 면
100b: 제2 면 102: 보호 절연막
104: 제1 배선간 절연막 110: 제1 몰드 절연막
112: 제2 몰드 절연막 140: 층간 절연막
150: 절단 패턴 160: 비트 라인 콘택
162: 게이트 콘택 164: 연결 콘택
170: 제3 연결 배선 172: 제4 연결 배선
180a: 제1 관통 비아 180b: 제2 관통 비아
182a: 제1 스페이서막 182b: 제2 스페이서막
184a: 제1 도전 패턴 184b: 제2 도전 패턴
190: 콘택 비아
BL: 비트 라인 CAC: 셀 게이트 절단 영역
CELL: 셀 어레이 영역 CH: 채널 구조체
CNC: 확장 게이트 절단 영역 EXT: 확장 영역
MS1, MS2: 몰드 구조체 PT1~PT6: 회로 소자
SC: 스트링 절단 영역 WLC 블록 분리 영역

Claims (10)

  1. 상부 입출력 패드를 포함하는 제1 반도체 칩;
    하부 입출력 패드를 포함하는 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 부착하는 기판 부착막을 포함하되,
    각각의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은,
    상기 기판 부착막과 대향되는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는 제1 기판과,
    상기 제1 기판의 상기 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체와,
    상기 몰드 구조체를 관통하여, 상기 복수의 게이트 전극들과 교차하는 채널 구조체와,
    상기 제1 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 기판과,
    상기 제2 기판의 상기 제3 면 상의 제1 회로 소자와,
    상기 제1 기판을 관통하며, 상기 제1 회로 소자와 접속되는 콘택 비아를 더 포함하고,
    상기 기판 부착막은 상기 제1 반도체 칩의 상기 제2 기판과 상기 제2 반도체 칩의 상기 제2 기판을 부착하고,
    상기 상부 입출력 패드는 상기 제1 반도체 칩의 상기 제2 면 상에 배치되어 상기 제1 반도체 칩의 상기 콘택 비아와 접촉하고,
    상기 하부 입출력 패드는 상기 제2 반도체 칩의 상기 제2 면 상에 배치되어 상기 제2 반도체 칩의 상기 콘택 비아와 접촉하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    각각의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은,
    상기 제1 기판의 상기 제1 면 상에, 상기 몰드 구조체를 덮는 층간 절연막과,
    상기 층간 절연막을 관통하여 상기 제1 회로 소자와 상기 콘택 비아를 연결하는 관통 비아를 더 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    각각의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은,
    상기 층간 절연막을 덮는 제1 배선간 절연막과,
    상기 제1 배선간 절연막에 부착되며 상기 제1 회로 소자를 덮는 제2 배선간 절연막을 더 포함하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 기판 부착막은, 상기 제1 반도체 칩의 상기 제4 면을 덮는 제1 부착막과, 상기 제1 부착막에 부착되며 상기 제2 반도체 칩의 상기 제4 면을 덮는 제2 부착막을 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 기판 부착막은, 상기 제1 부착막 내의 제1 부착 패드와, 상기 제2 부착막 내에 상기 제1 부착 패드와 부착되는 제2 부착 패드를 더 포함하는 반도체 메모리 장치.
  6. 상부 입출력 패드를 포함하는 제1 반도체 칩; 및
    하부 입출력 패드를 포함하며 상기 제1 반도체 칩에 부착되는 제2 반도체 칩을 포함하되,
    각각의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은,
    서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판과,
    상기 제1 기판의 상기 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체와,
    상기 몰드 구조체를 관통하여, 상기 복수의 게이트 전극들과 교차하는 채널 구조체와,
    상기 제1 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 기판과,
    상기 제1 기판을 관통하는 콘택 비아를 더 포함하고,
    상기 제1 반도체 칩의 상기 제4 면은 상기 제2 반도체 칩의 상기 제4 면과 대향되고,
    상기 상부 입출력 패드는 상기 제1 반도체 칩의 상기 콘택 비아와 접속되고,
    상기 하부 입출력 패드는 상기 제2 반도체 칩의 상기 콘택 비아와 접속되는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    각각의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은, 상기 제2 기판의 상기 제3 면 상의 회로 소자를 더 포함하고,
    상기 콘택 비아는 상기 회로 소자와 접속되는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 콘택 비아는, 도전 패턴과, 상기 도전 패턴의 측면을 따라 연장되어 상기 제1 기판으로부터 상기 도전 패턴을 분리하는 스페이서막을 포함하는 반도체 메모리 장치.
  9. 제 6항에 있어서,
    각각의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은,
    상기 제1 기판의 상기 제1 면 상에, 상기 몰드 구조체를 덮는 층간 절연막과,
    상기 층간 절연막을 관통하여 상기 콘택 비아와 접속되는 제1 관통 비아를 더 포함하는 반도체 메모리 장치.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 메모리 장치; 및
    상기 메인 기판 상에서 상기 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는, 상부 입출력 패드를 포함하는 제1 반도체 칩과, 하부 입출력 패드를 포함하며 상기 제1 반도체 칩에 부착되는 제2 반도체 칩을 포함하고,
    각각의 상기 제1 반도체 칩 및 상기 제2 반도체 칩은,
    서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판과,
    상기 제1 기판의 상기 제1 면 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체와,
    상기 몰드 구조체를 관통하여, 상기 복수의 게이트 전극들과 교차하는 채널 구조체와,
    상기 제1 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하는 제2 기판과,
    상기 제1 기판을 관통하는 콘택 비아를 더 포함하고,
    상기 제1 반도체 칩의 상기 제4 면은 상기 제2 반도체 칩의 상기 제4 면과 대향되고,
    상기 제1 반도체 칩의 상기 콘택 비아는 상기 상부 입출력 패드를 통해 상기 컨트롤러와 연결되고,
    상기 제2 반도체 칩의 상기 콘택 비아는 상기 하부 입출력 패드를 통해 상기 컨트롤러와 연결되는 전자 시스템.
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