KR102681258B1 - 복수의 채널층을 구비하는 비휘발성 메모리 장치 - Google Patents
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Abstract
일 실시예에 따르는 비휘발성 메모리 장치는 기판, 상기 기판 상에 배치되고, 번갈아 적층되는 층간 절연층 및 게이트 전극 층을 포함하는 셀 전극 구조물, 상기 기판 상에서 상기 셀 전극 구조물을 관통하는 트렌치의 측벽면 상에 배치되는 전하 저장 구조물, 및 상기 전하 저장 구조물과 인접하여 배치되며, 상기 측벽면과 평행한 방향으로 연장되는 채널 구조물을 포함한다. 상기 채널 구조물은 홀 전도층과 전자 전도층을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 메모리 장치에 관한 것으로서, 보다 상세하게는 복수의 채널층을 구비하는 비휘발성 메모리 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 저장 동작의 신뢰성을 모두 담보할 수 있는 메모리 장치의 구조에 대한 연구가 계속되고 있다. 최근에, 상기 연구 결과로서, 3차원 구조의 저장 셀 구조를 가지는 비휘발성 메모리 장치가 제안되고 있다. 상기 3차원 구조의 저장 셀 구조를 가지는 비휘발성 메모리 장치의 일 예로서, 기판에 수직인 방향으로 연장되는 채널층과, 상기 채널층과 측면 방향으로 접하도록 적층되는 복수의 메모리 셀을 구비하는 비휘발성 메모리 장치가 제안되고 있다.
본 개시의 일 실시 예는, 구조 및 동작 신뢰성을 담보할 수 있는, 비휘발성 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치는 기판, 상기 기판 상에 배치되고, 번갈아 적층되는 층간 절연층 및 게이트 전극 층을 포함하는 셀 전극 구조물, 상기 기판 상에서 상기 셀 전극 구조물을 관통하는 트렌치의 측벽면 상에 배치되는 전하 저장 구조물, 및 상기 전하 저장 구조물과 인접하여 배치되며, 상기 측벽면과 평행한 방향으로 연장되는 채널 구조물을 포함한다. 상기 채널 구조물은 홀 전도층과 전자 전도층을 포함한다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치는 기판, 상기 기판에 수직 방향으로 연장되는 채널 구조물, 상기 채널 구조물과 접하도록 배치되는 전하 저장 구조물, 및 상기 전하 저장 구조물과 측면 방향으로 접하도록 배치되는 셀 전극 구조물을 포함한다. 상기 채널 구조물은 홀 전도층과 전자 전도층을 포함한다.
상술한 본 개시의 실시 예에 따르면, 비휘발성 메모리 장치는, 기판에 수직 방향으로 각각 연장되는, 홀 전도층과 전자 전도층을 포함하는 채널 구조물을 구비할 수 있다. 상기 홀 전도층은 홀의 이동도가 우수한 반도체 물질을 포함하며, 상기 전자 전도층은 전자의 이동도가 우수한 인듐-갈륨-아연 산화물을 포함할 수 있다. 이에 따라, 홀은 상기 홀 전도층을 따라 전도하며, 전자는 상기 전자 전도층을 통해 전도할 수 있다.
상술한 바와 같이, 상기 홀 전도층 및 상기 전자 전도층을 통해, 전자 및 홀을 별도의 경로로 전도시킴으로써, 상기 홀 및 전자의 전도도를 각각 향상시킬 수 있다. 이에 따라, 상기 채널 구조물을 따라 흐르는 채널 전류를 증가시킬 수 있어, 상기 채널 구조물과 상기 전하 저장 구조물 사이에서의 프로그래밍 및 소거 동작 속도를 각각 향상시킬 수 있다. 그 결과, 상기 비휘발성 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 회로도이다.
도 2는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3은 도 2에 도시된 A 영역을 확대하여 나타낸 비휘발성 메모리 장치의 부분 확대도이다.
도 4는 도 2에 도시된 B 영역을 확대하여 나타낸 비휘발성 메모리 장치의 부분 확대도이다.
도 5는 본 개시의 일 실시 예에 따르는 메모리 셀 트랜지스터의 프로그램 및 소거 동작을 개략적으로 나타내는 도면이다.
도 6은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치 내 채널층의 전위를 개략적으로 설명하는 도면이다.
도 7a는 본 개시의 일 비교예에 따르는 메모리 셀 트랜지스터 내 채널층의 에너지 준위를 나타내는 도면이다.
도 7b는 본 개시의 일 실시 예에 따르는 메모리 셀 트랜지스터 내 채널층의 에너지 준위를 나타내는 도면이다.
도 2는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3은 도 2에 도시된 A 영역을 확대하여 나타낸 비휘발성 메모리 장치의 부분 확대도이다.
도 4는 도 2에 도시된 B 영역을 확대하여 나타낸 비휘발성 메모리 장치의 부분 확대도이다.
도 5는 본 개시의 일 실시 예에 따르는 메모리 셀 트랜지스터의 프로그램 및 소거 동작을 개략적으로 나타내는 도면이다.
도 6은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치 내 채널층의 전위를 개략적으로 설명하는 도면이다.
도 7a는 본 개시의 일 비교예에 따르는 메모리 셀 트랜지스터 내 채널층의 에너지 준위를 나타내는 도면이다.
도 7b는 본 개시의 일 실시 예에 따르는 메모리 셀 트랜지스터 내 채널층의 에너지 준위를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시의 실시 예는, 메모리 셀 트랜지스터 및 제어 트랜지스터를 구비하는 비휘발성 메모리 장치를 제공한다. 도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 회로도이다. 도 1을 참조하면, 비휘발성 메모리 장치(1)는 복수의 스트링(100a, 100b)을 구비하는 셀의 어레이를 포함한다. 스트링(100a, 100b)의 일단은 공통 소스 라인(SL)에 연결되고, 스트링(100a, 100b)의 타단은 서로 다른 비트 라인(BL1, BL2)에 각각 연결된다. 일 실시 예에 있어서, 상기 셀의 어레이는 NAND형 플래시 메모리 셀을 구성할 수 있다. 도 1에서는, 설명의 편의상 스트링(100a, 100b)을 제1 스트링(100a) 및 제2 스트링(100b)로 도시하고 있지만, 반드시 이에 한정되는 것은 아니고, 상기 셀 어레이를 구성하는 스트링의 개수는 제한되지 않는다.
제1 스트링(100a)은 서로 직렬로 연결되는 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 및 제1 제어 트랜지스터(TR1)를 구비할 수 있다. 제1 제어 트랜지스터(TR1)은 제6 메모리 셀 트랜지스터(MC6)와 제1 비트 라인(BL1) 사이에 배치될 수 있다. 제2 스트링(10b)은 서로 직결로 연결되는 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12) 및 제2 제어 트랜지스터(TR2)를 구비할 수 있다. 제2 제어 트랜지스터(TR2)은 제12 메모리 셀 트랜지스터(MC12)와 제2 비트 라인(BL2) 사이에 배치될 수 있다.
제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8, MC9, MC10, MC11, MC12)는 게이트 유전층 구조물로서, 전하 저장 구조물을 각각 구비할 수 있다. 상기 전하 저장 구조물은 전자를 포획하는 전하 트랩층을 포함할 수 있다. 상기 전하 트랩층에 전자가 채워지는지 또는 전자가 비워지는지 여부에 따라, 서로 다른 신호 정보가 각각 저장될 수 있다. 상기 전하 트랩층에 전자가 채워진 제1 신호 정보가 저장된 경우, 읽기 동작 시에 메모리 셀 트랜지스터의 문턱 전압이 증가함으로써, 상기 제1 신호 정보가 식별될 수 있다. 상기 전하 트랩층에 전자가 비워진 제2 신호 정보가 저장된 경우, 상기 읽기 동작 시에 메모리 셀 트랜지스터의 문턱 전압이 감소함으로써, 상기 제2 신호 정보가 식별될 수 있다.
제1 및 제2 제어 트랜지스터(TR1, TR2)는 제1 및 제2 비트 라인(BL1, BL2)과 공통 소스 라인(SL) 사이의 채널 전류를 각각 온-오프하는 스위칭 기능과 채널층(ch-t1, ch-t2)을 통해 전도하는 상기 채널 전류의 크기를 각각 제어하는 기능을 수행할 수 있다. 상기 제어된 채널 전류는 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, ??, MC10, MC11, MC12)의 제1 내지 제12 채널층(ch1, ch2, ch3,??, ch10, ch11, ch12)에 제공될 수 있다. 상기 채널 전류가 제1 내지 제12 채널층(ch1, ch2, ch3, ?? ch9, ch10, ch11, ch12)을 통과하는 과정에서, 상기 채널 전류 내의 전하는 각각 대응하는 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, ?? MC10, MC11, MC12)의 프로그램 또는 소거 동작에 참여할 수 있다.
도 1에서는 설명의 편의상 제1 및 제2 스트링(100a, 100b)이 각각 6개의 메모리 셀 트랜지스터를 구비하는 것으로 도시하고 있지만, 반드시 이에 한정되는 것은 아니고, 제1 및 제2 스트링(100a, 100b)을 구성하는 메모리 셀 트랜지스터의 개수는 제한되지 않는다. 또한, 몇몇 다른 실시예들에 있어서, 제1 제어 트랜지스터(TR1)는 도시된 것과 다르게, 소스 라인(SL)과 제1 메모리 셀 트랜지스터(MC1) 사이에 배치될 수 있다. 또한, 제2 제어 트랜지스터(TR2)는 도시된 것과 다르게, 소스 라인(SL)과 제7 메모리 셀 트랜지스터(MC7) 사이에 배치될 수 있다.
제1 스트링(100a) 내의 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 각각 서로 다른 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 제1 제어 트랜지스터(TR1)는 제7 워드 라인(WL7)에 연결될 수 있다. 마찬가지로, 제2 스트링(100b) 내의 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12)는 각각 서로 다른 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 제2 제어 트랜지스터(TR2)는 제7 워드 라인(WL7)에 연결될 수 있다.
제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)은 제1 내지 제12 메모리 셀 트랜지스터(MC1, MC2, MC3, ??, MC10, MC11, MC12)의 메모리 게이트 전극층에 프로그래밍 전압 또는 소거 전압을 제공할 수 있다. 일 실시 예에서, 상기 프로그래밍 전압은 일 예로서, 채널층(ch1, ch2, ch3, ?? ch10, ch11, ch12)으로부터 상기 전하 트랩층 내부로 전자를 터널링하도록 유도하는 전압일 수 있다. 상기 전하 트랩층 내부로 터널링한 전자는 상기 전하 트랩층에 비휘발적으로 저장될 수 있다. 상기 소거 전압은 일 예로서, 채널층(ch1, ch2, ch3, ?? ch10, ch11, ch12)으로부터 상기 전하 트랩층 내부로 홀을 터널링하도록 하여, 상기 전하 트랩층 내부에 저장된 전자와 재결합하도록 할 수 있다. 상기 전자 및 홀의 재결합에 의해, 상기 전하 트랩층 내에 저장된 전자는 소거될 수 있다.
제7 워드 라인(WL7)은 제1 및 제2 제어 트랜지스터(TR1, TR2)의 제어 게이트 전극층에 인가되는 제어 전압을 제공할 수 있다. 소스 라인(SL)과 제1 비트 라인(BL1) 또는 소스 라인(SL)과 제2 비트 라인(BL2) 사이에 소정의 전압이 인가된 상태에서, 상기 제어 전압의 크기를 변경함으로써, 제1 제어 채널층(ch-t1) 또는 제2 제어 채널층(ch-t2)을 통과하는 전류의 크기를 조절할 수 있다. 일 예로서, 상기 제어 전압의 크기를 증가시키면, 제1 제어 채널층(ch-t1) 또는 제2 제어 채널층(ch-t2)을 통과하는 전류가 제1 및 제2 제어 트랜지스터(TR1, TR2)에서 구현될 수 있는 소정의 포화 전류에 이르기까지 증가할 수 있다.
일 실시 예에 있어서, 제1 비트 라인(BL1)과 공통 소스 라인(SL) 사이에 소정의 동작 전압이 인가된 상태에서, 상기 제어 게이트 전극층에 소정의 상기 제어 전압이 인가되면, 소정의 크기를 가지는 채널 전류가 제1 및 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6) 및 제1 제어 채널층(ch-t1)을 통하여 흐를 수 있다. 이때, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 중에서 선택되는 적어도 하나의 메모리 셀 트랜지스터의 게이트 전극층에 상기 프로그래밍 전압이 인가되면, 상기 선택된 적어도 하나의 메모리 셀 트랜지스터의 상기 채널층으로부터 상기 전하 트랩층으로 전자가 터널링될 수 있다. 터널링된 상기 전자는 상기 전하 트랩층 내에 저장됨으로써, 상기 선택된 메모리 셀 트랜지스터에 대한 프로그램 동작이 수행될 수 있다.
동일한 방식대로, 다른 실시 예에 있어서, 제2 비트 라인(BL2)과 공통 소스 라인(SL) 사이에 소정의 동작 전압이 인가된 상태에서, 상기 제어 게이트 전극층에 소정의 상기 제어 전압이 인가되면, 소정의 크기를 가지는 채널 전류가 제7 및 제12 채널층(ch7, ch8, ch9, ch10, ch11, ch12) 및 제2 제어 채널층(ch-t2)을 통하여 흐를 수 있다. 이때, 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12) 중에서 선택되는 적어도 하나의 메모리 셀 트랜지스터의 게이트 전극층에 상기 프로그래밍 전압이 인가되면, 상기 선택되는 적어도 하나의 메모리 셀 트랜지스터의 채널층으로부터 전하 트랩층으로 전자가 터널링 됨으로써, 상기 선택된 메모리 셀 트랜지스터에 대한 프로그램 동작이 수행될 수 있다.
소거 동작은, 제1 비트 라인(BL1)과 공통 소스 라인(SL) 사이 또는 제2 비트 라인(BL2)과 공통 소스 라인(SL)에 소정의 동작 전압이 인가된 상태에서, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 또는 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12) 중에서 선택되는 적어도 하나의 메모리 셀 트랜지스터의 게이트 전극층에 상기 소거 전압이 인가됨으로써, 진행될 수 있다. 상기 선택되는 적어도 하나의 메모리 셀 트랜지스터에 각각 대응되는 상기 채널층으로부터 상기 전하 트랩층으로 홀이 터널링되어 상기 전하 트랩층에 저장된 전자와 재결함으로써, 상기 전자가 소거될 수 있다. 상기 선택된 메모리 셀 트랜지스터에 대한 소거 동작이 수행될 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 3은 도 2에 도시된 A 영역을 확대하여 나타낸 비휘발성 메모리 장치의 부분 확대도이다. 일 실시 예에 따르는 비휘발성 메모리 장치(2)는 기판에 수직한 방향으로 서로 연결되는 복수의 메모리 셀 트랜지스터를 포함할 수 있다. 도 4는 도 2에 도시된 B 영역을 확대하여 나타낸 비휘발성 메모리 장치의 부분 확대도이다. 도 2 내지 도 4에 도시된 비휘발성 메모리 장치(2)는 도 1의 회로도로 구현되는 비휘발성 메모리 장치(1)에 대응될 수 있다. 도 2 내지 도 4에서 비휘발성 메모리 장치(2)의 메모리 셀 트랜지스터는 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f) 및 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)이 커버하는 전하 저장 구조물(310) 및 채널 구조물(320)을 포함하는 영역에 각각 대응될 수 있다. 마찬가지로, 비휘발성 메모리 장치(2)의 제어 트랜지스터는 제어 전극층(210g) 및 제어 전극층(210g)이 커버하는 제어 유전층(314) 및 전자 전도층(322)을 포함하는 영역에 대응될 수 있다.
도 2 및 도 4를 참조하면, 비휘발성 메모리 장치(2)는 기판(101), 기판(101) 상의 베이스 전도층(105), 및 베이스 전도층(105) 상에 배치되는 셀 전극 구조물(2a)을 구비한다. 또한, 비휘발성 메모리 장치(2)는 셀 전극 구조물(2a) 상에 배치되는 제어 전극 구조물(2b)를 포함한다. 또한, 비휘발성 메모리 장치(2)는 기판(101) 상에서 셀 전극 구조물(2a) 및 제어 전극 구조물(2b)을 관통하는 트렌치(10) 및 트렌치(10)의 측벽면 상에 배치되는 전하 저장 구조물(310) 및 제어 유전층(314)를 포함한다. 이때, 전하 저장 구조물(310) 및 제어 유전층(314) 상에는, 기판(101)에 수직한 방향, 일 예로서, z-방향을 따라 각각 채널 구조물(320) 및 제어 채널층으로서의 전자 전도층(322)이 배치될 수 있다. 일 실시 예에서, 제어 유전층(314) 상에 배치되는 전자 전도층(322)은 제어 트랜지스터에 의해 제어되는 상기 제어 채널층으로 기능할 수 있다.
기판(101)은 일 실시 예에서, 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. 다른 실시 예에서, 기판(101)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다. 또다른 예에서, 기판(101)은 금속 기판과 같은 전도성 기판일 수도 있다.
기판(101) 상에 베이스 전도층(105)이 배치된다. 베이스 전도층(105)은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물 또는 전도성 금속 실리사이드를 포함할 수 있다. 일 예에서, 베이스 전도층(105)은 n형으로 도핑된 실리콘을 포함 할 수 있다. 다른 예에서, 베이스 전도층(105)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 베이스 전도층(105)은 소스 라인(미도시)와 전기적으로 연결될 수 있다. 다른 실시 예에 있어서, 베이스 전도층(105)은 소스 라인일 수 있다.
몇몇 실시 예들에 있어서, 도시되지는 않았지만, 기판(101)은 n형 또는 p형 도펀트가 도핑되어 형성되는 웰(well)을 포함할 수 있다. 기판(101)과 베이스 전도층(105) 사이에는 다양한 형태의 반도체 집적 회로가 배치될 수 있다. 일 예로서, 기판(101)과 베이스 전도층(105) 사이에는 1층 이상의 전도성 회로 패턴층과, 상기 전도성 회로 패턴을 절연하는 1층 이상의 절연 패턴층이 배치될 수 있다.
베이스 전도층(105) 상에 셀 전극 구조물(2a)가 배치될 수 있다. 셀 전극 구조물(2a)은 서로 번갈아 적층되는 제1 내지 제7 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g) 및 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)을 포함할 수 있다.
도시되는 바와 같이, 제1 층간 절연층(110a)은 베이스 전도층(105)과 접할 수 있다. 제1 내지 제7 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g)은 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다. 제1 내지 제7 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g)은 일 예로서, 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.
제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)은 비휘발성 메모리 장치(2)의 워드 라인(미도시)과 전기적으로 연결될 수 있다. 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 산화물, 전도성 금속카바이드 등을 포함할 수 있다. 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)은 일 예로서, 텅스텐, 티타늄, 구리, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 루테늄 산화물 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
비록, 도 2 내지 도 4에서는 설명의 편의상, 제1 내지 제7 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g) 및 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)을 개시하고 있지만 상기 층간 절연층 및 상기 게이트 전극층의 개수는 특정한 개수로 한정되지 않을 수 있다.
z-방향을 따라 셀 전극 구조물(2a) 상에는 제어 전극 구조물(2b)이 배치될 수 있다. 제어 전극 구조물(2b)은 제8 층간 절연층(110h) 및 제어 전극층(210g)를 포함할 수 있다. 제8 층간 절연층(110h) 및 제어 전극층(210g)의 구성은 제1 내지 제7 층간 절연층(110a, 110b, 110c, 110d, 110e, 110f, 110g) 및 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)의 구성과 실질적으로 동일하다.
도 2 내지 도 4를 다시 참조하면, 트렌치(10)의 측벽면에서 셀 전극 구조물(2a)과 접하는 전하 저장 구조물(310), 및 트렌치(10)의 측벽면에서 제어 전극 구조물(2b)과 접하는 제어 유전층(314)이 각각 배치될 수 있다. 일 실시 예에 있어서, 전하 저장 구조물(310)은 셀 전극 구조물(2a)의 제1 내지 제6 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f) 및 채널 구조물(320)과 함께, 제1 내지 제6 메모리 셀 트랜지스터를 각각 구성할 수 있다. 상기 제1 내지 제6 메모리 셀 트랜지스터는 도 1과 관련하여 상술한 제1 스트링(100a)의 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 또는 제2 스트링(100b)의 제7 내지 제12 메모리 셀 트랜지스터(MC7, MC8, MC9, MC10, MC11, MC12)에 대응될 수 있다.
전하 저장 구조물(310)은 트렌치(10)의 측벽면으로부터 순차적으로 배치되는 전하 장벽층(311), 전하 트랩층(312), 및 전하 터널링층(313)을 포함할 수 있다.
전하 장벽층(311)은 채널 구조물(320)로부터 전하 트랩층(312)으로 유입된 전자 또는 홀이 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)으로 이동하는 것을 억제하는 기능을 수행할 수 있다. 일 실시 예에 있어서, 전하 장벽층(311)은 산화물을 포함할 수 있다. 일 예로서, 전하 장벽층(311)은 실리콘 산화물층일 수 있다.
전하 트랩층(312)은 프로그램 동작 시에 채널 구조물(320)로부터 유입되는 전자를 전하 트랩층(312) 내의 트랩 사이트 내에 포획하여, 상기 전자를 비휘발적으로 저장할 수 있다. 또한, 전하 트랩층(312)은 소거 동작 시에 채널 구조물(320)로부터 유입되는 홀을 전하 트랩층(312) 내에 저장된 전자와 재결합시킴으로써, 상기 저장된 전자를 소거시키는 역할을 수행할 수 있다. 전하 트랩층(312)은 전하 장벽층(311) 및 전하 터널링층(313)의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가질 수 있다. 일 실시 예에 있어서, 전하 트랩층(312)은 질화물 또는 산질화물을 포함할 수 있다. 일 예로서, 전하 트랩층(312)는 실리콘 질화물층 또는 실리콘 산질화물층일 수 있다.
전하 터널링층(313)은 셀 전극 구조물(2a) 내의 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)에 인가되는 전압의 크기가 각각 소정의 문턱 전압 이상일 경우, 채널 구조물(320)의 전자 또는 홀을 전하 트랩층(312)으로 터널링시킬 수 있다. 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f)에 인가되는 전압이 소정의 문턱 전압 미만일 경우, 전하 터널링층(313)은 채널 구조물(320)과 전하 트랩층(312) 사이에서 전자 또는 홀이 이동하는 것을 방해하는 장벽층으로서의 기능을 수행할 수 있다. 일 실시 예에 있어서, 전하 터널링층(313)은 산화물, 질화물 또는 산질화물을 포함할 수 있다. 전하 터널링층(313)은 일 예로서, 실리콘 질화물층, 또는 실리콘산질화물층일 수 있다. 전하 터널링층(313)은 적어도 하나 이상의 박막의 적층 구조물일 수 있다. 일 예로서, 전하 터널링층(313)은 실리콘 산화물층일 수 있다. 다른 예로서, 전하 터널링층(313)은 실리콘 산화물층 및 실리콘 산질화물층이 2층 이상 적층된 박막 구조물일 수 있다.
한편, 제어 유전층(314)은 제어 전극층(210g) 및 전자 전도층(322)과 함께 제어 트랜지스터를 구성할 수 있다. 상기 제어 트랜지스터는 도 1과 관련하여 상술한 제1 스트링(100a)의 제1 제어 트랜지스터(TR1) 또는 제2 스트링(100b)의 제2 제어 트랜지스터(TR2)에 대응될 수 있다. 상기 제어 트랜지스터가 전자 전도층(322)을 따라 전도하는 전류의 크기를 결정하는 기능을 수행하므로, 제어 유전층(314)은 상기 메모리 셀 트랜지스터의 상기 전하 트랩층을 구비하지 않을 수 있다. 제어 유전층(314)은 소정의 유전 상수를 가지는 유전체층일 수 있다. 제어 유전층(314)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 구체적인 일 예로서, 제어 유전층(314)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄산화물, 탄탈륨산화물층, 하프늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2 내지 도 4를 다시 참조하면, 트렌치(10)의 측벽면에서 전하 저장 구조물(310)과 인접하여 채널 구조물(320)이 배치되고, 제어 유전층(314)과 인접하여 전자 전도층(322)이 배치될 수 있다. 채널 구조물(320)은 홀 전도층(321)과 전자 전도층(322)를 포함할 수 있다. 일 실시 예에 있어서, 홀 전도층(321)은 전하 저장 구조물(310)의 전하 터널링층(313)과 접하도록 배치되고, 전자 전도층(322)은 홀 전도층(321) 상에 배치될 수 있다. 도시되지 않은 몇몇 다른 실시예들에 있어서, 전자 전도층(322)이 전하 저장 구조물(310)의 전하 터널링층(313)과 접하도록 배치되고, 홀 전도층(321)은 전자 전도층(322) 상에 배치될 수도 있다. 상술한 바와 같이, 홀 전도층(321)과 전자 전도층(322)은 서로 인접하여 배치되며, 트렌치(10)의 측벽면에 평행한 방향으로 연장될 수 있다. 일 예로서, 홀 전도층(321)과 전자 전도층(322)은 서로 접한 상태에서 기판(101)에 수직인 방향으로 배치될 수 있다.
도 3을 참조하면, 제어 유전층(314) 상의 전자 전도층(322)은 상기 메모리 셀 트랜지스터의 영역 내에 위치하는 전자 전도층(322)이 상기 제어 트랜지스터 영역으로 연장된 부분일 수 있다. 전자 전도층(322)은 상기 메모리 셀 트랜지스터 및 상기 제어 트랜지스터의 경계 영역에서 홀 전도층(312)과 접촉함으로써, 홀 전도층(321)을 비트 라인(150)에 전기적으로 연결시킬 수 있다. 또한, 도 4를 참조하면, 홀 전도층(321) 및 전자 전도층(322)은 베이스 전도층(105)과 연결될 수 있다. 베이스 전도층(105)이 상기 소스 라인과 연결되거나 상기 소스 라인이므로, 홀 전도층(321) 및 전자 전도층(322)은 상기 소스 라인과 전기적으로 연결될 수 있다.
일 실시 예에 있어서, 홀 전도층(321)의 홀 이동도는 적어도 전자 전도층(322)의 홀 이동도보다 클 수 있다. 다른 실시 예에 있어서, 홀 전도층(321)의 홀 이동도는 홀 전도층(321)의 전자 이동도보다 클 수 있다. 일 실시 예에 있어서, 전자 전도층(322)의 전자 이동도는 적어도 홀 전도층(321)의 전자 이동도보다 클 수 있다. 다른 실시 예에서, 전자 전도층(322)의 전자 이동도는 전자 전도층(322)의 홀 이동도보다 클 수 있다.
비트 라인(150)과 베이스 전도층(105) 사이에 소정의 전압이 인가될 때, 상기 메모리 셀 트랜지스터 내에서, 상기 홀은 홀 전도층(321)을 통해 전도하고, 상기 전자는 전자 전도층(322)을 통해 전도할 수 있다. 반면에, 상기 제어 트랜지스터의 영역에서는 전자 전도층(322)을 통해 전자 및 홀이 전도할 수 있다.
일 실시 예에 있어서, 홀 전도층(321)은 홀을 전하 캐리어(carrier)로서 구비하는 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 상기 반도체 물질은 도핑되지 않거나, 또는 p형 도펀트로 도핑될 수 있다.
일 실시 예에 있어서, 전자 전도층(322)은 산화물 반도체를 포함할 수 있다. 일 예로서, 전자 전도층(322)는 인듐-갈륨-아연 산화물을 포함할 수 있다. 상기 인듐-갈륨-아연 산화물은 결정질 또는 비정질일 수 있다. 일 예로서, 상기 인듐-갈륨-아연 산화물은 C-축 정렬된 결정질 인듐-갈륨-산화물(C-axis aligned crystal In-Ga-Zn, CAAC-IGZO)일 수 있다. 전자 전도층(322)의 전자 이동도는 종래의 도핑된 폴리-실리콘으로 이루어진 채널층의 전자 이동도보다 클 수 있다.
도 5는 본 개시의 일 실시 예에 따르는 메모리 셀 트랜지스터의 프로그램 및 소거 동작을 개략적으로 나타내는 도면이다. 도 5는 도 1 내지 도 4와 관련하여 상술한 비휘발성 메모리 장치 내 메모리 셀 트랜지스터의 일 영역을 나타낸다.
도 1 내지 도 5를 참조하면, 비트 라인(150)과 베이스 전도층(105) 사이에 소정의 동작 전압이 인가되면, 상기 제어 트랜지스터에서 소정의 크기로 제어된 채널 전류가 전자 전도층(322)을 통해 상기 메모리 셀 트랜지스터의 채널 구조물(340)로 제공될 수 있다. 이때, 채널 구조물(340) 내에서는, 상기 채널 전류 성분인 전자와 홀이 다음과 같이 서로 다른 경로를 통해 전도할 수 있다.
일 실시 예에서, 베이스 전도층(105)이 접지 라인과 연결되고, 비트 라인(150)에 소정의 양의 바이어스가 인가되는 경우, 홀(321h)은 주로 홀 전도층(321)을 따라 제1 방향(Dh)으로 전도하며, 전자(322e)은 주로 전자 전도층(322)을 따라 제2 방향(De)로 전도할 수 있다. 일 비교예로서, 도핑된 폴리-실리콘으로 이루어지는 단일 채널층에서 홀 및 전자가 함께 전도하는 경우보다, 본 실시 예의 홀 전도층(321) 및 전자 전도층(322)을 함께 적용하는 경우, 홀 및 전자의 이동도가 각각 증가할 수 있다.
이때, 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f) 중 적어도 하나에 양의 극성을 가지는 프로그램 전압이 인가되는 경우, 전자 전도층(322) 내부를 전도하는 전자(322e)가 홀 전도층(321) 및 전하 터널링층(313)을 통과하여 측면 방향(Te)으로 이동함으로써, 전하 트랩층(312)으로 유입될 수 있다. 상기 유입된 전자는 전하 트랩층(312)의 트랩 사이트에 포획됨으로써, 신호 정보로서 저장될 수 있다. 마찬가지로, 게이트 전극층(210a, 210b, 210c, 210d, 210e, 210f) 중 적어도 하나에 음의 극성을 가지는 프로그램 전압이 인가되는 경우, 홀 전도층(321) 내부를 전도하는 홀(321h)가 전하 터널링층(313)을 통과하여 측면 방향(Th)으로 이동함으로써, 전하 트랩층(312)으로 유입될 수 있다. 유입된 홀(321h)이 전하 트랩층(312)의 상기 트랩 사이트에 포획된 전자와 재결합함으로써, 상기 전자가 전하 트랩층(312)으로부터 소거될 수 있다. 한편, 본 개시의 실시 예에서는, 홀 전도층(321)과 전자 전도층(322)을 포함하는 채널 구조물(320)을 적용함으로써, 채널 구조물(320)을 통해 전도하는 홀 및 전자의 이동도를 향상시킬 수 있다. 이에 따라, 소정의 게이트 전극층에 게이트 전압이 인가될 때, 채널 구조물(320)로부터 전하 트랩층(312)으로 전하가 유입되는 속도를 증가시킬 수 있다. 도 1 및 도 2를 참조하면, 하나의 스트링에 연결되는 메모리 셀의 개수를 증가시켜 메모리 용량을 향상시키는 시도를 하는 경우, 기판(101)에 수직 방향으로 연장되는 채널층의 길이가 증가할 수 있다. 이에 따라, 종래의 경우 프로그램 및 소거 동작을 진행할 때, 복수의 메모리 셀 트랜지스터의 채널층에 전하 트랩층으로의 터널링에 필요한 충분한 크기의 채널 전류가 공급되지 못할 수 있다. 본 개시의 실시 예에 따르면, 채널 구조물에서, 홀과 전자가 전도하는 채널층을 각각 홀 전도층 및 전자 전도층으로 서로 분리한다. 또한, 홀 전도층의 경우, 홀 이동도를 향상시킬 수 있는 물질을 포함하도록 구성하고, 전자 전도층의 경우, 전자 이동도를 향상시킬 수 있는 물질을 포함하도록 구성할 수 있다. 이에 따라, 상술한 바와 같이, 비휘발성 메모리 장치의 셀 집적도가 증가하는 경우, 복수의 메모리 셀 트랜지스터에 공급되는 상기 채널 전류가 감소하는 것을 방지할 수 있다.
본 개시의 실시 예에서는, 전자 이동도가 종래의 도핑된 폴리-실리콘 또는 도핑된 단결정-실리콘보다 크며, 또한, 밴드갭 에너지가 종래의 도핑된 폴리-실리콘 또는 도핑된 단결정-실리콘보다 큰 금속 산화물을 채널 구조물(320)의 전자 전도층(322)으로 적용할 수 있다. 일 예로서, 상기 금속 산화물은 결정질의 인듐-갈륨-아연 산화물을 포함할 수 있다. 상기 금속 산화물을 전자 전도층(322)에 적용할 경우, 상기 제어 트랜지스터와 상기 메모리 셀 트랜지스터 사이에서 채널 전위가 변화하는 영역에서, 프로그램 동작의 신뢰성이 향상될 수 있다. 이러한 구성은 이하에서 도 6, 도 7a, 및 도 7b를 이용하여 보다 상세히 설명한다.
도 6은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치 내 채널층의 전위를 개략적으로 설명하는 도면이다. 도 7a는 본 개시의 일 비교예에 따르는 메모리 셀 트랜지스터 내 채널층의 에너지 준위를 나타내는 도면이며, 도 7b는 본 개시의 일 실시 예에 따르는 메모리 셀 트랜지스터 내 채널층의 에너지 준위를 나타내는 도면이다.
도 6에 도시되는 비휘발성 메모리 장치는 도 2 내지 도 4와 관련하여 상술한 비휘발성 메모리 장치(2)의 구성과 실질적으로 동일하다. 도 6에서는, 설명의 편의를 위해, 도 2 내지 도 4의 상기 제어 트랜지스터 내의 전자 전도층(322) 또는 상기 메모리 셀 트랜지스터의 채널 구조물(320)을, 채널층(630)으로 단순화하여 도시하였다. 또한, 도 6에서는, 도 2 내지 도 4의 제어 유전층(314) 및 전하 저장 구조물(310)을 각각 제어 유전층(612) 및 셀 유전층(622)으로 단순화하여 도시하였다. 또한, 도 6에서는, 도 2 내지 도 4의 제어 전극층(210g) 및 제6 게이트 전극층(210f)을 제어 전극층(610) 및 셀 전극층(620)으로 단순화하여 도시하였다.
도 6에서, 제1 채널 포인트(C1)로부터 제2 채널 포인트(C2) 사이의 제1 채널 영역은, 도 2 및 도 3에서 z-방향을 따라, 비트 라인(150)으로부터 제8 층간 절연층(110h) 및 제어 전극층(210g)의 계면에 이르는 전자 전도층(322)의 영역을 의미할 수 있다. 상기 제1 영역에서, 채널층(630)은 약 제1 채널 전위(VC1)를 가질 수 있다. 제어 전극층(610)이 제어하는 채널층(630)의 영역인, 제2 채널 포인트(C2)로부터 제3 채널 포인트(C3) 사이의 제2 채널 영역은 도 2 및 도 3에서, z-방향을 따라, 제어 전극층(210g)이 커버하는 전자 전도층(322)의 영역일 수 있다. 상기 제2 영역에서, 채널층(630)은 제1 채널 전위(VC1)보다 낮은 제2 채널 전위(VC2)를 가질 수 있다.
한편, 제어 전극층(610)이 커버하는 일 단부인 제3 채널 포인트(C3)로부터 프로그램 및 소거 동작이 수행되는 셀 전극층(620)이 커버하는 채널층(630)의 일 단부인 제4 채널 포인트(C4)에 도달하기까지, 채널층(630)의 전위는 제3 채널 전위(VC3)로부터 소정의 제4 채널 전위(VC4)로 증가할 수 있다. 셀 전극층(620)에 인가되는 게이트 전압을 제어함으로써, 채널층(630)의 전위를 제4 채널 전위(V4)로 증가시킬 수 있다.
도 7a는 일 비교예로서, 종래의 도핑된 폴리-실리콘 또는 도핑된 단결정-실리콘을 채널층(630) 내 전자 전도층으로 적용한 경우, 도 6의 제3 채널 포인트(C3)와 제4 채널 포인트(C4) 사이의 상기 전자 전도층의 에너지 밴드 다이어그램을 나타내고 있다. 도 7a의 에너지 밴드 다이어그램에서는, 셀 전극층(620)에 인가되는 게이트 전압에 따르는 상기 전자 전도층의 전도대 에너지(Ec-a), 가전자대 에너지(Ev-a), 밴드갭 에너지(Eg-a)의 변화를 나타내고 있다. 도 7b는 일 실시 예로서, 결정질 인듐-갈륨-아연 산화물을 채널층(630) 내 전자 전도층으로 적용한 경우, 도 6의 제3 채널 포인트(C3)와 제4 채널 포인트(C4) 사이의 상기 전자 전도층의 에너지 밴드 다이어그램을 나타내고 있다. 도 7b의 에너지 밴드 다이어그램에서는, 셀 전극층(620)에 인가되는 게이트 전압에 따르는 상기 전자 전도층의 전도대 에너지(Ec-b), 가전자대 에너지(Ev-b), 밴드갭 에너지(Eg-b)의 변화를 나타내고 있다.
도 7a 및 도 7b를 참조하면, 실시예의 전자 전도층 밴드갭 에너지(Eg-b)는 비교예의 전자 전도층의 밴드갭 에너지(Eg-a)보다 크다. 일 예로서, 실시예로서의 인듐-갈륨-아연 산화물은 약 3.2 eV 내지 약 3.8 eV의 밴드갭 에너지를 가지는 반면에, 비교예로서의 실리콘은 약 1.17eV의 밴드갭 에너지를 가질 수 있다.
셀 전극층(620)에 소정의 게이트 전압이 인가될 때, 제3 채널 포인트(C3)와 제4 채널 포인트(C4)에서의 채널 전위의 변화는 도 7a 및 도 7b에서와 같이, 상기 전자 전도층의 밴드 굽힘 현상을 발생시킬 수 있다.
전자 전도층의 밴드갭 에너지가 상대적으로 작은 비교예의 경우, 상기 전자 전도층의 밴드 굽힘의 결과, 가전자대 에너지(Ev-a)의 영역에 존재하는 전자(701e)가 전도대 에너지(Ec-a)의 영역으로 직접 터널링(Ma1)하거나, 상기 전자 전도층 내부의 트랩 사이트(710)를 경유하여 전도대 에너지(Ec-a)의 영역으로 터널링할 가능성이 증가할 수 있다. 이와 같이, 터널링하여 전도대 에너지(Ec-a) 영역으로 터널링한 전자(701e)는, 소스 라인과 비트 라인 사이에 인가된 전계에 의해 상기 전자 전도층을 따라 주로 전도함으로써, 전하 트랩층으로 전자가 유입되는 프로그램 동작의 효율을 저하시킬 수 있다. 즉, 셀 전극층(620)에 게이트 전압이 인가될 때, 상술한 동작 기작(mechanism)에 의해 터널링되는 전자(701e)들은 상기 전하 트랩층이 아닌 상기 전자 전도층을 따라 전도됨으로써, 누설 전류로 작용할 수 있다.
반면에, 도 7b를 참조하면, 전자 전도층의 밴드갭 에너지가 상대적으로 큰 실시예의 경우, 제3 채널 포인트(C3)와 제4 채널 포인트(C4) 사이의 전자 전도층 영역에서, 가전자대 에너지(Ev-b)의 영역에 존재하는 전자(701e)가 전도대 에너지(Ec-b)의 영역으로 직접 터널링(Mb)하는 가능성이 감소하여, 상술한 터널링된 전자(701e)에 의한 누설 전류 발생이 억제될 수 있다.
상술한 바와 같이, 본 개시의 실시예에 따르면, 상기 전자 전도층에 종래의 도핑된 폴리-실리콘 또는 도핑된 단결정-실리콘 보다 밴드갭 에너지가 큰 물질을 적용함으로써, 상기 전자 전도층의 가전자대로부터 전도대로 이동하는 밴드간 터널링 현상을 억제할 수 있다. 이에 따라, 제어 트랜지스터에 인접한 메모리 셀 트랜지스터에 게이트 전압이 인가될 때 발생하는 누설 전류를 효과적으로 억제할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 비휘발성 메모리 장치,
2a: 셀 전극 구조물, 2b: 제어 전극 구조물,
100a 100b: 스트링
MC1~ MC12: 제1 내지 제12 메모리 셀 트랜지스터,
TR1 TR2: 제1 및 제2 제어 트랜지스터,
BL1 BL2: 비트라인, SL: 공통 소스 라인,
ch1~ ch12: 제1 내지 제12 채널층,
WL1~ WL7: 제1 내지 제7 워드 라인,
101: 기판, 105: 베이스 전도층,
110a 110b 110c 110d 110e 110f 110g: 층간 절연층,
150: 비트 라인,
210a 210b 210c 210d 210e 210f: 게이트 전극층,
210g: 제어 전극층,
310: 전하 저장 구조물, 311: 전하 장벽층, 312: 전하 트랩층
313: 전하 터널링층, 314: 제어 유전층,
320: 채널 구조물, 321: 홀 전도층, 322: 전자 전도층,
610: 제어 전극층(610), 620: 셀 전극층,
612: 제어 유전층, 622: 셀 유전층,
630: 채널층.
2a: 셀 전극 구조물, 2b: 제어 전극 구조물,
100a 100b: 스트링
MC1~ MC12: 제1 내지 제12 메모리 셀 트랜지스터,
TR1 TR2: 제1 및 제2 제어 트랜지스터,
BL1 BL2: 비트라인, SL: 공통 소스 라인,
ch1~ ch12: 제1 내지 제12 채널층,
WL1~ WL7: 제1 내지 제7 워드 라인,
101: 기판, 105: 베이스 전도층,
110a 110b 110c 110d 110e 110f 110g: 층간 절연층,
150: 비트 라인,
210a 210b 210c 210d 210e 210f: 게이트 전극층,
210g: 제어 전극층,
310: 전하 저장 구조물, 311: 전하 장벽층, 312: 전하 트랩층
313: 전하 터널링층, 314: 제어 유전층,
320: 채널 구조물, 321: 홀 전도층, 322: 전자 전도층,
610: 제어 전극층(610), 620: 셀 전극층,
612: 제어 유전층, 622: 셀 유전층,
630: 채널층.
Claims (20)
- 기판;
상기 기판 상에 배치되고, 번갈아 적층되는 층간 절연층 및 게이트 전극 층을 포함하는 셀 전극 구조물;
상기 기판 상에서 상기 셀 전극 구조물을 관통하는 트렌치의 측벽면 상에 배치되는 전하 저장 구조물; 및
상기 전하 저장 구조물과 인접하여 배치되며, 상기 측벽면과 평행한 제1 방향으로 연장되는 채널 구조물을 포함하되,
상기 채널 구조물은 상기 제1 방향으로 홀이 전도하는 홀 전도층을 제1 채널층으로 하고, 상기 홀의 전도 방향과 반대인 제2 방향으로 전자가 전도하는 전자 전도층을 제2 채널층으로 하는 한 쌍의 채널층을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 전하 저장 구조물은 상기 제1 방향으로 연장되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 전하 저장 구조물은
상기 측벽면 상에서 순차적으로 배치되는 전하 장벽층, 전하 트랩층, 및 전하 터널링층을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 홀 전도층은 상기 전하 저장 구조물 상에 배치되고,
상기 전자 전도층은 상기 홀 전도층 상에 배치되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 홀 전도층의 홀 이동도(mobility)는 상기 전자 전도층의 홀 이동도보다 크며,
상기 전자 전도층의 전자 이동도는 상기 홀 전도층의 전자 이동도보다 큰
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 홀 전도층은 홀을 전하 캐리어(carrier)로서 포함하는 반도체 물질을 포함하는
비휘발성 메모리 장치.
- 제6 항에 있어서,
상기 반도체 물질은
실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 및 인듐갈륨비소 중 적어도 하나를 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 전자 전도층은 인듐-갈륨-아연 산화물을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 채널 구조물의 서로 다른 단부와 각각 전기적으로 연결되는 소스 라인 및 비트 라인을 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 게이트 전극층과 전기적으로 연결되는 워드 라인을 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 트렌치 내부에서 상기 셀 전극 구조물의 상부 또는 하부에 배치되며, 층간 절연층 및 제어 전극층을 포함하는 제어 전극 구조물;
상기 트렌치의 측벽 상에서 상기 제어 전극 구조물과 접하도록 배치되는 제어 유전층; 및
상기 제어 유전층과 인접하여 배치되며, 채널 구조물과 전기적으로 연결되는 제어 채널층을 더 포함하는
비휘발성 메모리 장치.
- 제11 항에 있어서,
상기 제어 채널층은 상기 전자 전도층이 상기 트렌치의 측벽을 따라 연장된 부분인
비휘발성 메모리 장치.
- 기판;
상기 기판에 수직 방향으로 연장되는 채널 구조물;
상기 채널 구조물과 접하도록 배치되는 전하 저장 구조물; 및
상기 전하 저장 구조물과 측면 방향으로 접하도록 배치되는 셀 전극 구조물을 포함하되,
상기 채널 구조물은 상기 수직 방향으로 홀이 전도하는 홀 전도층을 제1 채널층으로 하고 상기 홀의 전도 방향과 반대 방향으로 전자가 전도하는 전자 전도층을 제2 채널층으로 하는 한 쌍의 채널층을 포함하는
비휘발성 메모리 장치.
- 제13 항에 있어서,
상기 홀 전도층과 상기 전자 전도층은 상기 기판에 수직인 방향을 따라 서로 접하도록 배치되는
비휘발성 메모리 장치.
- 제13 항에 있어서,
상기 전하 저장 구조물은
상기 채널 구조물과 접하는 전하 터널층;
상기 전하 터널층과 접하는 전하 트랩층; 및
상기 전하 트랩층과 접하는 전하 장벽층을 포함하는
비휘발성 메모리 장치.
- 제15 항에 있어서,
상기 셀 전극 구조물은
상기 전하 장벽층과 측면 방향으로 인접하여 배치되는 게이트 전극층을 포함하는
비휘발성 메모리 장치.
- 제13 항에 있어서,
상기 홀 전도층의 홀 이동도는 상기 전자 전도층의 홀 이동도보다 크며,
상기 전자 전도층의 전자 이동도는 상기 홀 전도층의 전자 이동도보다 큰
비휘발성 메모리 장치.
- 제13 항에 있어서,
상기 전자 전도층은 인듐-갈륨-아연 산화물을 포함하는
비휘발성 메모리 장치.
- 제13 항에 있어서,
상기 홀 전도층은 홀을 전하 캐리어(carrier)로서 포함하는 반도체 물질을 포함하는
비휘발성 메모리 장치.
- 제19 항에 있어서,
상기 반도체 물질은
실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 및 인듐갈륨비소 중 적어도 하나를 포함하는
비휘발성 메모리 장치.
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| CN201911017190.7A CN111384059B (zh) | 2018-12-27 | 2019-10-24 | 具有多个沟道层的非易失性存储器件 |
| US17/484,481 US11871569B2 (en) | 2018-12-27 | 2021-09-24 | Nonvolatile memory device having multiple numbers of channel layers |
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|---|---|---|---|
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| KR20200081003A KR20200081003A (ko) | 2020-07-07 |
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|---|---|---|---|---|
| US20170263623A1 (en) | 2015-08-31 | 2017-09-14 | Cypress Semiconductor Corporation | Memory Device with Multi-Layer Channel and Charge Trapping Layer |
| WO2018224904A1 (ja) | 2017-06-05 | 2018-12-13 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170263623A1 (en) | 2015-08-31 | 2017-09-14 | Cypress Semiconductor Corporation | Memory Device with Multi-Layer Channel and Charge Trapping Layer |
| WO2018224904A1 (ja) | 2017-06-05 | 2018-12-13 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
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