JP2019165052A - 半導体記憶装置 - Google Patents

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健介 太田
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Abstract

【課題】良好な特性の選択素子を備える半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、この基板の表面と交差する第１方向に配列された複数の第１配線と、第１方向に延伸する第２配線と、これら第１配線及び第２配線の間に設けられた可変抵抗膜と、第１方向と交差する第２方向に延伸する第３配線と、第２配線の一端及び第３配線の間に設けられた選択トランジスタと、を備える。また、この半導体記憶装置は、上記第２配線の一端及び選択トランジスタの間、並びに、上記第３配線及び選択トランジスタの間の少なくとも一方に設けられたカルコゲン層を備える。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置の高集積化に伴い、メモリセルを三次元的に配置した半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、抵抗値を可逆的に変化させる可変抵抗素子をメモリセルとして利用する、いわゆるＲｅＲＡＭや、ゲート絶縁層中に電荷を蓄積可能な電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリ等が知られている。
この様な半導体記憶装置においては、読出し、書込み、消去等の対象となるメモリセルに選択的に電圧を印加するために、選択トランジスタ等の選択素子を用いる。
特開２０１５−１４１７２６号公報
選択素子の特性の改善が望まれている。
下記の実施形態に係る発明は、この様な点に鑑みなされたもので、良好な特性の選択素子を備える半導体記憶装置を提供することを目的とする。
本発明の一の実施形態に係る半導体記憶装置は、基板と、この基板の表面と交差する第１方向に配列された複数の第１配線と、第１方向に延伸する第２配線と、これら第１配線及び第２配線の間に設けられた可変抵抗膜と、第１方向と交差する第２方向に延伸する第３配線と、第２配線の一端及び第３配線の間に設けられた選択トランジスタと、を備える。また、この半導体記憶装置は、上記第２配線の一端及び選択トランジスタの間、並びに、上記第３配線及び選択トランジスタの間の少なくとも一方に設けられたカルコゲン層を備える。
第１の実施形態に係る半導体記憶装置の概略的な平面図である。 同半導体記憶装置の一部の構成を示す概略的な回路図である。 図１のＡで示した部分の概略的な斜視図である。 図３に示す構成をＸ方向から見た概略的な断面図である。 選択トランジスタＴＲの電流−電圧特性を示す模式的なグラフである。 非線形素子ＮＯの電流−電圧特性を示す模式的なグラフである。 非線形素子ＮＯの模式的なエネルギーバンド図である。 非線形素子ＮＯの模式的なエネルギーバンド図である。 非線形素子ＮＯの模式的なエネルギーバンド図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 選択トランジスタＴＲ及び非線形素子ＮＯを備える選択素子ＳＥＬの特性を示す模式的なグラフである。 第２の実施形態に係る半導体記憶装置の一部の構成を示す概略的な断面図である。 選択トランジスタＴＲ及び非線形素子ＮＯを備える選択素子ＳＥＬの特性を示す模式的なグラフである。 第２の実施形態に係る選択素子ＳＥＬの模式的なエネルギーバンド図である。 同選択素子ＳＥＬの模式的なエネルギーバンド図である。 同選択素子ＳＥＬの模式的なエネルギーバンド図である。 同選択素子ＳＥＬの特性を示す模式的なグラフである。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板に近い方の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板から遠い方の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向と、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向と、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｙ方向が第２方向と対応し、Ｚ方向が第１方向と対応する場合について例示する。ただし、第１方向及び第２方向は、Ｚ方向及びＹ方向に限られない。
［第１の実施形態］
［構成］
次に、図１〜図４を参照して、第１の実施形態に係る半導体記憶装置の構成を説明する。
図１は、第１の実施形態に係る半導体記憶装置の概略的な平面図である。
本実施形態に係る半導体記憶装置は、メモリダイ１１と、コントロールダイ１２と、を備える。メモリダイ１１は、基板１３と、基板１３上に設けられたメモリセルアレイ１４及び周辺回路１５と、を備える。基板１３は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。メモリセルアレイ１４はデータを記憶する。コントロールダイ１２は、周辺回路１５を介してメモリセルアレイ１４を制御する。
図２は、メモリセルアレイ１４の一部の構成を示す概略的な回路図である。
メモリセルアレイ１４は、周辺回路１５（図１）に接続されたグローバルビット線ＧＢＬと、グローバルビット線ＧＢＬに複数の選択素子ＳＥＬを介して接続された複数のローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに接続された複数のメモリセルＭＣと、これら複数のメモリセルＭＣにそれぞれ接続され、周辺回路１５（図１）に接続された複数のワード線ＷＬと、を備える。選択素子ＳＥＬは、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間に直列に接続された選択トランジスタＴＲ及び非線形素子ＮＯを備える。
メモリセルＭＣは、１ビット以上のデータを記憶する記憶素子である。本実施形態に係るメモリセルＭＣは、一対の電極及びこれら電極間に設けられた可変抵抗素子ＶＲを備える。可変抵抗素子ＶＲは、例えば、所定のセット電圧の印加に応じて低抵抗状態となり、所定のリセット電圧の印加に応じて高抵抗状態となる。尚、メモリセルＭＣは、可変抵抗素子ＶＲと直列に接続された整流素子を備えていても良い。
選択トランジスタＴＲは電界効果型のトランジスタである。選択トランジスタＴＲのソース電極はグローバルビット線ＧＢＬに接続され、ドレイン電極は非線形素子ＮＯに接続され、ゲート電極は選択ゲート線ＳＧを介して周辺回路１５（図１）に接続されている。
非線形素子ＮＯは、例えば一対の電極及びこれら電極間に設けられたスイッチ素子を備える。これら電極間に印加する電圧がしきい値未満の場合、スイッチ素子は高抵抗状態、例えば電気的に非導通状態である。電極間に印加する電圧がしきい値以上の場合、スイッチ素子は低抵抗状態、例えば電気的に導通状態となる。スイッチ素子は、例えば、どちらの極性の電圧に対してもこの機能を有する。
読出し又は書込みに際しては、選択素子ＳＥＬを用い、読出し又は書込みの対象となるメモリセルＭＣ（以下、「選択メモリセルＭＣ」と呼ぶ。）に選択的に電圧を印加する。即ち、選択メモリセルＭＣに接続された選択トランジスタＴＲをＯＮ状態、それ以外の選択トランジスタＴＲをＯＦＦ状態に制御する。また、選択メモリセルＭＣに接続されたワード線ＷＬとグローバルビット線ＧＢＬとの間に、所定の読出し電圧又はセット電圧を印加する。
消去に際しては、読出し又は書込みと同様に、選択素子ＳＥＬを用いて選択メモリセルＭＣに選択的にリセット電圧を印加しても良い。また、選択素子ＳＥＬを介して複数のローカルビット線ＬＢＬを同一のグローバルビット線ＧＢＬに接続し、複数のメモリセルＭＣに一括してリセット電圧を印加しても良い。
図３は、メモリセルアレイ１４の一部の構成を示す概略的な斜視図であり、図１のＡで示した部分に対応する。図４は、図３に示す構成をＸ方向から見た概略的な断面図である。
図３に示す通り、基板１３の上方には、複数の第１配線１０１と、これら複数の第１配線１０１と交差する複数の第２配線１０２と、これら複数の第１配線１０１及び第２配線１０２の間に設けられた複数の可変抵抗膜ＶＬと、が設けられる。また、これらの構成と基板１３との間には、複数の第３配線１０３と、これら第３配線１０３の上面に設けられた複数のトランジスタ部ＴＰと、これらトランジスタ部ＴＰの上面に設けられた複数のカルコゲン層ＣＬと、トランジスタ部ＴＰのＹ方向の側面に設けられた複数の第４配線１０４と、が設けられる。
第１配線１０１は、Ｙ方向及びＺ方向に複数配列され、Ｘ方向に延伸する。第１配線１０１は、それぞれ、ワード線ＷＬ、及び、Ｘ方向に配列された複数のメモリセルＭＣの一方の電極として機能する。第１配線１０１は、例えば、多結晶シリコン（ｐ−Ｓｉ）、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）等の導電性の材料を含む。尚、Ｚ方向に隣接する第１配線１０１の間には、ＳｉＯ２等からなる絶縁層１１１（図４）が設けられる。
第２配線１０２は、Ｘ方向及びＹ方向に複数配列され、Ｚ方向に延伸する。第２配線１０２は、それぞれ、ローカルビット線ＬＢＬ、Ｚ方向に配列された複数のメモリセルＭＣの他方の電極、及び、非線形素子ＮＯの一方の電極として機能する。第２配線１０２は、例えば、多結晶シリコン（ｐ−Ｓｉ）、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）等の導電性の材料を含む。尚、Ｘ方向に隣接する第２配線１０２の間には、ＳｉＯ２等からなる図示しない絶縁層が設けられる。
可変抵抗膜ＶＬは、第２配線１０２のＹ方向の両側面に設けられ、第２配線１０２に対応してＸ方向及びＹ方向に複数配列される。また、可変抵抗膜ＶＬは、第２配線１０２のＹ方向の側面に沿ってＺ方向に延伸し、Ｚ方向に配列された複数の可変抵抗素子ＶＲとして機能する。可変抵抗膜ＶＬは、例えば、銅（Ｃｕ）や銀（Ａｇ）等の金属層と酸化シリコン（ＳｉＯ２）等の絶縁層との積層膜であっても良い。また、可変抵抗膜ＶＬは、例えば、ハフニウム酸化物（ＨｆＯｘ）等の遷移金属酸化物であっても良い。また、可変抵抗膜ＶＬは、結晶構造の変化によって抵抗値を可逆的に変化させるもの等であっても良い。尚、可変抵抗膜ＶＬは、例えば、第１配線１０１のＹ方向の両側面に設けられ、第１配線１０１に対応してＹ方向及びＺ方向に複数配列されても良い。この場合、可変抵抗膜ＶＬは、第１配線１０２のＹ方向の側面に沿ってＸ方向に延伸し、Ｘ方向に配列された複数の可変抵抗素子ＶＲとして機能しても良い。また、可変抵抗膜ＶＬは、例えばＸ方向及びＺ方向に延伸し、Ｚ方向及びＸ方向に配列された複数の可変抵抗素子ＶＲとして機能しても良い。
第３配線１０３は、第２配線１０２と対応してＸ方向に複数配列され、Ｙ方向に延伸する。第３配線１０３は、それぞれ、グローバルビット線ＧＢＬ、及び、Ｙ方向に配列された複数の選択トランジスタＴＲのソース電極として機能する。第３配線１０３は、例えば、多結晶シリコン（ｐ−Ｓｉ）、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）等の導電性の材料を含む。尚、基板１３と第３配線１０３との間には、ＳｉＯ２等からなる絶縁層１１３（図４）が設けられる。また、Ｘ方向に隣接する第３配線１０３の間には、ＳｉＯ２等からなる図示しない絶縁層が設けられる。
トランジスタ部ＴＰは、第２配線１０２と対応してＸ方向及びＹ方向に複数配列される。トランジスタ部ＴＰは、それぞれ、第４配線１０４と共に選択トランジスタＴＲとして機能する。トランジスタ部ＴＰは、それぞれ、第３配線１０３に接続された半導体層Ｓ、及び、半導体層ＳのＹ方向の両側面に設けられた絶縁膜ＧＩを備える。半導体層Ｓは、例えば多結晶シリコン（ｐ−Ｓｉ）等からなる。また、半導体層Ｓは、第１半導体領域Ｒ１、第２半導体領域Ｒ２及び第３半導体領域Ｒ３を含む。第１半導体領域Ｒ１は、第２半導体領域Ｒ２及び第３半導体領域Ｒ３よりも下方に位置する。また、第１半導体領域Ｒ１は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲのソース領域として機能する。第２半導体領域Ｒ２は、第１半導体領域Ｒ１及び第３半導体領域Ｒ３よりも上方に位置し、第１半導体領域Ｒ１とはＺ方向において離間する。また、第２半導体領域Ｒ２は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲのドレイン領域及びドレイン電極、並びに、非線形素子ＮＯの他方の電極として機能する。第３半導体領域Ｒ３は、第１半導体領域Ｒ１及び第２半導体領域Ｒ２の間に位置する。また、第３半導体領域Ｒ３は、例えばホウ素（Ｂ）等のｐ型の不純物を含み、選択トランジスタＴＲのチャネル領域として機能する。絶縁膜ＧＩは、例えばＳｉＯ２等からなり、選択トランジスタＴＲのゲート絶縁膜として機能する。
カルコゲン層ＣＬは、本実施形態において、トランジスタ部ＴＰの半導体層Ｓに接続される。カルコゲン層ＣＬは、非線形素子ＮＯのスイッチ素子として機能する。カルコゲン層ＣＬは、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素、又は、このカルコゲン元素を含む化合物であるカルコゲナイドを含む。また、カルコゲン層ＣＬは、これらのカルコゲン元素及びカルコゲナイドに加え、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）及びアンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでも良い。
第４配線１０４は、トランジスタ部ＴＰのＹ方向の両側面に設けられ、トランジスタ部ＴＰと対応してＹ方向に複数配列される。第４配線１０４はＸ方向に延伸し、Ｘ方向に配列された複数の半導体層Ｓの第３半導体領域Ｒ３のＹ方向の側面に対向する。第４配線１０４は、それぞれ、選択ゲート線ＳＧ、及び、Ｘ方向に配列された複数の選択トランジスタＴＲのゲート電極として機能する。第４配線１０４は、例えば、多結晶シリコン（ｐ−Ｓｉ）、タングステン（Ｗ）及び窒化チタン（ＴｉＮ）等の導電性の材料を含む。Ｙ方向に隣接する第４配線１０４の間には、ＳｉＯ２等からなる絶縁層１１４（図４）が設けられる。尚、図示の例では、Ｙ方向に隣接するトランジスタ部ＴＰの間に２つの第４配線１０４が設けられている。しかしながら、Ｙ方向に隣接するトランジスタ部ＴＰの間には、１つの第４配線１０４を設けても良い。また、第４配線１０４は、半導体層Ｓの第３半導体領域Ｒ３のＸ方向及びＹ方向の側面に対向する、所謂サラウンドゲート型の構造でも良い。
［選択素子ＳＥＬの特性］
上述の通り、選択素子の特性の改善が望まれている。例えば、選択トランジスタＴＲがＯＮ状態である場合にソース−ドレイン間に流れる電流（以下、「ＯＮ電流」と呼ぶ。）は大きい方が望ましい。ＯＮ電流が大きいほど、読出し、書込み、消去等を高速に実行可能なためである。一方、選択トランジスタＴＲがＯＦＦ状態である場合にソース−ドレイン間に流れる電流（以下、「リーク電流」と呼ぶ。）は小さい方が望ましい。リーク電流が小さいほど、誤動作の発生を抑制可能なためである。ここで、例えば選択トランジスタＴＲのゲート領域の長さ（チャネル長）を短くすればＯＮ電流が増大する。しかしながら、リーク電流も増大してしまう。
そこで、本実施形態では、選択トランジスタＴＲと、カルコゲン層ＣＬを備える非線形素子ＮＯと、を組み合わせ、一つの選択素子ＳＥＬとして使用する。これにより、ＯＮ電流の増大及びリーク電流の低減を同時に実現可能である。以下、この点について説明する。
図５は、選択トランジスタＴＲの電流−電圧特性を示す模式的なグラフである。横軸はソース−ドレイン間の電圧Ｖを示しており、縦軸はソース−ドレイン間の電流Ｉを対数軸で示している。
図中の関数ｆｏｎ（Ｖ）は、選択トランジスタＴＲがＯＮ状態である場合のソース−ドレイン間の電圧Ｖと電流Ｉとの関係を示す関数である。電圧Ｖが小さい場合、電流Ｉは電圧Ｖの増大に略比例して増大する。電圧Ｖが所定以上の大きさである場合、電流Ｉは所定の大きさに飽和する。
図中の関数ｆｏｆｆ（Ｖ）は、選択トランジスタＴＲがＯＦＦ状態である場合のソース−ドレイン間の電圧Ｖと電流Ｉとの関係を示す関数である。電流Ｉは、ＯＮ電流と比較して微弱ではあるものの、電圧Ｖの増大に対して指数関数的に増大する。
図６は、非線形素子ＮＯの電流−電圧特性を示す模式的なグラフである。横軸は電圧Ｖを示しており、縦軸は電流Ｉを対数軸で示している。
図中の関数ｆＮＯ（Ｖ）は、非線形素子ＮＯの電圧Ｖと電流Ｉとの関係を示す関数である。上述の通り、非線形素子ＮＯは、しきい値電圧Ｖｔｈ未満の電圧印加時に高抵抗状態となり、しきい値電圧Ｖｔｈ以上の電圧印加時に低抵抗状態となる。即ち、非線形素子ＮＯの電圧Ｖを徐々に増大させると、電圧Ｖがしきい値電圧Ｖｔｈに到達したタイミングで、電流Ｉは複数桁増大する。
尚、カルコゲン層ＣＬを備える非線形素子ＮＯによってこの様な電流−電圧特性が得られる理由については、次の様に考えられている。
即ち、図７に示す通り、非線形素子ＮＯは、第１電極、第２電極、及び、これらの間に接続されたカルコゲン層ＣＬを備える。カルコゲン層ＣＬの伝導帯ＣＢと第１電極のエネルギー準位ＥＥ１との間、及び、カルコゲン層ＣＬの伝導帯ＣＢと第２電極のエネルギー準位ＥＥ２との間にはエネルギー差が存在する。また、カルコゲン層ＣＬの伝導帯ＣＢ近傍及び価電子帯ＶＢ近傍には、複数のトラップ準位ＴＬが存在する。
図８に示す通り、非線形素子ＮＯに電圧を印加すると、例えば、第１電極のエネルギー準位ＥＥ１を第２電極のエネルギー準位ＥＥ２よりも大きくすると、このエネルギー差に応じて、カルコゲン層ＣＬに電位勾配が生じる。このエネルギー差を徐々に増大させ、電極間の電位差がしきい値電圧Ｖｔｈに達すると、第１電極から距離Ｄ１の位置に存在するトラップ準位ＴＬのエネルギーが、第１電極のエネルギー準位ＥＥ１のエネルギーと同程度になる。ここで、距離Ｄ１は、電子ｅ−がトンネル可能な程度の距離である。従って、電極間の電位差がしきい値電圧Ｖｔｈに達すると、第１電極中の電子ｅ−が伝導帯ＣＢ近傍のトラップ準位ＴＬにトンネルする。また、トラップ準位ＴＬ中の電子ｅ−は、よりエネルギーの低い他のトラップ準位ＴＬにトンネルする。これにより、第１電極から距離Ｄ１以上離れたトラップ準位ＴＬは、電子ｅ−によって満たされていく。
カルコゲン層ＣＬ中に電子ｅ−が蓄積すると、図９に示す通り、カルコゲン層ＣＬの一部のエネルギーが低下する。これに伴い、第２電極近傍における電位勾配はなだらかになり、第１電極近傍における電位勾配は急峻になる。これにより、第１電極と伝導帯ＣＢとの間のエネルギー障壁の幅Ｄ２が小さくなり、第１電極中の電子ｅ−が伝導帯ＣＢにトンネル可能となる。即ち、カルコゲン層ＣＬが低抵抗状態となり、電流が流れ始める。
次に、図１０及び図１１を参照して、選択素子ＳＥＬのＯＮ電流Ｉｏｎ及びリーク電流Ｉｏｆｆについて説明する。
図１０は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。図中には、グローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続された２つの選択素子ＳＥＬ１（ＴＲ１、ＮＯ１）及び選択素子ＳＥＬ２（ＴＲ２、ＮＯ２）と、これらに接続されたローカルビット線ＬＢＬ１、ＬＢＬ２と、を示している。また、図示の例では、グローバルビット線ＧＢＬに所定の電圧ＶＧＢＬが印加され、ローカルビット線ＬＢＬ１、ＬＢＬ２は接地状態の電位（０Ｖ）になっている。更に、選択トランジスタＴＲ１はＯＮ状態であり、選択素子ＳＥＬ１（ＴＲ１、ＮＯ１）にはＯＮ電流Ｉｏｎが流れている。一方、選択トランジスタＴＲ２はＯＦＦ状態であり、選択素子ＳＥＬ２（ＴＲ２、ＮＯ２）にはリーク電流Ｉｏｆｆが流れている。
ここで、ＯＮ電流Ｉｏｎは、図５及び図６を参照して説明した関数を用いて表現可能である。例えば、非線形素子ＮＯ１の分圧をＶとすると、選択トランジスタＴＲ１の分圧はＶＧＢＬ−Ｖと表される。この場合、非線形素子ＮＯ１の電流は関数ｆＮＯ（Ｖ）によって表され、選択トランジスタＴＲ１の電流は関数ｆｏｎ（ＶＧＢＬ−Ｖ）によって表される。これらの電流はどちらもＯＮ電流Ｉｏｎと等しくなるので、これら関数の交点がＯＮ電流Ｉｏｎを示すこととなる。
同様に、リーク電流Ｉｏｆｆも、図５及び図６を参照して説明した関数を用いて表現可能である。例えば、非線形素子ＮＯ２の分圧をＶとすると、選択トランジスタＴＲ２の分圧はＶＧＢＬ−Ｖと表される。この場合、非線形素子ＮＯ２の電流は関数ｆＮＯ（Ｖ）によって表され、選択トランジスタＴＲ２の電流は関数ｆｏｆｆ（ＶＧＢＬ−Ｖ）によって表される。これらの電流はどちらもリーク電流Ｉｏｆｆと等しくなるので、これら関数の交点がリーク電流Ｉｏｆｆを示すこととなる。
図１１は、以上の点を考慮したグラフであり、関数ｆＮＯ（Ｖ）、関数ｆｏｎ（ＶＧＢＬ−Ｖ）、及び、関数ｆｏｆｆ（ＶＧＢＬ−Ｖ）、並びに、これらの交点Ｐｏｎ、Ｐｏｆｆを示している。横軸は電圧Ｖを示しており、縦軸は電流Ｉを対数軸で示している。
上述の通り、ＯＮ電流Ｉｏｎは、関数ｆＮＯ（Ｖ）と関数ｆｏｎ（ＶＧＢＬ−Ｖ）との交点Ｐｏｎによって表される。図示の通り、ＯＮ状態の選択トランジスタＴＲにおける電圧降下ＶＴＲｏｎは比較的小さいため、非線形素子ＮＯ１の分圧ＶＮＯｏｎは比較的大きくなる。その結果、分圧ＶＮＯｏｎはしきい値電圧Ｖｔｈよりも大きくなり、非線形素子ＮＯ１は低抵抗状態となる。その結果、ＯＮ電流Ｉｏｎの大きさは、選択トランジスタＴＲ１の飽和電流と同程度となる。
また、上述の通り、リーク電流Ｉｏｆｆは、関数ｆＮＯ（Ｖ）と関数ｆｏｆｆ（ＶＧＢＬ−Ｖ）との交点Ｐｏｆｆによって表される。図示の通り、ＯＦＦ状態の選択トランジスタＴＲ２における電圧降下ＶＴＲｏｆｆは比較的大きいため、非線形素子ＮＯ２の分圧ＶＮＯｏｆｆは比較的小さくなる。その結果、分圧ＶＮＯｏｆｆはしきい値電圧Ｖｔｈよりも小さくなり、非線形素子ＮＯ２は高抵抗状態となる。その結果、リーク電流Ｉｏｆｆの大きさは、非線形素子ＮＯ２を用いない場合のリーク電流Ｉｏｆｆ´（＝ｆｏｆｆ（ＶＧＢＬ））と比較して、数桁程度小さくなる。
以上より、本実施形態に係る選択素子ＳＥＬによれば、ＯＮ電流にほぼ影響を与えることなくリーク電流を低減可能である。従って、例えば選択トランジスタＴＲのゲート領域の長さ（チャネル長）を短くすれば、ＯＮ電流の増大及びリーク電流の低減を同時に実現可能である。
［第２の実施形態］
［構成］
次に、図１２を参照して、第２の実施形態に係る半導体記憶装置の構成を説明する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様であるが、トランジスタ部ＴＰ´の半導体層Ｓ´の構成が一部異なっている。半導体層Ｓ´は、第３配線１０３に接続され、第１半導体領域Ｒ１´及び第２半導体領域Ｒ２´を含む。第１半導体領域Ｒ１´は、第２半導体領域Ｒ２´よりも下方に位置する。また、第１半導体領域Ｒ１´は、例えばリン（Ｐ）等のｎ型の不純物を含み、選択トランジスタＴＲのソース領域として機能する。第２半導体領域Ｒ２´は、第１半導体領域Ｒ１´よりも上方に位置し、第１半導体領域Ｒ１´とカルコゲン層ＣＬとの間に位置する。また、２半導体領域Ｒ２´は、例えばホウ素（Ｂ）等のｐ型の不純物を含み、選択トランジスタＴＲのチャネル領域として機能する。また、本実施形態では、カルコゲン層ＣＬが半導体層Ｓ´の第２半導体領域Ｒ２´の上面に接続される。
［選択素子ＳＥＬの特性］
本実施形態に係る選択素子ＳＥＬは、第１の実施形態と比較して、有利な点を有する。以下、この点について説明する。
上述の通り、可変抵抗膜ＶＬは、所定のセット電圧の印加に応じて低抵抗状態となり、所定のリセット電圧の印加に応じて高抵抗状態となる。ここで、可変抵抗膜ＶＬ等の態様によっては、セット電圧がリセット電圧よりも小さい場合がある。また、セット電圧とリセット電圧との極性が異なる場合がある。以下、ローカルビット線ＬＢＬからグローバルビット線ＧＢＬに流れる電流を順方向電流と呼び、この方向に印加される電圧を順方向電圧と呼ぶ。同様に、グローバルビット線ＧＢＬからローカルビット線ＬＢＬに流れる電流を逆方向電流と呼び、この方向に印加される電圧を逆方向電圧と呼ぶ。また、以下の説明では、セット電圧が順方向電圧であり、リセット電圧が逆方向電圧である例について説明する。
図１３は、第１の実施形態に係る選択素子ＳＥＬの特性を示す模式的なグラフである。図１３は、基本的には図１１と同様であるが、非線形素子ＮＯの電流を示す関数ｆＮＯ（Ｖ）に加え、選択トランジスタＴＲの特性として、セット電圧印加時の電流を示す関数ｆｏｎ（Ｖｓｅｔ−Ｖ）及び関数ｆｏｆｆ（Ｖｓｅｔ−Ｖ）、並びに、リセット電圧印加時の電流を示す関数ｆｏｎ（Ｖｒｅｓｅｔ−Ｖ）及び関数ｆｏｆｆ（Ｖｒｅｓｅｔ−Ｖ）を図示している。
セット電圧印加時のリーク電流は、関数ｆＮＯ（Ｖ）と関数ｆｏｆｆ（Ｖｓｅｔ−Ｖ）との交点Ｐｓｅｔによって表される。図示の例において、非線形素子ＮＯの分圧ＶＮＯｓｅｔはしきい値電圧Ｖｔｈよりも小さく、非線形素子ＮＯは高抵抗状態である。
リセット電圧印加時のリーク電流は、関数ｆＮＯ（Ｖ）と関数ｆｏｆｆ（Ｖｒｅｓｅｔ−Ｖ）との交点Ｐｒｅｓｅｔによって表される。ここで、上述の通り、リセット電圧Ｖｒｅｓｅｔはセット電圧Ｖｓｅｔよりも大きい。従って、選択トランジスタＴＲにおける電圧降下ＶＴＲｒｅｓｅｔも、非線形素子ＮＯの分圧ＶＮＯｒｅｓｅｔも、セット電圧印加時より大きくなってしまう。その結果、図示の例の様に、分圧ＶＮＯｒｅｓｅｔが、しきい値電圧Ｖｔｈと同程度又はそれ以上になってしまう恐れがある。図示の例では非線形素子ＮＯが高抵抗状態を保っているものの、この様な状態における非線形素子ＮＯの制御は困難であり、低抵抗状態となってしまう恐れもある。これにより、リーク電流が増大してしまう恐れがある。
これを抑制するためには、例えばしきい値電圧Ｖｔｈを、動作点Ｐｒｅｓｅｔに対応する電圧よりも十分大きくすることが考えられる。しかしながら、しきい値電圧Ｖｔｈを大きくしすぎてしまった場合、しきい値電圧Ｖｔｈが動作点Ｐｏｎに対応する電圧に近付いてしまう恐れがある。この場合、セット電圧印加時にＯＮ電流を流す非線形素子ＮＯが高抵抗状態となってしまい、ＯＮ電流が減少してしまう恐れがある。
そこで、本実施形態では、カルコゲン層ＣＬが半導体層Ｓ´の第２半導体領域Ｒ２´の上面に接続された構造を採用する。この様な構成によれば、順方向電圧印加時のしきい値電圧と逆方向電圧印加時のしきい値電圧とを異ならせることが可能である。これにより、順方向電圧印加時及び逆方向電圧印加時の双方において、カルコゲン層ＣＬの状態を好適に制御可能である。以下、この点について説明する。
図１４〜図１６は、本実施形態に係る選択素子ＳＥＬの模式的なエネルギーバンド図であり、第３配線１０３、第１半導体領域Ｒ１´、第２半導体領域Ｒ２´、カルコゲン層ＣＬ、及び、第２配線１０２におけるエネルギーの状態を図示している。
図１４の例において、金属等からなる第３配線１０３はｎ型の多結晶シリコン等からなる第１半導体領域Ｒ１´に接し、これらの接合面はオーミック接合である。また、第１半導体領域Ｒ１´はｐ型の多結晶シリコン等からなる第２半導体領域Ｒ２´に接し、これらの接合面はｐｎ接合である。また、第２半導体領域Ｒ２´はカルコゲン層ＣＬに接し、第２半導体領域Ｒ２´とカルコゲン層ＣＬのトラップ準位ＴＬとの間にはエネルギー障壁Ｅ１が存在する。また、カルコゲン層ＣＬは金属等からなる第２配線１０２に接し、カルコゲン層ＣＬのトラップ準位と第２配線１０２との間にはエネルギー障壁Ｅ２が存在する。尚、エネルギー障壁Ｅ１は、エネルギー障壁Ｅ２よりも小さい。
図１５に示す通り、第３配線１０３と第２配線１０２との間に順方向電圧Ｖを印加すると、カルコゲン層ＣＬに電位勾配が生じ、第２半導体領域Ｒ２´から距離Ｄ３の位置に存在するトラップ準位ＴＬが、第２半導体領域Ｒ２´の伝導帯下端のエネルギー準位と同程度になる。電圧Ｖがしきい値電圧に達すると、図７〜９を参照して説明した様な現象が生じて、カルコゲン層ＣＬが低抵抗状態となる。
図１６に示す通り、第３配線１０３と第２配線１０２との間に逆方向電圧Ｖを印加すると、カルコゲン層ＣＬに電位勾配が生じ、第２配線１０２から距離Ｄ４の位置に存在するトラップ準位ＴＬが、第２配線１０２のエネルギー準位と同程度になる。電圧Ｖがしきい値電圧に達すると、図７〜９を参照して説明した様な現象が生じて、カルコゲン層ＣＬが低抵抗状態となる。
ここで、図示の通り、エネルギー障壁Ｅ１はエネルギー障壁Ｅ２よりも小さい。従って、上記距離Ｄ３（図１５）は、上記距離Ｄ４（図１６）よりも容易にトンネル可能な距離に達する。また、図１５に示す通り、順方向電圧印加時には第２半導体領域Ｒ２´にも電位勾配が生じており、第２半導体領域Ｒ２´中の電子はこの電位勾配によって加速される。従って、順方向電圧印加時の第２半導体領域Ｒ２´中の電子は、逆方向電圧印加時の第２配線１０２中の電子よりも、トラップ準位ＴＬにトンネルしやすい。以上より、順方向電圧印加時には、逆方向電圧印加時よりも容易にカルコゲン層ＣＬを低抵抗状態とすることが出来る。即ち、順方向電圧印加時のしきい値電圧は、逆方向電圧印加時のしきい値電圧よりも小さい。
図１７は、本実施形態に係る選択素子ＳＥＬの特性を示す模式的なグラフである。図１７は、基本的には図１３と同様であるが、非線形素子ＮＯの特性として、順方向電圧印加時の電流を示す関数ｆＮＯＦ（Ｖ）、及び、逆方向電圧印加時の電流を示す関数ｆＮＯＲ（Ｖ）を図示している。図示の通り、関数ｆＮＯＦ（Ｖ）におけるしきい値電圧ＶｔｈＦ（順方向電圧印加時のしきい値電圧）は、関数ｆＮＯＲ（Ｖ）におけるしきい値電圧ＶｔｈＲ（逆方向電圧印加時のしきい値電圧）よりも小さい。
セット電圧印加時のＯＮ電流は、関数ｆＮＯＦ（Ｖ）と関数ｆｏｎ（Ｖｓｅｔ−Ｖ）との交点Ｐ１によって表される。図示の例において、非線形素子ＮＯの分圧はしきい値電圧ＶｔｈＦよりも大きく、非線形素子ＮＯは低抵抗状態である。
セット電圧印加時のリーク電流は、関数ｆＮＯＦ（Ｖ）と関数ｆｏｆｆ（Ｖｓｅｔ−Ｖ）との交点Ｐ２によって表される。図示の例において、非線形素子ＮＯの分圧ＶＮＯＦはしきい値電圧ＶｔｈＦよりも小さく、非線形素子ＮＯは高抵抗状態である。
リセット電圧印加時のＯＮ電流は、関数ｆＮＯＲ（Ｖ）と関数ｆｏｎ（Ｖｒｅｓｅｔ−Ｖ）との交点Ｐ３によって表される。図示の例において、非線形素子ＮＯの分圧はしきい値電圧ＶｔｈＲよりも大きく、非線形素子ＮＯは低抵抗状態である。
リセット電圧印加時のリーク電流は、関数ｆＮＯＲ（Ｖ）と関数ｆｏｆｆ（Ｖｒｅｓｅｔ−Ｖ）との交点Ｐ４によって表される。図示の例において、非線形素子ＮＯの分圧ＶＮＯＲはしきい値電圧ＶｔｈＲよりも小さく、非線形素子ＮＯは高抵抗状態である。
図示の例では、図１３の例と同様に、リセット電圧Ｖｒｅｓｅｔがセット電圧Ｖｓｅｔよりも大きい。しかしながら、図１３の例と異なり、非線形素子ＮＯの逆方向電圧印加時のしきい値電圧ＶｔｈＲが、順方向電圧印加時のしきい値電圧ＶｔｈＦよりも大きい。従って、動作点Ｐ１における電圧をしきい値電圧ＶｔｈＦよりも十分大きく設定し、且つ、動作点Ｐ４における電圧をしきい値電圧ＶｔｈＲよりも十分小さく設定することが可能である。これにより、順方向電圧印加時及び逆方向電圧印加時の双方において、カルコゲン層ＣＬの状態を好適に制御可能である。
［その他の実施形態］
第１及び第２の実施形態では、第３配線１０３が第２配線１０２の下方に設けられていた。しかしながら、第３配線１０３は、第２配線１０２の上方に設けられても良い。また、第１及び第２の実施形態では、第２配線１０２とトランジスタ部ＴＰ、ＴＰ´との間にカルコゲン層ＣＬを設けていた。しかしながら、第３配線１０３とトランジスタ部ＴＰ、ＴＰ´との間にカルコゲン層ＣＬを設けても良い。例えば、第２配線１０２に半導体層Ｓを接続し、半導体層Ｓにカルコゲン層ＣＬを接続し、第１半導体領域Ｒ１を第２半導体領域Ｒ２及び第３半導体領域Ｒ３よりも上方に、第２半導体領域Ｒ２を第１半導体領域Ｒ１及び第３半導体領域Ｒ３よりも下方に設けても良い。同様に、例えば第２配線１０２に半導体層Ｓ´を接続し、半導体層Ｓ´にカルコゲン層ＣＬを接続し、第１半導体領域Ｒ１´を第２半導体領域Ｒ２´よりも上方に、第２半導体領域Ｒ２´を第１半導体領域Ｒ１´よりも下方に設けても良い。更に、第２配線１０２とトランジスタ部ＴＰ、ＴＰ´との間、及び、第３配線１０３とトランジスタ部ＴＰ、ＴＰ´との間の双方にカルコゲン層ＣＬを設けても良い。
例えば、第２の実施形態では、セット電圧がリセット電圧よりも小さかった。また、セット電圧が順方向電圧であり、リセット電圧が逆方向電圧だった。しかしながら、例えば、セット電圧がリセット電圧よりも大きい場合、セット電圧が逆方向電圧でありリセット電圧が順方向電圧である場合等には、カルコゲン層ＣＬをトランジスタ部ＴＰ´と第３配線１０３との間に設け、第１半導体領域Ｒ１´を第２半導体領域Ｒ２´よりも上方に、第２半導体領域Ｒ２´を第１半導体領域Ｒ１´よりも下方に設けることにより、第２の実施形態と同様の効果を得ることが可能である。
また、例えば、半導体層Ｓ、半導体層Ｓ´の製造工程においてアニール処理が用いられ、且つ、カルコゲン層ＣＬが熱に弱い場合等には、カルコゲン層ＣＬをトランジスタ部ＴＰ、ＴＰ´よりも上方に設けることが好ましい。同様に、例えば可変抵抗膜ＶＬが熱に弱い場合等には、可変抵抗膜ＶＬをトランジスタ部ＴＰ、ＴＰ´よりも上方に設けることが好ましい。
また、第１及び第２の実施形態では、選択トランジスタＴＲのキャリアが電子である例について説明した。例えば、半導体層Ｓの第１半導体領域Ｒ１及び第２半導体領域Ｒ２、並びに、半導体層Ｓ´の第１半導体領域Ｒ１´の導電型を第１導電型とし、半導体層Ｓの第３半導体領域Ｒ３、及び、半導体層Ｓ´の第２半導体領域Ｒ２´の導電型を第２導電型、とすると、第１導電型がｎ型、第２導電型がｐ型である例について説明した。しかしながら、選択トランジスタＴＲのキャリアは正孔であっても良い。この場合、第１導電型はｐ型であっても良く、第２導電型はｎ型であっても良い。この場合、正孔の移動する方向と電流の方向が一致することとなる点を考慮の上、上記構成を適宜調整可能である。
尚、第２の実施形態と同様に、セット電圧がリセット電圧よりも小さく、セット電圧とリセット電圧との極性が異なる場合であっても、第１の実施形態に係る選択素子ＳＥＬと同様の構成を採用することも可能である。この場合には、例えば、消去に際し、選択素子ＳＥＬを介して複数のローカルビット線ＬＢＬを同一のグローバルビット線ＧＢＬに接続し、複数のメモリセルＭＣに一括してリセット電圧を印加しても良い。この様な態様によれば、選択素子ＳＥＬのリセット電圧印加時におけるリーク電流を問題とすることなく、好適に動作可能な半導体記憶装置を提供することが可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリダイ、１２…コントロールダイ、１３…基板、１４…メモリセルアレイ、１５…周辺回路、ＳＥＬ…選択素子、ＴＲ…選択トランジスタ、ＶＲ…可変抵抗素子、ＮＯ…非線形素子、１０１…第１配線、１０２…第２配線、ＶＬ…可変抵抗膜、１０３…第３配線、ＴＰ…トランジスタ部、ＣＬ…カルコゲン層、１０４…第４配線、Ｓ…半導体層、Ｒ１…第１半導体領域、Ｒ２…第２半導体領域、Ｒ３…第３半導体領域。

Claims (6)

  1. 基板と、
    前記基板の表面と交差する第１方向に配列された複数の第１配線と、
    前記第１方向に延伸する第２配線と、
    前記第１配線及び前記第２配線の間に設けられた可変抵抗膜と、
    前記第１方向と交差する第２方向に延伸する第３配線と、
    前記第２配線の一端及び前記第３配線の間に設けられた選択トランジスタと、
    前記第２配線の一端及び前記選択トランジスタの間、並びに、前記第３配線及び前記選択トランジスタの間の少なくとも一方に設けられたカルコゲン層と
    を備える半導体記憶装置。
  2. 前記選択トランジスタは、
    前記第２配線又は前記第３配線に接続された半導体層であって第１半導体領域と前記第１方向において前記第１半導体領域と離間した第２半導体領域と前記第１及び第２半導体領域の間の第３半導体領域とを含む前記半導体層と、
    前記第３半導体領域に対向するゲート電極と
    を備える請求項１記載の半導体記憶装置。
  3. 前記第１及び第２半導体領域は第１導電型の不純物を含み、
    前記第３半導体領域は、前記第１導電型と異なる第２導電型の不純物を含む
    請求項２記載の半導体記憶装置。
  4. 前記選択トランジスタは、
    前記第２配線又は前記第３配線に接続された半導体層であって第１半導体領域と前記第１半導体領域及び前記カルコゲン層の間の第２半導体領域とを含む前記半導体層と、
    前記第２半導体領域に対向するゲート電極と
    を備え、
    前記カルコゲン層は、前記第２半導体領域に接続されている
    請求項１記載の半導体記憶装置。
  5. 前記第１半導体領域は第１導電型の不純物を含み、
    前記第２半導体領域は、前記第１導電型と異なる第２導電型の不純物を含む
    請求項４記載の半導体記憶装置。
  6. 前記第３配線は前記基板と前記第２配線との間に設けられ、
    前記カルコゲン層は前記選択トランジスタと前記第２配線との間に設けられる
    請求項１〜５のいずれか１項記載の半導体記憶装置。
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