CN108231779A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括在半导体衬底上的多个单元栅电极。单元栅电极的端部包括在平行于半导体衬底的表面的方向上延伸的台阶状的垫区域。垂直结构在半导体衬底上并穿过所述多个单元栅电极。垂直结构分别包括沟道层。上外围晶体管设置在半导体衬底上。上外围晶体管包括在比所述多个单元栅电极的水平更高的水平处的上外围栅电极、穿过上外围栅电极并电连接到垫区域的主体图案、以及在上外围栅电极与主体图案之间的栅极电介质层。

Description

半导体器件
技术领域
发明构思涉及半导体器件。
背景技术
为了提高半导体器件的集成度，已经研发了包括在垂直于衬底的方向上 对准的字线的NAND闪存器件。
发明内容
发明构思的方面提供了半导体器件的用于提高集成度的结构。
根据发明构思的一些示例实施方式，一种半导体器件包括半导体衬底、 在半导体衬底上的多个单元栅电极、在半导体衬底上的垂直结构、以及在半 导体衬底上的上外围晶体管。所述多个单元栅电极可以一个堆叠在另一个的 顶部上并在平行于半导体衬底的表面的方向上延伸。所述多个单元栅电极可 以包括在所述多个单元栅电极的端部处以台阶方式布置的垫区域。垂直结构 可以穿过所述多个单元栅电极。垂直结构可以分别包括沟道层。上外围晶体 管可以包括在比所述多个单元栅电极的水平更高的水平处的上外围栅电极、 穿过上外围栅电极并电连接到垫区域的主体图案、以及在上外围栅电极与主 体图案之间栅极电介质层。
根据发明的一些示例实施方式，一种半导体器件包括半导体衬底、在半 导体衬底上的存储单元阵列、以及在半导体衬底上的外围电路。存储单元阵 列可以包括第一字线和垂直结构。第一字线可以在垂直于半导体衬底的表面 的方向上一个堆叠在另一个的顶部上。垂直结构可以穿过第一字线。垂直结 构可以分别包括沟道层和连接到沟道层的上部区域的漏极。第一字线可以包 括在第一字线的端部处的台阶状的第一垫区域。台阶状的第一垫区域可以在 平行于半导体衬底的表面的方向上延伸。外围电路可以包括电连接到垫区域 的上电路。上电路可以包括在比第一字线的水平更高的水平处的上外围栅电 极。上电路可以包括穿过上外围栅电极并电连接到台阶状的第一垫区域的主 体图案。上电路可以包括在上外围栅电极与主体图案之间的上栅极电介质 层。
根据发明构思的一些示例实施方式，一种半导体器件包括衬底、在衬底 上一个堆叠在另一个的顶部上并在关于衬底的顶表面的垂直方向上彼此间 隔开的多条字线、在垂直方向上延伸穿过所述多条字线的一部分的多个垂直 结构、下接触插塞、在下接触插塞上的上外围晶体管、以及在上外围晶体管 上的上外围布线。所述多条字线的宽度可以随着所述多条字线离衬底的顶表 面的距离增大而减小。所述多条字线可以包括在所述多条字线的端部处的台 阶状的垫区域。下接触插塞可以在所述多条字线的台阶状的垫区域上。下接触插塞可以在垂直方向上延伸。
附图说明
发明构思的以上及另外的方面、特征和效果将由以下结合附图的详细描 述被更清楚地理解，附图中：
图1是根据一些示例实施方式的半导体器件的示意性框图；
图2是示出根据一些示例实施方式的半导体器件的视图；
图3A和3B是示出根据一些示例实施方式的半导体器件的剖视图；
图4A是示出根据一些示例实施方式的半导体器件的一示例的局部放大 图；
图4B是示出根据一些示例实施方式的半导体器件的一修改示例的局部 放大图；
图5A是示出根据一些示例实施方式的半导体器件的一示例的局部放大 图；
图5B是示出根据一些示例实施方式的半导体器件的一修改示例的局部 放大图；
图6是示出根据一些示例实施方式的半导体器件的一修改示例的局部放 大图；
图7A、7B、8A、8B、9A、9B和9C是示出根据一些示例实施方式的 半导体器件的各种示例的透视图；
图10是示出根据一些示例实施方式的半导体器件的视图；
图11是示出根据一些示例实施方式的半导体器件的剖视图；
图12A、12B和12C是示出根据一些示例实施方式的半导体器件的各种 示例的透视图；
图13是示出根据一些示例实施方式的半导体器件的视图；
图14是示出根据一些示例实施方式的半导体器件的剖视图；
图15和16是示出根据一些示例实施方式的半导体器件的各种示例的透 视图；
图17是示出根据一些示例实施方式的半导体器件的视图；
图18和19是示出根据一些示例实施方式的半导体器件的各种示例的透 视图；
图20是示出形成根据一些示例实施方式的半导体器件的方法的一示例 的工艺流程图；
图21A至21D是示出形成根据一些示例实施方式的半导体器件的方法 的一示例的剖视图；
图22是示出形成根据一些示例实施方式的半导体器件的方法的一示例 的工艺流程图；以及
图23A至23D是示出形成根据一些示例实施方式的半导体器件的方法 的一示例的剖视图。
具体实施方式
图1是根据一些示例实施方式的半导体器件的示意性框图。
参照图1，根据一些示例实施方式的半导体器件1可以包括存储单元阵 列2、行解码器电路区3和核心逻辑电路区6。核心逻辑电路区6可以包括 读/写电路4和控制电路5。
存储单元阵列2可以包括布置成多个行和列的多个存储单元。存储单元 阵列2中包括的所述多个存储单元可以被分成多个存储块。所述多个存储块 中的每个存储块可以包括多条字线WL、多条串选择线SSL、多条接地选择 线GSL、多条位线BL和至少一条公共源线CSL。
存储单元阵列2中包括的所述多个存储单元MC可以通过字线WL、公 共源线CSL、串选择线SSL、接地选择线GSL等连接到行解码器电路区3， 并且可以通过位线BL连接到读/写电路4。
在一些示例实施方式中，布置在相同的行中的多个存储单元可以连接到 相同的字线WL，布置在相同的列中的多个存储单元可以连接到相同的位线 BL。
行解码器电路区3可以从外部源接收地址数据ADDR，并且接收到的地 址数据ADDR可以被解码以确定向连接到存储单元阵列2的字线WL、公共 源线CSL、串选择线SSL和接地选择线GSL中的至少一部分供应的电压。
读/写电路4可以根据从控制电路5接收的命令而选择连接到存储单元阵 列2的位线BL中的至少一部分。读/写电路4可以读取连接到至少一些所选 择的位线BL的存储单元中存储的数据，和/或可以将数据写入到连接于至少 一些所选择的位线BL的存储单元。读/写电路4可以包括诸如页缓冲器、输 入/输出缓冲器、数据锁存器等的电路，以便执行上述操作。
控制电路5可以响应于从外部源发送的控制信号CTRL以控制行解码器 电路区3和读/写电路4的操作。当存储单元阵列2中存储的数据被读取时， 控制电路5可以控制行解码器电路区3的操作，以将用于读取操作的电压供 应到其中存储待读取的数据的字线WL。当用于读取操作的电压被供应到特 定字线WL时，控制电路5可以控制读/写电路4读取连接到用于读取操作 的电压供应到其的字线WL的存储单元中存储的数据。
同时，当数据被写入到存储单元阵列2时，控制电路5可以控制行解码 器电路区3的操作，以将用于写入操作的电压供应到用户期望将数据写入到 其的字线WL。当用于写入操作的电压被供应到特定字线WL时，控制电路 5可以控制读/写电路4将数据写入到连接于用于写入操作的电压供应到其的 字线WL的存储单元。
存储单元阵列2可以包括三维地布置在衬底上的多个存储单元、以及电 连接到存储单元的字线和位线。例如，单元阵列可以包括多个NAND单元 串，该NAND单元串可包括联接到公共源线的接地选择晶体管、联接到位 线的串选择晶体管、以及设置在接地选择晶体管与串选择晶体管之间的多个 存储单元，或者由联接到公共源线的接地选择晶体管、联接到位线的串选择 晶体管、以及设置在接地选择晶体管与串选择晶体管之间的多个存储单元构 成。例如，在一些示例实施方式中，NAND串可以垂直地取向，使得至少一 个存储单元位于另一个存储单元之上。所述至少一个存储单元可以包括电荷 俘获层。通过引用其全文被合并于此的以下专利文献描述了用于三维存储阵 列的合适的配置，在该配置中三维存储阵列被配置成多个层级并且字线和/ 或位线在层级之间被共享：美国专利第7,679,133、8,553,466、8,654,587、 8,559,235号以及美国专利公开第2011/0233648号。
接着，将连同图1参照图2、3A和3B描述图1中所示的存储单元阵列 2和行解码器电路区3的一示例。图2是概念性地示出设置在半导体衬底上 的存储单元阵列2的等效电路和设置在半导体衬底上的行解码器电路区3的 视图，以便示出设置在半导体衬底10上的存储单元阵列2和行解码器电路 区3的布置关系。图3A是示出在字线WL的纵向方向X上截取的区域的剖 视图，以便说明存储单元阵列2的一部分和行解码器电路区3的一部分。此 外，图3B是示出在位线的纵向方向Y上截取的区域的剖视图，以便说明存 储单元阵列2。
首先，参照图1和2，将描述存储单元阵列2和行解码器电路区3的一 示例。
连同图1，关于图2，半导体衬底10可以具有第一区域20、第二区域 30、以及设置在第一区域20与第二区域30之间的中间区域35。中间区域 35可以被称为缓冲区域或第三区域。参照图1描述的存储单元阵列2可以设 置在半导体衬底10的第一区域20中。将描述设置在半导体衬底10的第一 区域20中的存储单元阵列2。
设置在半导体衬底10的第一区域20中的存储单元阵列2可以包括含彼 此串联连接并在垂直于半导体衬底10的表面10S的方向上布置的多个存储 单元MC的存储单元串，另外还包括串联连接到存储单元MC的每个的两端 的接地选择晶体管GST和串选择晶体管SST。彼此串联连接的所述多个存 储单元MC可以分别连接到用于选择所述多个存储单元MC的多条字线WL。
同时，虚设单元可以进一步设置在所述多个存储单元MC的最下存储单 元与接地选择晶体管GST之间以及所述多个存储单元MC的最上存储单元 与串选择晶体管SST之间。
接地选择晶体管GST的栅极端子可以连接到接地选择线GSL，并且其 源极端子可以连接到公共源线CSL。
同时，串选择晶体管SST的栅极端子可以连接到串选择线SSL，并且其 源极端子可以连接到存储单元MC的漏极端子。
在图2中，示出了在其中一接地选择晶体管GST和一串选择晶体管SST 连接到彼此串联连接的所述多个存储单元MC的结构，但是多个接地选择晶 体管GST或多个串选择晶体管SST可以连接到其。
串选择晶体管SST的漏极端子可以连接到位线BL。当信号通过串选择 线SSL被施加到串选择晶体管SST的栅极端子时，通过位线BL施加的信号 被发送到彼此串联连接的所述多个存储单元MC，因此，数据读取和数据写 入操作可以被执行。此外，期望的(和/或替代地，预定的)擦除电压通过半 导体衬底10被施加，因此，用于擦除写入到所述多个存储单元MC的数据 的擦除操作可以被执行。
串选择线SSL、所述多条字线WL和接地选择线GSL从第一区域20延 伸到中间区域35，并且其端部可以位于中间区域35中。
串选择线SSL、所述多条字线WL和接地选择线GSL的端部可以是用 于形成到外围电路的电连接的垫区域SP、WP和GP。串选择线SSL、所述 多条字线WL和接地选择线GSL的垫区域SP、WP和GP可以以台阶方式 布置。
行解码器电路区3可以包括形成在半导体衬底10的中间区域35中的上 电路3b以及形成在半导体衬底10的第二区域30中的下电路3a。
上电路3b可以包括可电连接到垫区域SP、WP和GP的上外围晶体管 PT1。上外围晶体管PT1可以是行解码器电路区3的传输晶体管。
由于可以是行解码器电路区3的传输晶体管的上外围晶体管PT1设置在 垫区域SP、WP和GP中，因此上外围晶体管PT1在其中位于半导体衬底 10中的平坦区域可以被减小。因此，可以提高半导体器件1的集成度。
上外围晶体管PT1可以包括上外围栅电极175。下接触插塞169可以设 置在上外围晶体管PT1与垫区域SP、WP和GP之间。除下外围接触插塞 169P之外，还可以提供用于将上电路3b电连接到下电路3a的布线SM、 WM和GM。布线SM、WM和GM可以包括可电连接到串选择线SSL的串 线布线190S(SM)、可电连接到字线WL的字线布线190W(WM)、以及 可电连接到接地选择线GSL的接地线布线190G(GM)。
接着，将连同图1和2参照图3A和3B描述存储单元阵列2和行解码 器电路区3的一示例。
连同图1和2，参照图3A和3B，栅极堆叠结构163可以设置在半导体 衬底10的第一区域20中。栅极堆叠结构163可以包括下栅电极160G、在 下栅电极160G上的单元栅电极160W、以及在单元栅电极160W上的上栅 电极160S。
上栅电极160S可以是存储单元阵列2的串选择线SSL，下栅电极160G 可以是存储单元阵列2的接地选择线GSL，单元栅电极160W可以是存储单 元阵列2的字线WL。层间绝缘层118可以设置在栅电极160G、160W和160S 的每个之下。
可以提供形成为在平行于半导体衬底10的表面10S的方向上从栅电极 160G、160W和160S延伸的垫区域SP、WP和GP。因此，因为垫区域SP、 WP和GP形成为在水平方向上从栅电极160G、160W和160S被连续地引导， 所以垫区域可以设置在与栅电极160G、160W和160S相同的平面上。
穿过栅极堆叠结构163的隔离图案156可以设置在半导体衬底10的第 一区域20中。杂质区152可以设置在半导体衬底10内部与隔离图案156相 邻。杂质区152可以是存储单元阵列2的公共源线CSL。杂质区152可以具 有N型导电性。绝缘间隔物154可以设置在隔离图案156的侧表面上。隔离 图案156可以由导电材料形成。
穿过栅极堆叠结构163的垂直结构VS可以设置在半导体衬底10的第一 区域20中。垂直结构VS可以设置在隔离图案156之间。垂直结构VS的每 个可以包括半导体图案136、芯图案145、漏极148、沟道层142和电介质结 构139。沟道层142可以具有穿过与所述多条字线WL及串选择线SSL对应 的栅电极160W和160S的其内部为空的圆筒形状，芯图案145可以嵌入在 沟道层142内部，漏极148可以连接到沟道层142的上部区域以被设置在芯 图案145上。漏极148可以由具有N型导电性的多晶硅形成。半导体图案 136可以设置在沟道层142的下部中，并且可以具有与对应于接地选择线 GSL的栅电极160G相对的侧表面。栅极绝缘层可以被插置在半导体图案136 与栅电极160G之间。电介质结构139可以设置为围绕沟道层142的侧表面。 电介质结构139可以包括用于存储关于存储单元阵列2的存储单元MC的数据的层。
将参照图4A和4B描述电介质结构139的示例。图4A和4B是图3A 或图3B的一部分在其中被放大以示出电介质结构139的示例的局部放大图。
首先，参照图4A，电介质结构139可以包括第一电介质层139a、第二 电介质层139b和第三电介质层139c。第二电介质层139b可以设置在第一电 介质层139a与第三电介质层139c之间。第三电介质层139c可以插置在第 二电介质层139b与沟道层142之间。电介质结构139的第二电介质层139b 可以是用于存储存储单元阵列2的存储单元MC的数据的数据存储层。例如， 第二电介质层139b可以是电荷俘获层。在一示例中，设置在所述多个单元 栅电极160W与电介质结构139之间并在所述多个单元栅电极160W与层间 绝缘层118之间延伸的附加电介质层159可以被提供。
电介质结构139可以被插置在所述多个单元栅电极160W与沟道层142 之间，以在层间绝缘层118与沟道层142之间延伸。然而，发明构思不限于 此。例如，修改的电介质结构139'可以被插置在所述多个单元栅电极160W 与沟道层142之间，以在层间绝缘层118与所述多个单元栅电极160W之间 延伸。
再次，连同图1和2，参照图3A和3B，上外围晶体管PT1可以设置在 半导体衬底10的中间区域35上。下外围晶体管PT2可以设置在半导体衬底 10的第二区域30中。上外围晶体管PT1可以是形成行解码器电路区(图1 和2的3)和第一外围电路(图2的3a)的晶体管。上外围晶体管PT1可以 是行解码器电路区(图1和2的3)中的传输晶体管。下外围晶体管PT2可以是形成行解码器电路区(图1和2的3)和第二外围电路(图2的3b)的 晶体管。第二外围电路(图2的3b)可以电连接到用作传输晶体管的上外围 晶体管PT1，以形成存储单元阵列2的行解码器电路。
下外围晶体管PT2可以包括设置在由形成于半导体衬底10中的器件隔 离区106限定的半导体衬底10上的下外围栅极109和栅极绝缘层110、以及 在下外围栅极109的两侧设置在半导体衬底10内部的源极/漏极112。下外 围晶体管PT2可以设置在比上外围晶体管PT1的水平更低的水平上。下外 围晶体管PT2可以是设置在半导体衬底10的表面上的平面晶体管，上外围 晶体管PT1可以是垂直晶体管。栅极绝缘层110可以包括硅氧化物，但不限于此。
上外围晶体管PT1可以包括上外围栅电极175以及穿过上外围栅电极 175的主体图案182。上外围栅电极175与半导体衬底10的表面10S之间的 距离可以大于垂直结构VS的上表面与半导体衬底10的表面10S之间的距 离。
第一外围布线190S、190W和190G可以设置在上外围晶体管PT1上。 第一外围布线190S、190W和190G可以包括电连接到串选择线SSL的串线 布线190S(SM)、电连接到字线WL的字线布线190W(WM)、以及电连 接到接地选择线GSL的接地线布线190G(GM)。可电连接到上外围栅电极 175的上外围栅极布线191G可以被提供。
上接触插塞184可以设置在上外围晶体管PT1与第一外围布线190S、 190W和190G之间。上栅极接触插塞185a可以设置在上外围栅电极175与 上外围栅极布线191G之间。
第二外围布线190P可以设置在下外围晶体管PT2上，单元导电线191B 可以设置在垂直结构VS上。单元导电线191B可以是位线BL。位线接触结 构185b可以设置在单元导电线191B与垂直结构VS之间。下外围接触插塞 169P和下外围接触插塞169P上的上外围接触插塞185C可以设置在下外围 晶体管PT2与第二外围布线190P之间。
设置在上外围晶体管PT1的主体图案182与栅极堆叠结构163的垫区域 SP、WP和GP之间的下接触插塞169可以被提供。除主体图案182之外， 下接触插塞169可以电连接到垫区域SP、WP和GP。除垫区域SP、WP和 GP之外，下接触插塞169可以在不同的工艺中形成。因此，界面IF可以形 成在下接触插塞169与垫区域SP、WP和GP之间。下接触插塞169可以具 有彼此共面的上表面。下接触插塞169的上表面可以设置在比垂直结构VS 的上表面的水平更高的水平上。
上外围晶体管PT1可以包括上外围栅电极175以及穿过上外围栅电极 175以电连接到下接触插塞169的主体图案182。此外，上外围晶体管PT1 可以包括设置在上外围栅电极175与主体图案182之间的上外围栅极电介质 层。将参照图5A描述上外围晶体管PT1中的一个上外围晶体管PT1。图5A 是图3A的部分A在其中被放大的局部放大图。
参照图5A，上外围晶体管PT1可以包括上外围栅电极175、主体图案 182和上外围栅极电介质层180。主体图案182可以穿过上外围栅电极175。 主体图案182可以由诸如多晶硅等的半导体材料形成。主体图案182可以包 括下杂质区182a、上杂质区182c、以及设置在上杂质区182a与下杂质区182c 之间的沟道区182b。沟道区182b可以由上外围栅电极175围绕。
上杂质区182a和下杂质区182c可以是上外围晶体管PT1的源极/漏极。 在一个示例中，上杂质区182a和下杂质区182c可以具有N型导电性，沟道 区182b可以具有P型导电性。因此，上外围晶体管PT1可以是NMOS晶体 管。
主体图案182可以具有柱形状。然而，发明构思不限于此。如上所述， 将参照图5B描述主体图案182的变形形状。参照图5B，主体图案182可以 具有其内部为空的圆筒形状。例如，主体图案182的与下接触插塞169接触 的底部区域可以具有板形状以便增大与下接触插塞169的接触面积以减小电 阻，主体图案182的与上外围栅电极175相对的区域可以具有其内部为空的 圆筒形状以便改善晶体管的关断特性。绝缘图案183可以被提供，如上所述 其内部为空的主体图案182的内部用绝缘图案183填充。连接到主体图案182 的上部区域的垫部分184可以设置在绝缘图案183上。垫部分184可以由具 有N型导电性的多晶硅形成。主体图案182可以包括具有N型导电性的上 杂质区182a和下杂质区182c，另外还包括设置在上杂质区182a与下杂质区 182c之间并具有P型导电性的沟道区182b。
上外围栅极电介质层180可以被插置在上外围栅电极175与主体图案 182之间，并且可以设置为围绕主体图案182的侧表面。上外围栅极电介质 层180可以由硅氧化物、掺氮的硅氧化物和/或高k电介质形成。上外围栅极 电介质层180可以在诸如原子层沉积工艺等的沉积工艺中形成。因此，如图 5A和5B中所示，上外围栅极电介质层180可以覆盖主体图案182的侧表面 的全部。然而，发明构思不限于此。例如，如图6中所示，在热氧化工艺中， 由硅氧化物形成的上外围栅极电介质层(图6的180')可以设置在上外围栅 电极175与主体图案182之间。当上外围栅极电介质层(图6的180')在如 上所述的热氧化工艺中由硅氧化物形成时，上外围栅电极175可以由多晶硅 形成。
在一些示例实施方式中，栅极堆叠结构163可以被提供成在平行于半导 体衬底10的表面10S的方向上设置在半导体衬底10上的多个栅极堆叠结 构。此外，上外围栅电极175可以被各种各样地变形，以允许上外围晶体管 PT1以各种各样的方式连接到存储单元阵列2。将参照图7A、7B、8A、8B、 9A、9B和9C描述包括提供成多个栅极堆叠结构的栅极堆叠结构163以及 可以如上所述被各种各样地变形的上外围栅电极175的半导体器件的各种示 例。图7A、7B、8A、8B、9A、9B和9C是示出半导体器件的各种修改示 例的透视图。在下文中，当参照图7A、7B、8A、8B、9A、9B和9C描述 半导体器件时，已在图1至6中示出的部件可以被理解为与图1至6中所示 的部件相同，除非另外描述。
首先，参照图7A，栅极堆叠结构163可以包括在半导体衬底10上方设 置在平行于半导体衬底10的表面的方向上的第一栅极堆叠结构163a和第二 栅极堆叠结构163b。
栅极堆叠结构163可以包括台阶状垫区域SP、WP和GP。因此，第一 栅极堆叠结构163a可以具有第一垫区域P1，第二栅极堆叠结构163b可以具 有第二垫区域P2。
下接触插塞169可以包括设置在第一栅极堆叠结构163a的第一垫区域 P1上的第一下接触插塞169a、以及设置在第二栅极堆叠结构163b的第二垫 区域P2上的第二下接触插塞169b。
上外围栅电极175可以包括交叠第一下接触插塞169a的第一上外围栅 电极175a、以及交叠第二下接触插塞169b的第二上外围栅电极175b。
主体图案182可以穿过第一上外围栅电极175a和第二上外围栅电极 175b，以通过第一下接触插塞169a和第二下接触插塞169b电连接到第一和 第二栅极堆叠结构163的第一垫区域P1和第二垫区域P2。然而，发明构思 不限于此。例如，如图7B中所示，穿过上外围栅电极175的主体图案(图 7B的182')可以朝其下部延伸，以与垫区域SP、WP和GP直接接触，同时 电连接到垫区域SP、WP和GP。
再次参照图7A，上外围栅电极175可以被分成第一上外围栅电极175a 和第二上外围栅电极175b，但发明构思不限于此。例如，如图8A中所示， 一个上外围栅电极(图8A的175')可以交叠第一栅极堆叠结构163a和第二 栅极堆叠结构163b的第一垫区域P1和第二垫区域P2。
在第一栅极堆叠结构163a和第二栅极堆叠结构163b中，设置在相同的 平面上并且彼此相邻的栅电极可以彼此间隔开。然而，发明构思不限于此。 例如，第一栅极堆叠结构(图8A的163a)和第二栅极堆叠结构(图8A的 163b)的部分可以彼此连接。例如，如图8B中所示，第一栅极堆叠结构(图 8A的163a)和第二栅极堆叠结构(图8A的163b)的设置在相同的平面上 并且彼此相邻的第一单元栅电极(图8B的160W1)和第二单元栅电极(图 8B的160W2)的部分可以彼此连接。因此，设置在相同的平面上并且彼此 连接的第一单元栅电极(图8B的160W1)和第二单元栅电极(图8B的 160W2)可以电连接到一个下接触插塞169。
如上所述，一个下接触插塞169可以电连接到一个主体图案182。然而， 发明构思不限于此。例如，第一下接触插塞169a和第二下接触插塞169b的 彼此相邻并具有相同高度的插塞可以电连接到一个主体图案182。将参照图 9A和9B描述上述示例。
参照图9A，连接图案170可以设置在第一下接触插塞169a和第二下接 触插塞169b上。连接图案170可以允许下接触插塞169的彼此相邻并具有 相同高度的下接触插塞彼此电连接。主体图案182可以设置在连接图案170 上。连接图案170可以允许主体图案182电连接到第一下接触插塞169a和 第二下接触插塞169b。
主体图案182可以布置成一线，并且如上所述布置成一线的主体图案 182可以穿过一个上外围栅电极175。然而，发明构思不限于此。例如，如 图9B中所示，主体图案(图9B的182)可以在连接图案170上布置成Z字 形。上外围栅电极(图9B的175)可以被提供成多个上外围栅电极以交叠 布置成Z字形的主体图案(图9B的182)中的布置成一线的主体图案182。 然而，发明构思不限于此。例如，如图9C中所示，布置成Z字形的主体图 案(图9B的182)可以穿过一个上外围栅电极(图9C的175)。
如所述，连同图1和2，参照图3A和3B，上外围晶体管PT1可以共享 上外围栅电极175。因此，通过上外围栅电极175，上外围晶体管PT1可以 被同时接通或关断。然而，发明构思不限于此。例如，如图10和11中所示， 上外围栅电极175在位线BL的纵向方向上被分成多个上外围栅电极，以允 许上外围晶体管PT1彼此电隔离。将参照图10和11描述上述示例。图10 是概念性地示出设置在半导体衬底上的存储单元阵列2的等效电路和设置在 半导体衬底10上的行解码器电路区3的视图以便示出设置在半导体衬底10 上的存储单元阵列2和行解码电路区3的布置关系，图11是示出在字线WL 的纵向方向X上截取的区域的剖视图以便示出存储单元阵列2的一部分和行 解码器电路区3的一部分。
参照图10和11，上外围栅电极175可以被分成第一外围栅电极175W1 和第二外围栅电极175W2。第一外围栅电极175W1可以与电连接到所述多 个单元栅电极160W中的位于上部的单元栅电极的垫区域的主体图案182一 同形成上外围晶体管。第二外围栅电极175W2可以与电连接到所述多个单 元栅电极160W中的位于下部的单元栅电极的垫区域的主体图案182一同形 成上外围晶体管。
除第一外围栅电极175W1和第二外围栅电极175W2之外，上外围栅电 极175可以被分成上选择外围栅电极175S和下选择外围栅电极175G。上选 择外围栅电极175S可以与电连接到上栅电极160S的垫区域SP的主体图案 182一同形成上外围晶体管PT1，下选择外围栅电极175G可以与电连接到 下栅电极160G的垫区域GP的主体图案182一同形成上外围晶体管PT1。
因此，因为上外围栅电极175被电分隔成多个上外围栅电极，所以在存 储单元阵列2的所述多个存储单元MC之中，位于下部的多个存储单元和位 于上部的多个存储单元可以被分别控制。此外，串选择晶体管SST和接地选 择晶体管GST可以被分别控制。
如上所述，因为所述多个存储单元MC被分隔和控制，所以可以改善通 过逐渐地增加在垂直方向上堆叠的所述多个存储单元MC的数量而可能发 生的上单元与下单元之间的分散特性的劣化，从而改善半导体器件的分散特 性。
如参照7A、7B、8A、8B、9A、9B和9C所述，主体图案182和垫区 域SP、WP和GP可以通过各种各样的路径彼此电连接。将参照图12A、12B 和12C描述如上所述的示例。图12A、12B和12C是示出半导体器件的各种 修改示例的透视图。
参照图12A，上外围栅电极175可以如图10和11中所示地分开，主体 图案182及垫区域SP、WP和GP可以如图7A中所示地通过下接触插塞169 彼此电连接。
参照图12B，上外围栅电极175可以如图10和11中所示地分开，主体 图案182及垫区域SP、WP和GP可以如图9C中所示地通过下接触插塞169 和连接图案170彼此电连接。
参照图12C，如图8B中所示，彼此相邻的多个栅极堆叠结构163的部 分可以彼此连接，主体图案182可以通过下接触插塞169电连接到与图8B 中所示相同的栅极堆叠结构163的垫区域。
接着，参照图13、14和15，将描述根据一些示例实施方式的半导体器 件的修改示例。图13是概念性地示出设置在半导体衬底10上的存储单元阵 列2的等效电路和设置在半导体衬底上的行解码器电路区3的视图以示出设 置在半导体衬底10上的存储单元阵列2和行解码器电路区3的布置关系， 图14是示出在字线WL的纵向方向X上截取的区域的剖视图以示出存储单 元阵列2的一部分和行解码器电路区3的一部分，图15是示出根据一些示 例实施方式的半导体器件的一修改示例的透视图。
参照图13、14和15，半导体衬底10可以具有与参照图1至12C所示 相同的第一区域20和第二区域30以及中间区域35。与参照图1至12C所 示相同的存储单元阵列2可以设置在半导体衬底10的第一区域20中。具有 与参照图1至12C所示的栅极堆叠结构163的结构相同的结构的栅电极结构 263可以设置在半导体衬底10的第一区域20中。
栅电极结构263可以包括可以是串选择线SSL的上栅电极230S、可以 是接地选择线GSL的下栅电极260G、以及设置在上栅电极230S与下栅电 极260G之间并且可以是字线WL的单元栅电极260W。栅电极结构263的 上栅电极230S、单元栅电极260W和下栅电极260G可以包括形成为从第一 区域20延伸到中间区域35的垫区域SP、WP和GP。
下栅电极260G和单元栅电极260W可以由相同的材料(例如钛氮化物 (TiN)、钨(W)等)形成，上栅电极230S可以由不同于下栅电极260G 和单元栅电极260W的材料(例如多晶硅等)形成。
行解码器电路区(图1的3)的上电路3b'可以设置在半导体衬底10的 中间区域35中，行解码器电路区(图1的3)的下电路3a'可以设置在半导 体衬底10的第二区域30中。
行解码器电路区3的设置在半导体衬底10的中间区域35中的上电路3b' 可以包括上外围晶体管PT1。
上外围晶体管PT1可以包括设置在与上栅电极230S相同的平面上的上 外围栅电极230P、穿过上外围栅电极230P并电连接到单元栅电极260W和 下栅电极260G的垫区域WP和GP的主体图案282、以及设置在主体图案 282与上外围栅电极230P之间的外围栅极电介质层。外围栅极电介质层可 以与图5A和6中所示的外围栅极电介质层(图5A的180和图6的180') 中的一个相同。主体图案282的每个可以是图5A中所示的主体图案(图5A 的182)和图5B中所示的主体图案(图5B的182')中的一个。
上外围栅电极230P可以设置在与串选择线SSL(即上栅电极230S)相 同的平面上，并且可以由相同的材料例如多晶硅形成。
上栅电极230S，即串选择线SSL，可以电连接到形成在半导体衬底10 的第二区域30中的下电路3a'内部的下外围晶体管PT2。下外围晶体管PT2 可以设置在比上外围晶体管PT1的水平更低的水平上。
如图16中所示，主体图案282可以通过下接触插塞(图16的269)电 连接到单元栅电极260W和下栅电极260G的垫区域WP和GP。下接触插塞 269可以由诸如钨(W)等的金属材料形成。下接触插塞269的侧表面可以 与主体图案282的侧表面自对准。
在半导体衬底10上，可以通过接触插塞286电连接到串选择线SSL的 串线布线190S(SM)、可以通过接触插塞284电连接到字线WL的字线布 线190W(WM)、可以通过接触插塞284电连接到接地选择线GSL的接地 线布线190G(GM)、可以通过接触插塞285a电连接到上外围栅电极230P 的上外围栅极布线191G、以及可以通过接触插塞285b电连接到垂直结构 VS的漏极148的位线191B(BL)可以设置在其上。此外，在半导体衬底 10上，可以通过接触插塞269P和285C电连接到下外围晶体管PT2的外围 布线190P可以设置在其上。
在一些示例实施方式中，主体图案282可以穿过上外围栅电极230P并 且可以与单元栅电极260W和下栅电极260G的垫区域WP和GP接触。然 而，发明构思不限于此。例如，如图16中所示，下接触插塞(图16的269) 可以设置在单元栅电极260W和下栅电极260G的垫区域WP和GP与主体 图案282之间，主体图案282可以通过下接触插塞(图16的269)电连接到 垫区域WP和GP。
在一些示例实施方式中，上外围晶体管PT1的上外围栅电极230P可以 被分开。将参照图17和18描述上述示例。
参照图17和图18，上外围栅电极230P可以被分成彼此间隔开的第一 外围栅电极230P1和第二外围栅电极230P2。第一外围栅电极230P1可以与 电连接到位于多个单元栅电极260W的上部的单元栅电极的垫区域的主体图 案282一同形成上外围晶体管。第二外围栅电极230P2可以与电连接到在多 个单元栅电极260W的下部的垫区域的主体图案282一同形成上外围晶体 管。
此外，除第一外围栅电极230P1和第二外围栅电极230P2之外，上外围 栅电极230P可以被分成下选择外围栅电极230P3。下选择外围栅电极230P3 可以与电连接到下栅电极260G的垫区域GP的主体图案282一同形成上外 围晶体管PT1。
同时，如图19中所示，用于将主体图案282电连接到垫区域GP和WP 的下接触插塞269可以被提供。
在下文中，将参照图20和21A至21D描述形成参照图1和2所示的半 导体器件1的方法的一示例。图20是示出形成根据一些示例实施方式的半 导体器件的方法的一示例的工艺流程图，图21A至21D是示出形成根据一 些示例实施方式的半导体器件的方法的一示例的剖视图。
连同图1和2，参照图20和21A，下外围电路可以在衬底10上形成(S10)。 衬底10可以是半导体衬底。衬底10可以具有第一区域20、第二区域30、 以及设置在第一区域与第二区域之间的中间区域35。
下外围电路的下外围晶体管PT2可以在衬底10的第二区域30上形成。 下外围晶体管PT2可以是平面MOS晶体管，其包括形成在衬底10上的栅 极109和栅极绝缘层110、以及形成在由器件隔离区106限定的衬底10内部 的源极/漏极112。覆盖下外围晶体管PT2的层间绝缘层115可以被形成。源 极/漏极112可以被称为杂质区112。
在衬底10上，存储单元阵列(图1和2的2)及垫区域SP、WP和GP 可以在其上形成(S20)。
存储单元阵列(图1和2的2)可以包括设置在衬底10的第一区域20 上的栅极堆叠结构163以及穿过栅极堆叠结构163的垂直结构VS。
栅极堆叠结构163可以包括下栅电极160G、在下栅电极160G上的单元 栅电极160W、以及在单元栅电极160W上的上栅电极160S。在各个栅电极 160G、160W和160S的下部，层间绝缘层118可以在其中形成。栅电极160G、 160W和160S可以具有形成为从衬底10的第一区域20延伸到其中间区域 35的台阶状垫区域SP、WP和GP。栅电极160G、160W和160S可以由金 属性材料(例如TiN和/或W等)形成。覆盖栅极堆叠结构163和下外围晶 体管PT2的层间绝缘层120可以被提供。
垂直结构VS可以形成为穿过层间绝缘层120、栅极堆叠结构163和层 间绝缘层118。垂直结构VS的每个可以包括半导体图案136、芯图案145、 漏极148、沟道层142和电介质结构139。沟道层142可以形成为具有其内 部为空的圆筒形状，同时穿过可以与存储单元阵列的字线WL和串选择线 SSL对应的单元栅电极160W和上栅电极160S，芯图案145可以嵌入在沟道 层142内部，漏极148可以连接到沟道层142的上部区域并且可以形成在芯 图案145上。半导体图案136可以在沟道层142之下形成，并且可以具有与 可以对应于存储单元阵列2的接地选择线GSL的下栅电极160G相对的侧表 面。栅极绝缘层可以在半导体图案136与栅电极160G之间形成。电介质结 构139可以形成为围绕沟道层142的侧表面。
覆盖垂直结构VS以及层间绝缘层120的层间绝缘层166可以被提供。
在衬底10的中间区域35上，穿过层间绝缘层166和120以电连接到垫 区域SP、WP和GP的下接触插塞169可以在其上形成。下接触插塞169可 以由金属性材料(例如TiN和/或W等)形成。
在衬底10的第二区域30上，穿过层间绝缘层166、120和115以电连 接到下外围晶体管PT2的下外围接触插塞169P可以在其上形成。
连同图1和2，参照图20和21B，层间绝缘层172可以在所得产品上方 形成。上外围栅电极175可以在层间绝缘层172上方形成。
连同图1和2，参照图20和21C，覆盖上外围栅电极175的层间绝缘层 178可以被提供。穿过层间绝缘层178和上外围栅电极175以暴露下接触插 塞169的孔可以被形成，与图5A中所示相同的栅极电介质层(图5A的180) 或与图6中所示相同的栅极电介质层(图6的180')可以在孔内部形成，与 图5A中所示相同的主体图案(图5A的182)可以在孔内部形成。在一不同 的示例中，在孔内部，与图5B中所示相同的主体图案(图5B的182')、绝 缘图案(图5B的183)和垫部分(图5B的184)可以在其中形成。
在一些示例实施方式中，形成下接触插塞169和主体图案182可以包括： 形成层间绝缘层120、166和178以及上外围栅电极175，形成穿过层间绝缘 层120、166和178及上外围栅电极175并与垫区域SP、WP和GP接触的 初始下接触插塞，通过回蚀刻初始下接触插塞形成在比上外围栅电极175的 水平更低的水平上形成的下接触插塞169，以及在通过回蚀刻下接触插塞169 形成的空的空间内部形成栅极电介质层(图5A的180)和主体图案182。
因此，在垫区域SP、WP和GP上，交叠垫区域SP、WP和GP的上外 围电路可以在其上形成(S30)。上外围电路的上外围晶体管PT1可以包括上 外围栅电极175和主体图案182。
连同图1和2，参照图20和21D，层间绝缘层183可以在具有上外围晶 体管PT1的衬底上形成，并且除布线190S、190W、190G、191和190P之 外，插塞184、185a、185b和185P可以在层间绝缘层183内部形成。在一 个示例中，除布线190S、190W、190G、191和190P之外，插塞184、185a、 185b和185P可以在镶嵌工艺中形成。
在下文中，将参照图22和23A至23D描述形成参照图13和14所示的 半导体器件的方法的一示例。图22是示出形成根据一些示例实施方式的半 导体器件的方法的一示例的工艺流程图，图23A至23D是示出形成根据一 些示例实施方式的半导体器件的方法的一示例的剖视图。
连同图13和14，参照图22和23A，外围电路可以在半导体衬底10上 形成(S110)。衬底10可以具有第一区域20、第二区域30、以及设置在第 一区域与第二区域之间的中间区域35。外围电路可以在衬底10的第二区域 30中形成。外围电路可以包括下外围晶体管PT2。覆盖包括下外围晶体管 PT2的外围电路的层间绝缘层115可以被提供。
包括交替堆叠的层间绝缘层218和牺牲栅极层221的模制结构224可以 在衬底10上形成(S120)。模制结构224的端部可以形成为在衬底10的中 间区域35中具有台阶形状。
连同图13和14，参照图22和23B，覆盖模制结构224的层间绝缘层 120可以被提供。
在层间绝缘层120上，上栅电极230S和上外围栅电极230P可以在其上 形成(S130)。上栅电极230S和上外围栅电极230P可以由诸如多晶硅等的 导电材料形成。
连同图13和14，参照图22和23C，覆盖上栅电极230S和上外围栅电 极230P的层间绝缘层233可以被提供。
在衬底10的第一区域20上，垂直结构VS可以在其上形成。除模制结 构(图23B的224)之外，垂直结构VS可以形成为还穿过层间绝缘层233 和120。垂直结构VS的每个可以包括与图21A中所示相同的半导体图案136、 芯图案145、漏极148、沟道层142和电介质结构139。覆盖垂直结构VS的 层间绝缘层251可以被提供。
接着，用栅电极260W和260G代替牺牲栅极层(图23B的221)的栅 极替换工艺被执行以形成栅电极260W和260G以及垫区域WP和GP (S140)。
执行栅极替换工艺可以包括：形成在一个方向X上延伸、穿过模制结构(图23B的224)并暴露衬底10的分离开口，暴露牺牲栅极层(图23B的 221)的侧表面，去除暴露的牺牲栅极层(图23B的221)以形成空的空间， 在所形成的空的空间内部形成栅电极260W和260G以及垫区域WP和GP， 在由分离开口暴露的衬底10内部形成杂质区(图3B的152)，以及形成填 充分离开口的分离间隔物(图3B的154)以及隔离图案(图3B的156)。
连同图13和14，参照图22和23D，穿过上外围栅电极230P的孔H可 以被提供(S150)。孔H可以暴露栅电极260W和260G的垫区域WP和GP 以及上外围栅电极230P。上外围栅极电介质层可以在由孔H暴露的上外围 栅电极230P上形成(S160)。外围栅极电介质层可以被提供成图5A和6中 所示的外围栅极电介质层(图5A的180和图6的180')中的一个。
主体图案282可以在孔H内部形成(S170)。形成主体图案282可以包 括：形成填充孔H的N型多晶硅，以及执行沟道离子注入工艺以将与上外 围栅电极230P相对的多晶硅转换为具有P型导电性。此外，形成主体图案 282可以包括执行额外的离子注入工艺，以在位于比上外围栅电极230P的 水平更高的水平上的孔H内部形成高浓度N型多晶硅。
在一不同的示例中，形成主体图案282可以包括：在形成部分地填充孔 H的下接触插塞(图16的269)之后，在下接触插塞(图16的269)上形 成填充孔H的剩余部分的多晶硅。下接触插塞269的上表面可以形成在比上 外围栅电极230P的水平更低的水平上。
参照图13和14，布线191B、190S、190W、190G、191G和190P可以 被形成(S180)。布线191B、190S、190W、190G、191G和190P可以使用 镶嵌工艺形成。在布线191B、190S、190W、190G、191G和190P被形成的 同时，在布线191B、190S、190W、190G、191G和190P之下的插塞284、 285a、285b和285c也可以被形成。
如上所述，根据示例实施方式，由于行解码器电路区3的电连接到存储 单元阵列2的字线WL的一些电路例如传输晶体管PT1设置在字线WL的垫 区域WP上方，因此可以减小传输晶体管PT1在其中位于半导体衬底10中 的平坦区域。因此，可以提高半导体器件1的集成度。
如上所述，根据发明构思的一些示例实施方式，外围电路的一部分可以 设置在字线的垫区域上，从而提高半导体器件的集成度。
虽然以上已经显示和描述了一些示例实施方式，但是对于本领域技术人 员明显的是，能进行修改和变化而不脱离如由所附权利要求所限定的发明构 思的范围。
本申请要求2016年12月9日向韩国知识产权局提交的韩国专利申请第 10-2016-0167745号的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上的多个单元栅电极，所述多个单元栅电极一个堆叠在另一个的顶部上并在平行于所述半导体衬底的表面的方向上延伸，所述多个单元栅电极包括在所述多个单元栅电极的端部处以台阶方式布置的垫区域；
在所述半导体衬底上的垂直结构，所述垂直结构穿过所述多个单元栅电极，所述垂直结构分别包括沟道层；以及
在所述半导体衬底上的上外围晶体管，
所述上外围晶体管包括在比所述多个单元栅电极的水平更高的水平处的上外围栅电极、穿过所述上外围栅电极并电连接到所述垫区域的主体图案、以及在所述上外围栅电极与所述主体图案之间的栅极电介质层。
2.根据权利要求1所述的半导体器件，其中所述上外围栅电极与所述半导体衬底的表面之间的距离大于所述垂直结构的上表面与所述半导体衬底的所述表面之间的距离。
3.根据权利要求1所述的半导体器件，还包括：
在所述垫区域上的下接触插塞，
其中所述下接触插塞和所述垫区域彼此接触以形成界面。
4.根据权利要求3所述的半导体器件，其中
所述下接触插塞的上表面彼此共面，以及
所述下接触塞的所述上表面在比所述垂直结构的上表面的水平更高的水平处。
5.根据权利要求3所述的半导体器件，还包括：
在所述下接触插塞上的连接图案，
其中所述连接图案将所述主体图案和所述下接触插塞彼此电连接。
6.根据权利要求1所述的半导体器件，其中
所述主体图案分别包括具有N型导电性的下杂质区和上杂质区、以及在所述下杂质区与所述上杂质区之间并具有P型导电性的沟道区，以及
所述沟道区与所述上外围栅电极相对。
7.根据权利要求1所述的半导体器件，还包括：
在所述多个单元栅电极上的上栅电极。
8.根据权利要求7所述的半导体器件，其中所述上栅电极和所述上外围栅电极共面。
9.根据权利要求7所述的半导体器件，其中所述上栅电极的材料与所述上外围栅电极的材料相同。
10.根据权利要求9所述的半导体器件，其中所述上栅电极的所述材料与所述多个单元栅电极的材料不同。
11.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上的存储单元阵列，所述存储单元阵列包括第一字线和垂直结构，所述第一字线在垂直于所述半导体衬底的表面的方向上一个堆叠在另一个的顶部上，所述垂直结构穿过所述第一字线，
所述垂直结构分别包括沟道层和连接到所述沟道层的上部区域的漏极，
所述第一字线包括在所述第一字线的端部处的台阶状的第一垫区域，所述台阶状的第一垫区域在平行于所述半导体衬底的所述表面的方向上延伸；以及
在所述半导体衬底上的外围电路，所述外围电路包括电连接到所述台阶状的第一垫区域的上电路，
所述上电路包括在比所述第一字线的水平更高的水平处的上外围栅电极，
所述上电路包括穿过所述上外围栅电极并电连接到所述台阶状的第一垫区域的主体图案，以及
所述上电路包括在所述上外围栅电极与所述主体图案之间的上栅极电介质层。
12.根据权利要求11所述的半导体器件，还包括：
在所述半导体衬底上的第二字线，其中
所述第一字线和所述第二字线共面，
所述第二字线包括在所述第二字线的端部处的台阶状的第二垫区域，以及
所述台阶状的第二垫区域在平行于所述半导体衬底的所述表面的所述方向上延伸。
13.根据权利要求12所述的半导体器件，还包括：
在所述台阶状的第一垫区域上的第一下接触插塞；
在所述台阶状的第二垫区域上的第二下接触插塞；以及
连接到所述第一下接触插塞和所述第二下接触插塞的连接图案，其中
所述第一下接触插塞的高度与所述第二下接触插塞的高度相同，以及
所述主体图案在所述连接图案上。
14.根据权利要求12所述的半导体器件，还包括：
在所述第一字线上的串选择线，其中
所述串选择线和所述上外围栅电极共面。
15.根据权利要求14所述的半导体器件，其中
所述外围电路还包括下电路，
所述下电路不交叠所述第一字线和所述台阶状的第一垫区域，
所述下电路比所述上电路更靠近所述半导体衬底，以及
所述下电路电连接到所述串选择线。
16.一种半导体器件，包括：
衬底；
在所述衬底上一个堆叠在另一个的顶部上并在关于所述衬底的顶表面的垂直方向上彼此间隔开的多条字线，所述多条字线的宽度随着所述多条字线离所述衬底的所述顶表面的距离增大而减小，所述多条字线包括在所述多条字线的端部处的台阶状的垫区域；
在所述垂直方向上延伸穿过所述多条字线的一部分的多个垂直结构；
在所述多条字线的所述台阶状的垫区域上的下接触插塞，所述下接触插塞在所述垂直方向上延伸；
在所述下接触塞上的上外围晶体管；以及
在所述上外围晶体管上的上外围布线。
17.根据权利要求16所述的半导体器件，其中
在所述衬底的所述顶表面上方的所述下接触插塞的上表面的水平高于所述衬底的所述顶表面上方的所述多个垂直结构的上表面的水平；以及
所述多个垂直结构分别包括沟道层。
18.根据权利要求16所述的半导体器件，其中
所述上外围晶体管包括：
平行于所述衬底的所述顶表面延伸的上外围栅电极；以及
穿过所述上外围栅电极的主体图案；以及
在所述上外围栅电极与所述主体图案之间的栅极电介质层。
19.根据权利要求16所述的半导体器件，还包括：
在所述衬底上的下外围晶体管；以及
连接到所述下外围晶体管的杂质区的下外围接触插塞；以及
在所述下外围接触插塞上的外围布线，其中
所述下外围晶体管与所述多条字线间隔开，以及
所述衬底的所述顶表面上方的所述下外围晶体管的上表面的水平低于所述衬底的所述顶表面上方的所述多个垂直结构的上表面的水平。
20.根据权利要求16所述的半导体器件，其中
所述衬底的所述顶表面上方的所述下接触插塞的上表面的水平低于所述衬底的所述顶表面上方的所述多个垂直结构的上表面的水平；以及
所述多个垂直结构分别包括沟道层。
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