CN113327931B - 三维存储器及其制造方法 - Google Patents

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CN113327931B CN202110572068.7A CN202110572068A CN113327931B CN 113327931 B CN113327931 B CN 113327931B CN 202110572068 A CN202110572068 A CN 202110572068A CN 113327931 B CN113327931 B CN 113327931B
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Abstract

本申请实施例公开了一种三维存储器及其制造方法，方法包括：提供衬底；衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域，所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上均形成有介质层；对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。

Description

三维存储器及其制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种三维存储器及其制造方法。
背景技术
3D NAND存储器结构中包括垂直堆叠多层栅极，堆叠层的中心区域为核心存储区、边缘区域为台阶区，核心存储区用于形成沟道结构，堆叠层中的栅极层作为每一层存储单元的栅极，栅极通过台阶上的接触部引出，从而实现堆叠式的3D NAND存储器。
在形成核心存储区的沟道结构以及台阶区的台阶结构后，可以覆盖介质层，并刻蚀介质层形成贯穿介质层且延伸至台阶结构栅极层中的栅极接触孔以及贯穿介质层且延伸至衬底中的外围电路接触孔。之后，可以在栅极接触孔和外围电路接触孔中填充导电材料作为引出线，从而实现介质层对器件的保护，以及台阶结构栅极层和衬底的引出。
然而，实际操作中，在对介质层进行刻蚀得到栅极接触孔和外围电路接触孔的过程中，在保证外围电路接触孔中衬底的刻蚀量足够的同时，在栅极层较薄时，可能穿透栅极层甚至导致不同的导电层之间错误连接，影响器件性能，而若在保证栅极接触孔中栅极的刻蚀量较小时，可能又存在对外围电路接触孔中衬底的刻蚀不足的情况。如何同时实现衬底的良好引出和可靠的栅极引出，是本领域一个重要的问题。
发明内容
为解决相关技术问题，本申请实施例提出一种三维存储器及其制造方法。
本申请实施例提供了一种三维存储器的制造方法，所述方法包括：
提供衬底；所述衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域，所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上均形成有介质层；
对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；
在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；
利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
上述方案中，所述利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；
在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
上述方案中，所述利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔，包括：
通过第一刻蚀气体，利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；
所述在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
在所述第一子刻蚀完成后，通过第二刻蚀气体，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
上述方案中，所述衬底的材料包括硅，所述介质层的材料包括氧化硅。
上述方案中，所述第一刻蚀气体包括溴化氢及氯气；所述第二刻蚀气体包括含氟的碳化物。
上述方案中，所述方法还包括：
对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔之前，在所述介质层上形成包含外围电路接触图形及栅极接触图形的第二掩膜层；
利用所述第二掩膜层对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔。
上述方案中，所述方法还包括：
在对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔之后，去除所述外围电路接触孔、栅极接触孔侧壁以及底部的聚合物。
上述方案中，所述核心存储区中还形成有栅极隔离结构；
所述在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层，包括：
在所述介质层上形成包含外围电路接触图形、沟道接触图形以及栅极隔离结构接触图形的第一掩膜层；
所述利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔、贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔以及贯穿所述介质层且延伸至所述栅极隔离结构的栅极隔离结构接触孔。
上述方案中，所述方法还包括：
在形成所述栅极接触孔、外围电路接触孔以及沟道接触孔之后，在所述栅极接触孔、外围电路接触孔以及沟道接触孔中填充导电材料，以在所述栅极接触孔、外围电路接触孔以及沟道接触孔中分别形成栅极接触部、外围电路接触部以及沟道接触部。
上述方案中，所述方法还包括：
所述衬底包括正面以及与正面相对的背面，所述正面形成有所述外围电路、台阶结构和沟道结构；
在所述衬底背面形成调整层；所述调整层的材料包括氮化硅。
本申请实施例还提供了一种三维存储器，所述三维存储器是利用上述方案中任一项所述的三维存储器的制造方法制造得到的。
本申请实施例提供了一种三维存储器的制造方法，所述方法包括：提供衬底；所述衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域，所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上均形成有介质层；对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。本申请实施例中通过在介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层，并利用第一掩膜层对衬底及介质层进行第二刻蚀，使得形成深度增加的外围电路接触孔以及贯穿介质层且延伸至沟道结构中的沟道接触孔，改善了刻蚀形成外围电路接触孔和栅极接触孔时存在的难以保证对与外围电路接触孔接触的衬底和与栅极接触孔接触的栅极层刻蚀量需求不同的问题。
附图说明
图1a-图1d为相关技术中三维存储器的制造方法的实现过程示意图；
图2为本申请实施例提供的三维存储器的制造方法的实现流程示意图；
图3a-3f为本申请实施例提供的三维存储器的制造方法的实现过程示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。
在形成3D NAND存储器中的接触孔(英文表达为Contact)时，为了节省光罩成本，栅极接触孔(SSCT，Stair Step Contact)和外围电路接触孔(PC1，Peripheral Contact)通常会在同一步接触孔刻蚀工艺(英文表达为Contact Etch)中形成，但是外围电路接触孔底部为硅衬底，而栅极接触孔底部为钨，在Contact Etch同时刻蚀形成栅极接触孔和外围电路接触孔时，由于栅极的厚度一般较薄，必须要保证栅极的钨刻蚀量越少越好，但是为了降低后续工艺中在外围电路接触孔中填充的导电材料与硅衬底的接触电阻，又必须保证外围电路接触孔中贯穿的硅衬底具有足够的深度，然而，由于在Contact Etch中Si/W蚀刻的选择比很低，因而在保证栅极的钨刻蚀量较少时，对外围电路接触孔底部的硅衬底存在刻蚀量不足的问题。
相关技术中，为了解决上述外围电路接触孔底部的硅衬底刻蚀量不足的问题，增加了一道工艺，具体参考图1a-图1d进行说明。首先，如图1a所示，对外围电路以及台阶区上的介质层进行第一刻蚀，形成贯穿介质层且延伸至硅衬底中的外围电路接触孔以及贯穿介质层且延伸至台阶结构栅极层中的栅极接触孔，此时，外围电路接触孔中硅衬底的刻蚀量不足；接下来，如图1b所示，在第一刻蚀完成后，增加一道对Si/W具有高选择比的工艺步骤刻蚀后处理工艺(PET，Post Etch Treatment)来加大外围电路接触孔的硅深度，以降低后续工艺中在外围电路接触孔中填充的导电材料与硅衬底的接触电阻；接下来，如图1c所示，在介质层上形成包含沟道接触图形的掩膜层；如图1d所示，利用掩膜层对介质层进行第二刻蚀，形成贯穿介质层且延伸至沟道结构中的沟道接触孔。也就是说，相关技术中，通过在第一刻蚀后，单独增加了一道对Si/W具有高选择比的PET，从而加大外围电路接触孔中硅衬底的刻蚀量，使得在后续工艺中在外围电路接触孔中填充了导电材料后，导电材料和硅衬底之间的接触电阻能降低。
然而，相关技术中，一方面，虽然PET具有比Contact Etch更高的Si/W选择比，但是在对与外围电路接触孔接触的硅衬底进行刻蚀时，对与栅极接触孔接触的栅极层中的钨仍然有一定的蚀刻量，不能保证完全不蚀刻，且Contact Etch过程中已经对栅极层中的钨蚀刻了大部分，栅极层又一般很薄，PET过程中对栅极层中的钨的少量刻蚀可能会使栅极层被刻穿至与该栅极层接触的下层绝缘层或该栅极层下部的其它栅极层，从而使得该栅极层无法与外界进行电性连接或造成短路。另一方面，单独增加一道PET的工艺，需要消耗额外的人力物力，同时也会使得存储器的制造时间加长，这样大大增加了制造成本。
为此，提出了本申请实施例的以下技术方案。
本申请实施例提供一种三维存储器的制造方法，图2为本申请实施例提供的一种三维存储器的制造方法的实现流程示意图。如图2所示，所述方法包括以下步骤：
步骤201：提供衬底；所述衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域，所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上均形成有介质层；
步骤202：对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；
步骤203：在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；
步骤204：利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
图3a-图3f为本申请实施例的三维存储器的制造方法的实现过程示意图。下面结合图3a-图3f描述本申请实施例的三维存储器的制造方法的实现过程。
其中，在步骤201中，如图3a所示，提供的所述衬底上形成有第一区域和第二区域。在第一区域中形成有外围电路，在第二区域中形成有绝缘层和栅极层的交替叠层。
这里，衬底为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(SOI，Silicon On Insulator)或绝缘体上锗(GOI，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其它外延结构，例如绝缘体上锗硅(SGOI)等。在本申请实施例中，以硅衬底为例进行说明。
实际应用中，衬底上第一区域的外围电路的形成过程可以包括：先在衬底上形成P型阱区(PWell)和N型阱区(NWell)，分别在PWell进行n掺杂，在NWell进行p掺杂，形成所需半导体掺杂区；然后，在衬底表面以上形成金属栅极，得到包含晶体管及相关控制电路的外围电路。
实际应用中，衬底上第二区域的绝缘层也可以称为介电层，绝缘层的材料包括但不限于硅氧化物层、碳化硅层中的一种或多种。衬底上第二区域的栅极层是通过将交替层叠的绝缘层和牺牲层中的牺牲层去除之后再填充导电材料而形成的，栅极层的具体形成过程可以包括：在衬底上形成交替层叠的绝缘层和牺牲层；形成贯穿牺牲层和绝缘层的沟道孔；在沟道孔间形成贯穿牺牲层和绝缘层的狭缝，所述狭缝也被称为栅极隔槽；去除所述牺牲层，并在牺牲层被去除后的位置处填充栅极材料(如，金属钨(W))，在填充栅极材料后，该牺牲层对应位置处被称为栅极层。
这里，所述牺牲层的材料包括但不限于硅氮化物层、硅氮氧化物中的一种或多种；实际应用时，绝缘层和牺牲层均可以通过化学气相沉积(CVD，Chemical VapourDeposition)或原子层沉积(ALD，Atomic Layer Deposition)等工艺形成；其中，绝缘层和牺牲层可以具有彼此相同的厚度，也可以具有彼此不同的厚度。在一些具体实施例中，绝缘层可以由氧化硅(SiO2)形成；牺牲层可以由氮化硅(SiN)形成，从而形成的堆叠结构为氮化物-氧化物(NO)叠层。
这里，所述沟道孔可以通过干法刻蚀工艺形成。在一些实施例中，所述干法刻蚀具体可以为等离子体刻蚀，所述刻蚀气体可以是CF4等，或者在本领域已知的其它可用于刻蚀所述绝缘层和牺牲层的刻蚀气体。实际应用中，所述沟道孔的横截面形状可以包括圆形或者方形等。
实际应用中，所述核心存储区的沟道结构的形成过程可以包括：在形成沟道孔后，沿所述沟道孔的径向方向，由外向内依次形成阻挡层、电荷捕获层、隧穿层和沟道层，从而在沟道孔中形成存储器材料层。其中，阻挡层覆盖于所述沟道孔的侧壁表面，电荷捕获层覆盖于所述阻挡层表面，隧穿层覆盖于所述电荷捕获层表面，沟道层覆盖于所述隧穿层表面，构成氧化物-氮化物-氧化物-多晶硅(ONOP)结构。所述阻挡层用于阻挡所述存储器材料层中的电荷流出；所述电荷捕获层用于捕获并存储电荷；所述隧穿层用于产生电荷；所述沟道层用于起到支撑的作用。实际应用中，所述存储器材料层可以通过CVD或ALD等工艺形成。在形成存储器材料层后，还需要对存储器材料层的底部进行穿通处理，得到存储器层，可以采用干法刻蚀实现所述穿通处理过程。
实际应用中，所述介质层包括第一介质层和第二介质层，所述第一介质层和第二介质层的材料可以包括氧化硅，但不限于此。实际应用中，所述介质层可以通过CVD或ALD等工艺形成。
实际应用中，第一介质层可以同时覆盖第一区域及台阶区，使得第一区域和台阶区与核心存储区的上表面基本齐平。本申请实施例中，第一介质层为叠层结构，可以先形成具有较好阶梯覆盖性的第一子介质层，该第一子介质层例如可以包括高密度等离子体(HDP，High Density Plasma)氧化硅等，然后，可以继续形成具有高填充效率的第二子介质层，第二子介质层例如可以包括基于TEOS的氧化硅等，并进行平坦化，从而形成第一介质层。第二介质层覆盖第一介质层以及第二区域中的核心存储区，用于保护核心存储区中形成的沟道结构。
在步骤202中，如图3c所示，主要实现形成贯穿介质层且延伸至衬底中的外围电路接触孔以及贯穿介质层且延伸至台阶结构栅极层中的栅极接触孔。
这里，对所述介质层进行第一刻蚀包括对覆盖第一区域及台阶区的所述第一介质层和第二介质层进行第一刻蚀。这里，所述第一刻蚀具体可以为等离子体刻蚀，刻蚀气体可以根据第一介质层和第二介质层的具体材料进行选择。示例性的，当所述第一介质层和所述第二介质层的材料为SiO2时，所述刻蚀气体可以是CF4、CHF3、CH2F2等，或者在本领域已知的其它可用于刻蚀SiO2的刻蚀气体。
在一些实施例中，如图3b所示，所述方法还包括：
对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔之前，在所述介质层上形成包含外围电路接触图形及栅极接触图形的第二掩膜层；
利用所述第二掩膜层对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔。
这里，所述第二掩膜层可以包括光致抗蚀剂掩膜或基于光刻掩膜进行图案化的硬掩膜。例如，光刻胶等。
在一些实施例中，所述方法还包括：
在对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔之后，去除所述外围电路接触孔、栅极接触孔侧壁以及底部的聚合物。
可以理解的是，在对介质层进行第一刻蚀时，所使用的刻蚀气体一般为含氟的碳化物，在等离子体刻蚀时，容易形成一些副产物，如含碳聚合物，这些聚合物聚合在所形成的外围电路接触孔、栅极接触孔侧壁以及底部，若不对这些聚合物进行去除，则有可能对器件造成污染，同时也会影响后续的工艺制程。去除外围电路接触孔侧壁以及底部的聚合物，能更好的暴露与外围电路接触孔接触的衬底，便于后续工艺中对衬底进行进一步的刻蚀，增加外围电路接触孔的深度，降低外围电路接触孔的接触电阻。
这里，对聚合物进行去除的方法可以包括干法刻蚀、湿法刻蚀或其组合。
可以理解的是，所述外围电路接触孔底部与硅衬底接触，所述栅极接触孔底部与栅极层中的钨接触，为了降低后续工艺中在外围电路接触孔中填充的导电材料和底部硅衬底的接触电阻，外围电路接触孔底部的硅衬底需要尽可能多刻蚀，又由于栅极层本身较薄，且台阶区中各栅极层上部的介质层厚度有差异，这样使得在形成栅极接触孔时，容易使与栅极接触孔接触的栅极层被刻穿至与栅极层接触的下层绝缘层，从而使得在后续工艺中在栅极接触孔中填充导电材料后，无法将栅极层电性引出，或者当与栅极接触孔接触的栅极层被刻穿至下一层栅极层时，易形成短路，也就是说，对于栅极层的刻蚀要尽可能的少。但是在第一刻蚀中，由于对Si/W的刻蚀选择比较低，无法满足同时对Si多刻蚀，而对钨少刻蚀。
在本申请实施例中，在进行完第一刻蚀后，对与台阶结构栅极层中的钨的刻蚀能够满足产品需求，也就是说，对钨的刻蚀使得在后续工艺中在栅极接触孔中填充了导电材料后，能实现导电材料与栅极层中的钨的良好接触，但在进行完第一刻蚀后，对与外围电路接触孔接触的硅衬底的刻蚀量还不足。
基于以上问题，本申请实施例提出以下步骤，以实现对与外围电路接触孔接触的硅衬底的进一步刻蚀，且对与栅极接触孔接触的栅极层无影响。
在步骤203中，如图3d所示，主要用于在介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层。
这里，所述第一掩膜层可以包括光致抗蚀剂掩膜或基于光刻掩膜进行图案化的硬掩膜。例如，光刻胶等。
需要说明的是，这里的第一掩膜层上的图形不包括栅极接触图形。可以理解的是，第一掩膜层不包括栅极接触图形相当于第一掩膜层将栅极接触孔覆盖住，第一掩膜层起到对已形成的栅极接触孔的保护作用，使得在进行后续的刻蚀工艺时，不会对与栅极接触孔接触的栅极层进行进一步的刻蚀。
在步骤204中，如图3e-图3f所示，主要实现形成深度增加的外围电路接触孔以及贯穿介质层且延伸至沟道结构中的沟道接触孔。
需要说明的是，这里的利用所述第一掩膜层对所述介质层进行第二刻蚀时，是对介质层中的第二介质层进行刻蚀。
这里，形成深度增加的外围电路接触孔，可以理解为，对与外围电路接触孔接触的硅衬底进行进一步的刻蚀，从而使得外围电路接触孔的深度加深。
这里，利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括如下两种方案：
方案一、利用所述第一掩膜层，对硅衬底和对介质层的刻蚀分开进行，从而分开形成深度增加的外围电路接触孔以及形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔；
方案二、同时利用所述第一掩膜层对所述衬底及介质层进行刻蚀，从而同时形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
需要说明的是，当为方案一时，可以先对硅衬底进行刻蚀，形成深度增加的外围电路接触孔，然后对介质层进行刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔；也可以先对介质层进行刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，然后对硅衬底进行刻蚀，形成深度增加的外围电路接触孔。
下面先对上述方案一进行详细介绍。
在一些实施例中，所述利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；
在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
这里，第一子刻蚀和第二子刻蚀的先后顺序不做限定，可以先进行第一子刻蚀，也可以先进行第二子刻蚀。
在一些实施例中，所述利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔，包括：
通过第一刻蚀气体，利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；
所述在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
在所述第一子刻蚀完成后，通过第二刻蚀气体，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
在一些实施例中，所述衬底的材料包括硅，所述介质层的材料包括氧化硅。
在一些实施例中，所述第一刻蚀气体包括溴化氢及氯气；所述第二刻蚀气体包括含氟的碳化物。
可以理解的是，在干法等离子体刻蚀工艺中，一般可以根据需要刻蚀的具体材料选择不同的刻蚀气体或调整刻蚀气体的比例来调节刻蚀选择比。例如，本申请实施例中，当衬底的材料为硅，介质层的材料为氧化硅时，可以主要选择对硅刻蚀速率较快的氯气、溴化氢气体作为刻蚀气体，从而主要实现对硅衬底的刻蚀；主要选择对氧化硅刻蚀速率较快的含氟的碳化物气体作为刻蚀气体，从而主要实现对氧化硅的刻蚀。
需要说明的是，当选择对硅刻蚀速率较快的氯气、溴化氢气体作为刻蚀气体，主要实现对硅衬底的刻蚀的同时，也会对介质层氧化硅有一定的消耗。这里，当选择对硅刻蚀速率较快的氯气、溴化氢气体作为刻蚀气体，主要实现对硅衬底的刻蚀时，对介质层氧化硅的消耗忽略不计。当选择对氧化硅刻蚀速率较快的含氟的碳化物气体作为刻蚀气体，主要实现对氧化硅的刻蚀的同时，也会对硅衬底有一定的消耗。这里，当选择对氧化硅刻蚀速率较快的含氟的碳化物气体作为刻蚀气体，主要实现对氧化硅的刻蚀时，对硅衬底的消耗忽略不计。
本申请实施例相对于相关技术去掉了PET工艺，在形成沟道接触孔的光罩上添加形成外围电路接触孔的图形，并进行曝光，保证第一掩膜层蚀刻完成后，外围电路接触孔顶部完全打开，且与外围电路接触孔底部接触的硅衬底暴露出来，而栅极接触孔被第一掩膜层完全覆盖。在对第一掩膜层蚀刻后选择对Si/SiO2具有高选择比的工艺参数，对外围电路接触孔底部的硅衬底进行针对性刻蚀，以达到与PET工艺同等的效果(即加大外围电路接触孔中硅衬底的刻蚀量，使得在后续工艺中在外围电路接触孔中填充了导电材料后，导电材料和硅衬底之间的接触电阻能降低)，之后将工艺参数切换回对覆盖沟道结构的介质层的刻蚀的原有设定值，继续蚀刻形成沟道接触孔。这里的原有设定值可以理解为与相关技术中刻蚀介质层形成沟道接触孔时所设定的刻蚀参数相同，示例性的，可以选择对介质层氧化硅刻蚀速率较快的含氟的碳化物气体作为刻蚀气体。这样简化了工艺流程，节省制造时间，降低了制造成本，且在去掉PET工艺的情况下，仍然达到了减少栅极接触孔的钨的刻蚀量，增加外围电路接触孔中硅的刻蚀量的目的，并实现对现有的沟道接触孔影响最小化。
下面对上述方案二进行详细介绍。
当同时利用所述第一掩膜层对所述衬底及介质层进行刻蚀，从而同时形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔时，可以通过选择刻蚀气体以及调节刻蚀气体的比例，实现同时对衬底和介质层的刻蚀。示例性的，可以选择对硅刻蚀速率较快的气体如氯气或溴化氢，并同时选择对氧化硅刻蚀速率较快的含氟的碳化物，这样可以同时实现对硅和氧化硅的刻蚀，并通过调节刻蚀硅的气体和刻蚀氧化硅的气体的比例达到对刻蚀硅和刻蚀氧化硅速率的控制，从而使得对硅和氧化硅的刻蚀都能够满足工艺的需求。
需要说明的是，这里不管是上述方案一还是方案二，都可以在一步刻蚀工艺中进行，只是方案一是在同一步刻蚀工艺中不同的刻蚀步骤中实现分开对硅衬底的刻蚀和介质层的刻蚀，而方案二可以在同一步刻蚀工艺中的同一刻蚀步骤中实现对硅衬底的刻蚀和介质层的刻蚀。
可以理解的是，当使用上述方案一时，也就是对硅衬底和对介质层的刻蚀分开进行时，可以分别实现对硅衬底和介质层的刻蚀调控，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔时，能针对所需要刻蚀的单一的材料更好的调控刻蚀参数，从而达到更好的刻蚀效果。但是使用上述方案一时，因为需要在同一步刻蚀工艺的不同刻蚀步骤中实现分开对硅衬底的刻蚀和介质层的刻蚀，需要消耗额外的刻蚀时间，增加制造的成本。而当使用上述方案二时，也就是同时利用所述第一掩膜层对所述衬底及介质层进行刻蚀时，硅衬底和介质层的同时刻蚀对工艺的要求更高，刻蚀参数的调控难度更大。但是使用上述方案二时，因为可以在同一步刻蚀工艺中的同一刻蚀步骤中实现对硅衬底的刻蚀和介质层的刻蚀，这样可以相对节省工艺反应时间，节省制造的成本。实际应用中，可以根据具体情况对两种方案进行选择。
本申请实施例相对于相关技术去掉了PET工艺，在形成沟道接触孔的光罩上添加形成外围电路接触孔的图形，并进行曝光，保证第一掩膜层蚀刻完成后，外围电路接触孔顶部完全打开，且与外围电路接触孔底部接触的硅衬底暴露出来，而栅极接触孔被第一掩膜层完全覆盖。在对第一掩膜层蚀刻后，通过选择刻蚀气体以及调节刻蚀气体的比例，实现同时对外围电路接触孔底部的硅衬底和核心存储区上的介质层的刻蚀，以加大外围电路接触孔中硅衬底的刻蚀量，使得在后续工艺中在外围电路接触孔中填充了导电材料后，导电材料和硅衬底之间的接触电阻能降低，且同时形成沟道接触孔。这样简化了工艺流程，节省制造时间，降低了制造成本，且在去掉PET工艺的情况下，仍然达到了减少栅极接触孔的钨的刻蚀量，增加外围电路接触孔中硅的刻蚀量的目的，并实现对现有的沟道接触孔影响最小化。
本申请实施例主要针对PET过程中对栅极层中的钨的刻蚀所引起的问题，找到一种取代PET的新方法，在对外围电路接触孔中的硅衬底进一步刻蚀的过程中，既不会对栅极接触孔中的栅极层进行进一步的刻蚀，又能保证外围电路接触孔的硅达到足够的刻蚀量。本申请实施例中，在相关技术的基础上，对沟道接触孔的光罩做了调整，并重新设计刻蚀形成沟道接触孔的工艺参数，达到既减少工艺步骤，又优化栅极接触孔中钨栅极刻蚀量的目的。
在一些实施例中，所述核心存储区中还形成有栅极隔离结构；
所述在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层，包括：
在所述介质层上形成包含外围电路接触图形、沟道接触图形以及栅极隔离结构接触图形的第一掩膜层；
所述利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔、贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔以及贯穿所述介质层且延伸至所述栅极隔离结构的栅极隔离结构接触孔。
在一些实施例中，所述方法还包括：
在形成所述栅极接触孔、外围电路接触孔以及沟道接触孔之后，在所述栅极接触孔、外围电路接触孔以及沟道接触孔中填充导电材料，以在所述栅极接触孔、外围电路接触孔以及沟道接触孔中分别形成栅极接触部、外围电路接触部以及沟道接触部。
这里，在所述栅极接触孔、外围电路接触孔以及沟道接触孔中填充的导电材料包括钨，但不限于此。
在一些实施例中，所述方法还包括：
所述衬底包括正面以及与正面相对的背面，所述正面形成有所述外围电路、台阶结构和沟道结构；
在所述衬底背面形成调整层；所述调整层的材料包括氮化硅。
这里，所述调整层的材料包括氮化硅，但不限于此。
这里，所述衬底背面形成的调整层可以用于调整三维存储器在制造过程中的弯曲度，改善由于三维存储器在制造过程中由于弯曲度的改变而使得其性能受到影响的问题，且所述调整层可以在三维存储器需要进行弯曲度调整的任意过程中形成。
本申请实施例提供了一种三维存储器的制造方法，所述方法包括：提供衬底；所述衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域；所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上形成有介质层；对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。本申请实施例中通过在介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层，并利用第一掩膜层对衬底及介质层进行第二刻蚀，使得形成深度增加的外围电路接触孔以及贯穿介质层且延伸至沟道结构中的沟道接触孔，改善了刻蚀形成外围电路接触孔和栅极接触孔时存在的难以保证对与外围电路接触孔接触的衬底和与栅极接触孔接触的栅极层刻蚀量需求不同的问题。
基于上述三维存储器的制造方法，本申请实施例还提供了一种三维存储器。
这里，所述三维存储器可以是利用上述任一实施例提供的三维存储器的制造方法制造得到的。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种三维存储器的制造方法，其特征在于，包括：
提供衬底；所述衬底上形成有包括外围电路的第一区域以及包括绝缘层和栅极层交替层叠的第二区域，所述第二区域包括形成有台阶结构的台阶区以及形成有沟道结构的核心存储区；并列设置的所述第一区域和第二区域上均形成有介质层；
对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔；
在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层；
利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
2.根据权利要求1所述的方法，其特征在于，所述利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；
在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
3.根据权利要求2所述的方法，其特征在于，所述利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔，包括：
通过第一刻蚀气体，利用所述第一掩膜层对与外围电路接触孔接触的衬底进行第一子刻蚀，形成深度增加的外围电路接触孔；
所述在所述第一子刻蚀完成后，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
在所述第一子刻蚀完成后，通过第二刻蚀气体，利用所述第一掩膜层对覆盖沟道结构的介质层进行第二子刻蚀，形成贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔。
4.根据权利要求3所述的方法，其特征在于，所述衬底的材料包括硅，所述介质层的材料包括氧化硅。
5.根据权利要求4所述的方法，其特征在于，所述第一刻蚀气体包括溴化氢及氯气；所述第二刻蚀气体包括含氟的碳化物。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔之前，在所述介质层上形成包含外围电路接触图形及栅极接触图形的第二掩膜层；
利用所述第二掩膜层对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在对所述介质层进行第一刻蚀，形成贯穿所述介质层且延伸至所述衬底中的外围电路接触孔以及贯穿所述介质层且延伸至所述台阶结构栅极层中的栅极接触孔之后，去除所述外围电路接触孔、栅极接触孔侧壁以及底部的聚合物。
8.根据权利要求1所述的方法，其特征在于，所述核心存储区中还形成有栅极隔离结构；
所述在所述介质层上形成包含外围电路接触图形及沟道接触图形的第一掩膜层，包括：
在所述介质层上形成包含外围电路接触图形、沟道接触图形以及栅极隔离结构接触图形的第一掩膜层；
所述利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔以及贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔，包括：
利用所述第一掩膜层对所述衬底及介质层进行第二刻蚀，形成深度增加的外围电路接触孔、贯穿所述介质层且延伸至所述沟道结构中的沟道接触孔以及贯穿所述介质层且延伸至所述栅极隔离结构的栅极隔离结构接触孔。
9.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在形成所述栅极接触孔、外围电路接触孔以及沟道接触孔之后，在所述栅极接触孔、外围电路接触孔以及沟道接触孔中填充导电材料，以在所述栅极接触孔、外围电路接触孔以及沟道接触孔中分别形成栅极接触部、外围电路接触部以及沟道接触部。
10.根据权利要求1所述的方法，其特征在于，所述方法还包括：
所述衬底包括正面以及与正面相对的背面，所述正面形成有所述外围电路、台阶结构和沟道结构；
在所述衬底背面形成调整层；所述调整层的材料包括氮化硅。
11.一种三维存储器，其特征在于，所述三维存储器是利用权利要求1至10任一项所述的三维存储器的制造方法制造得到的。
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