CN107690703A - 半导体存储装置 - Google Patents
半导体存储装置 Download PDFInfo
- Publication number
- CN107690703A CN107690703A CN201580077872.0A CN201580077872A CN107690703A CN 107690703 A CN107690703 A CN 107690703A CN 201580077872 A CN201580077872 A CN 201580077872A CN 107690703 A CN107690703 A CN 107690703A
- Authority
- CN
- China
- Prior art keywords
- distribution
- article
- connecting member
- semiconductor storage
- conductive component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000003860 storage Methods 0.000 title claims abstract description 93
- 238000009826 distribution Methods 0.000 claims abstract description 111
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 106
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 72
- 229910052710 silicon Inorganic materials 0.000 description 72
- 239000010703 silicon Substances 0.000 description 65
- 238000000034 method Methods 0.000 description 38
- 238000004519 manufacturing process Methods 0.000 description 24
- 239000000758 substrate Substances 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000009471 action Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000003667 anti-reflective effect Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 235000008429 bread Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明的实施方式的半导体存储装置具备：多根半导体柱，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向排列；两条配线，在所述第2方向延伸，且在相对于所述第1方向及所述第2方向交叉的第3方向上，设置于所述多根半导体柱的两侧；及电极膜，配置于各所述半导体柱与各所述配线之间。所述两条配线能够相互独立驱动。
Description
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
以往，NAND闪存是通过平面结构的微细化使集成度增加，而降低位成本(bitcost)。然而，因伴随微细化，写入/删除窗口缩小，且可蓄积于各存储单元的电子数减少，因此平面结构的微细化越来越接近极限。因此，近年来，提出有沿上下方向积层存储单元的技术。然而，这种积层型存储装置的问题在于动作的可靠性。
背景技术文献
专利文献
专利文献1：日本专利特开2013-182949号公报
发明内容
[发明所要解决的问题]
实施方式的目的在于提供一种动作可靠性高的半导体存储装置。
[解决问题的技术手段]
实施方式的半导体存储装置具备：多根半导体柱，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向排列；两条配线，在所述第2方向延伸，且在与所述第1方向及所述第2方向交叉的第3方向上，设置于所述多根半导体柱的两侧；及电极膜，配置于各所述半导体柱与各所述配线之间。所述两条配线能够相互独立驱动。
附图说明
图1是表示第1实施方式的半导体存储装置的立体图。
图2是表示第1实施方式的半导体存储装置的俯视图。
图3是表示第1实施方式的半导体存储装置的剖视图。
图4是表示第1实施方式的半导体存储装置的示意性电路图。
图5中的5(a)及5(b)是表示第1实施方式的半导体存储装置的部分放大剖视图。
图6是表示第1实施方式的半导体存储装置的制造方法的立体图。
图7是表示第1实施方式的半导体存储装置的制造方法的立体图。
图8是表示第1实施方式的半导体存储装置的制造方法的立体图。
图9是表示第1实施方式的半导体存储装置的制造方法的立体图。
图10是表示第1实施方式的半导体存储装置的制造方法的立体图。
图11是表示第1实施方式的半导体存储装置的制造方法的立体图。
图12是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图13是表示第1实施方式的半导体存储装置的制造方法的立体图。
图14是表示第1实施方式的半导体存储装置的制造方法的立体图。
图15是表示第1实施方式的半导体存储装置的制造方法的立体图。
图16是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图17是表示第1实施方式的半导体存储装置的制造方法的立体图。
图18是表示第1实施方式的半导体存储装置的制造方法的立体图。
图19是表示第1实施方式的半导体存储装置的制造方法的立体图。
图20是表示第1实施方式的半导体存储装置的制造方法的立体图。
图21是表示第1实施方式的半导体存储装置的制造方法的立体图。
图22是表示第1实施方式的半导体存储装置的制造方法的立体图。
图23是表示第1实施方式的半导体存储装置的制造方法的立体图。
图24是表示第2实施方式的半导体存储装置的俯视图。
图25是表示第2实施方式的半导体存储装置的示意性电路图。
图26是表示第3实施方式的半导体存储装置的俯视图。
图27是表示第3实施方式的半导体存储装置的示意性电路图。
图28是表示第4实施方式的半导体存储装置的立体图。
图29是表示第4实施方式的半导体存储装置的俯视图。
图30是表示第4实施方式的半导体存储装置的示意性电路图。
具体实施方式
(第1实施方式)
首先，说明第1实施方式。
图1是表示本实施方式的半导体存储装置的立体图。
图2是表示本实施方式的半导体存储装置的俯视图。
图3是表示本实施方式的半导体存储装置的剖视图。
图4是表示本实施方式的半导体存储装置的示意性电路图。
图5(a)及图5(b)是表示本实施方式的半导体存储装置的部分放大剖视图。
另外，由于图1～图4是表示装置的概要的图，因此只示意性描画一部分部件，省略除此以外的部件。在图4中，以虚线表示下述上部选择栅极配线层23的导电部件23c，且以实线表示字线配线层22的梳状部件22c。
首先，说明本实施方式的半导体存储装置的概略构成。
如图1～图4所示，在本实施方式的半导体存储装置1中，设置有硅衬底10。以下，为便于说明，在本说明书中采用XYZ正交坐标系。将相对于硅衬底10的上表面平行且彼此正交的两个方向设为“X方向”及“Y方向”，将相对于上表面垂直的方向设为“Z方向”。
在半导体存储装置1中，设定有存储区域Rm、配线引出区域Rd及周边电路区域Rc。在存储区域Rm中，三维配置有多个存储单元。配线引出区域Rd配置于存储区域Rm的X方向两侧。周边电路区域Rc配置于存储区域Rm及配线引出区域Rd的周围。在周边电路区域Rc形成有周边电路，通过对存储单元输入输出信号而使存储单元动作。配线引出区域Rd是用来将沿X方向延伸的各配线从存储区域Rm引出并连接于周边电路的区域。
在硅衬底10上，例如1层下部选择栅极配线层21、多层字线配线层22、1层以上例如2层上部选择栅极配线层23隔着层间绝缘膜31相互隔离地积层，从而构成积层体20。在存储区域Rm中，配置有积层体20的全部层。在配线引出区域Rd中，积层体20的形状为阶梯状，且越下段越被引出至外侧。也就是说，在下部选择栅极配线层21的X方向两端部的正上区域，未配置字线配线层22及上部选择栅极配线层23，在某字线配线层22的X方向两端部的正上区域，未配置比该字线配线层22更上段的字线配线层22及上部选择栅极配线层23，在最上段的字线配线层22的X方向两端部的正上区域，未配置上部选择栅极配线层23。
在积层体20形成有在X方向往返且整体在Y方向延伸的蜿蜒状存储槽MT。也就是说，在存储槽MT中，在X方向延伸的MTx与在Y方向延伸的MTy交替连结。存储槽MT在Z方向贯通积层体20，且到达硅衬底10。在存储槽MT中的于X方向延伸的部分MTx内，多条硅柱26沿X方向排列成一列。各硅柱26的形状为于Z方向延伸的四角柱形。硅柱26的下端连接于硅衬底10。在整个存储区域Rm中，硅柱26沿X方向及Y方向排列成矩阵状。在存储槽MT内的硅柱26之间，设置有例如包含硅氧化物的绝缘部件32。在存储槽MT中的于Y方向延伸的部分MTy内，未配置硅柱26，而被绝缘部件32埋入。
此外，在积层体20也形成有在X方向延伸的短条状狭缝ST。狭缝ST在Z方向贯通积层体20，且到达硅衬底10。在狭缝ST内，埋入有例如包含硅氧化物的绝缘部件33。狭缝ST的一端部与存储槽MT的部分MTy相接。此外，包含所述一端部的狭缝ST的大部分被蜿蜒状的存储槽MT三面包围，与部分MTx隔离。由此，上部选择栅极配线层23中由存储槽MT与狭缝ST夹着的部分成为在X方向延伸的上部选择栅极线23a。字线配线层22及下部选择栅极配线层21也同样地，由存储槽MT与狭缝ST夹着的部分分别成为字线22a及下部选择栅极线21a。因此，在硅柱26的Y方向两侧，配置有下部选择栅极线21a、字线22a及上部选择栅极线23a。
狭缝ST的另外一端部从蜿蜒状的存储槽MT在X方向延伸出，且在切断上部选择栅极配线层23的部位终止。由此，上部选择栅极配线层23被存储槽MT及狭缝ST分断成从Z方向观察时为C字状的导电部件23c。在各导电部件23c中，在X方向延伸的两条上部选择栅极线23a、与连接所述两条上部选择栅极线23a的端部彼此的连结部件23b一体地设置。C字状的导电部件23c配置成从X方向的两侧的嵌套状。也就是说，在某导电部件23c的两条上部选择栅极线23a间，各配置有1条配置于X方向的相反侧的另外两个导电部件23c的上部选择栅极线23a。
另一方面，狭缝ST是在区块的边界将字线配线层22及下部选择栅极配线层21分断，但在区块内，并未将字线配线层22及下部选择栅极配线层21分断。因此，在各区块内，字线配线层22被存储槽MT及狭缝ST分断成两个梳状部件22c。在各梳状部件22c中，设置有在Y方向延伸的1个连结部分22b，从连结部分22b延伸出在X方向延伸的多条字线22a。两个梳状部件22c配置成从X方向的两侧彼此对向的嵌套状，一个梳状部件22c的两条字线22a与另一个梳状部件22c的两条字线22a沿Y方向交替排列。在1个梳状部件22c的两条字线22a间，配置有狭缝ST，在属于两个梳状部件22c的两条字线22a间，配置有存储槽MT。下部选择栅极配线层21也同样。也就是说，下部选择栅极配线层21被分断成两个梳状部件21c，在各梳状部件21c设置有在Y方向延伸的1个连结部分22b与在X方向延伸的多条下部选择栅极线21a。
接着，说明存储区域Rm。
在硅柱26上设置有位线插塞27，在位线插塞27之上设置有在Y方向延伸的多条位线28。在沿Y方向排列成1列的硅柱26上，配置有两条位线28，各位线28经由位线插塞27而连接于间隔1根的硅柱26。由此，在Y方向相邻的两条硅柱26连接于互不相同的位线28。位线28例如连接于周边电路的读出放大器。在积层体20上，例如设置有包含硅氧化物的层间绝缘膜30，位线插塞27及位线28被埋入层间绝缘膜30内。另外，在图1中，为便于图示，利用直线表示位线插塞27及位线28。此外，在图2中，省略了位线插塞27及位线28。
在各硅柱26与各字线22a之间，设置有浮动栅极电极膜29。浮动栅极电极膜29是蓄积电荷的导电性部件，例如由多晶硅(Si)而形成。
如图5(a)及图5(b)所示，在硅柱26与浮动栅极电极膜29之间设置有隧道绝缘膜36。隧道绝缘膜36是当被施加处于半导体存储装置1的驱动电压范围内的特定电压时流通隧道电流的膜，例如为单层的硅氧化膜或者由硅氧化层、硅氮化层及硅氧化层所构成的三层膜。
此外，在浮动栅极电极膜29的字线22a侧的侧面上、浮动栅极电极膜29的上表面上及下表面上，设置有由硅氮化物(SiN)、铪氧化物(HfO2)或铝氧化物(Al2O3)等高介电常数材料构成的高介电常数层37a。在高介电常数层37a中也可含有钌(Ru)或钛(Ti)等金属。YZ截面的高介电常数层37a的形状为包含浮动栅极电极膜29的C字状。
另一方面，在字线22a的浮动栅极电极膜29侧的侧面上、字线22a的上表面上及下表面上，形成有由高介电常数材料构成的高介电常数层37c，在高介电常数层37c之上形成有由硅氧化物(SiO2)构成的硅氧化层37b。YZ截面的硅氧化层37b及高介电常数层37c的形状为包住字线22a的C字状。
由此，在浮动栅极电极膜29与字线22a之间，依序积层有高介电常数层37a、硅氧化层37b及高介电常数层37c。由高介电常数层37a、硅氧化层37b及高介电常数层37c构成阻挡绝缘膜37。阻挡绝缘膜37是即便被施加处于半导体存储装置1的驱动电压范围内的电压也不实质性流通电流的膜。
在半导体存储装置1中，在硅柱26与字线22a的每个交叉部分，形成包含1个浮动栅极电极膜29的晶体管，该晶体管作为存储单元而发挥功能。此外，在位线28与硅衬底10之间，连接由多个存储单元串联连接而成的NAND串。
接着，说明配线引出区域Rd。
如图2所示，在上部选择栅极配线层23的各导电部件23c的连结部件23b上，设置有接点41，在接点41上设置有中间配线42。从Z方向观察，中间配线42针对每个连结部件23b配置于连结部件23b的内部。在中间配线42上设置有通孔43，在通孔43上设置有在X方向延伸的上层配线44。由此，各导电部件23c经由接点41、中间配线42及通孔43而连接于上层配线44。
在各字线配线层22的各梳状部件22c的连结部件22b上，设置有接点45，在一部分接点45上设置有中间配线46，在中间配线46上设置有在X方向延伸的上层配线47。由此，各梳状部件22c经由接点45及中间配线46而连接于上层配线47。下部选择栅极配线层21也同样地，各梳状部件21c经由接点(未图示)及中间配线(未图示)而连接于上层配线(未图示)。
如上所述，由于积层体20的X方向两端部的形状为阶梯状，因此与连接于上部选择栅极配线层23的接点41相比，连接于字线配线层22的接点45位于更外侧也就是远离存储区域Rm的一侧。在字线配线层22之间，越是连接于更下层的字线配线层22的接点45，位于越外侧。连接于下部选择栅极配线层21的接点位于比接点45更靠外侧。换句话说，连接于某两层字线配线层22中的上层字线配线层22的连结部件22b的接点45与最接近该接点45的硅柱26之间的距离，比连接于下层字线配线层22的连结部件22b的接点45与最接近该接点45的硅柱26之间的距离短。
字线22a与硅柱26的位置关系以及字线22a彼此的连接关系例如可如下述那样表现。下部选择栅极线21a也同样。
也就是说，将n设为0以上的整数时，在沿Y方向数第(4n+1)条字线22a与第(4n+2)条字线22a之间、及第(4n+3)条字线22a与第(4n+4)条字线22a之间，分别将多条硅柱26沿X方向排列成一列。硅柱26未配置于第(4n+2)条字线22a与第(4n+3)条字线22a之间。此外，在硅柱26与字线22a之间，配置有浮动栅极电极膜29。并且，第(4n+1)条字线22a与第(4n+4)条字线22a是通过在Y方向延伸的第1连结部件22b而相互连接，第(4n+2)条字线22a与第(4n+3)条字线22a是通过在Y方向延伸的第2连结部件22b而相互连接。因此，包含第(4n+1)条字线22a及第(4n+4)条字线22a的第1梳状部件22c(第1配线群)、与包含第(4n+2)条字线22a及第(4n+3)条字线22a的第2梳状部件22c(第2配线群)能够相互独立驱动。因此，配置于某硅柱26的Y方向两侧的字线22a能够相互独立驱动。
此外，上部选择栅极线23a彼此的连接关系例如可如下述那样表现。
沿Y方向数第(8n+1)条上部选择栅极线23a与第(8n+4)条上部选择栅极线23a是通过连结部件23b而相互连接，构成第1C字状导电部件23c。第(8n+3)条上部选择栅极线23a与第(8n+6)条上部选择栅极线23a是通过连结部件23b而相互连接，构成第2C字状导电部件23c。第(8n+5)条上部选择栅极线23a与第(8n+8)条上部选择栅极线23a是通过连结部件23b而相互连接，构成第3C字状导电部件23c。第(8n+7)条上部选择栅极线23a与第(8n+10)条上部选择栅极线23a是通过连结部件23b而相互连接，构成第4C字状导电部件23c。并且，第1～第4导电部件23c能够相互独立驱动。
接着，说明本实施方式的半导体存储装置的制造方法。
图6～图11、图13～图15、图17～图23是表示本实施方式的半导体存储装置的制造方法的立体图。
图12是表示本实施方式的半导体存储装置的制造方法的剖视图。
图16是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，如图3所示，准备硅衬底10。
其次，如图6所示，通过例如CVD(Chemical Vapor Deposition，化学气相沉积)法而交替成膜包含硅氧化物的层间绝缘膜31及包含硅氮化物的牺牲膜51，形成积层体20。接着，通过以TEOS(Tetra Ethyl Ortho Silicate：Si(OC2H5)4)为原料的CVD法，而形成包含硅氧化物的硬掩模膜52。
接着，如图7所示，在硬掩模膜52上形成碳膜53及抗反射膜54，在碳膜53及抗反射膜54之上涂布抗蚀膜。接着，通过光刻法将抗蚀膜图案化，形成抗蚀剂图案55。在抗蚀剂图案55中，形成在X方向往返且整体在Y方向延伸的蜿蜒状的开口部55a。另外，在图7中表示了开口部55a中的在X方向延伸的部分。
接着，如图8所示，通过实施RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻，而使抗蚀剂图案55的图案转印于硬掩模膜52。接着，通过将硬掩模膜52作为掩模实施RIE，而去除配置于积层体20的开口部55a的正下区域的部分，形成存储槽MT。接着，实施湿处理，去除沉积物。另外，在所述阶段中，硬掩模膜52仍残留。
接着，如图9所示，通过经由存储槽MT实施例如使用热磷酸的湿蚀刻，而使露出于存储槽MT侧面的牺牲膜51凹陷，在存储槽MT的侧面形成凹部57。凹部57形成为包围存储槽MT的环状。此外，多段凹部57沿Z方向排列。接着，通过进行氧化处理，将露出在凹部57的背面的牺牲膜51氧化，形成覆盖氧化膜59(参照图12)。
接着，如图10所示，通过使包含金属的高介电常数材料堆积，而在存储槽MT的内表面上形成高介电常数层37a。接着，通过使硅堆积，而在高介电常数层37a上形成硅膜。接着，通过实施使用TMY(胆碱水溶液)的湿蚀刻或CDE(chemical dry etching，化学干蚀刻)等各向同性蚀刻，而使硅膜及高介电常数层37a凹陷，去除硅膜及高介电常数层37a中的堆积在凹部57外部的部分，使其残留在凹部57的内部。由此，在凹部57的内表面上形成高介电常数层37a，并且在凹部57内形成包含硅的浮动栅极电极膜29。
接着，如图11所示，例如通过ALD(Atomic Layer Deposition：原子层堆积)法，在存储槽MT的内表面上堆积硅氧化物，形成隧道绝缘膜36(参照图5B)。接着，在存储槽MT的内表面上形成覆盖硅膜。接着，通过RIE法，去除堆积在存储槽MT的底面上的覆盖硅膜及隧道绝缘膜36，使硅衬底10(参照图3)露出。接着，使硅堆积在存储槽MT内，且埋入主体硅膜。主体硅膜与硅衬底10接触。接着，实施用来使硅结晶化的热处理。由已结晶化的覆盖硅膜及主体硅膜而形成硅部件58。硅部件58覆盖积层体20及硬掩模膜52，并且填充存储槽MT内。
图12是表示该阶段的结构的局部剖视图。
如图12所示，在包含硅氧化物的层间绝缘膜31与包含硅氮化物的牺牲膜51交替积层而成的积层体20中，形成有存储槽MT，且在存储槽MT的内侧面形成有牺牲膜51后退而形成的凹部57。在凹部57的背面上形成有覆盖氧化膜59，在凹部57的内表面上形成有高介电常数层37a。在凹部57的内部埋入有包含多晶硅的浮动栅极电极膜29。此外，在存储槽MT的侧面上，以覆盖层间绝缘膜31及浮动栅极电极膜29的方式，形成有隧道绝缘膜36。并且，在存储槽MT内埋入有硅部件58。
接着，如图13所示，对硅部件58的上表面进行蚀刻，使硬掩模膜52露出。由此，硅部件58仅残留在存储槽MT内。
接着，如图14所示，通过以TEOS为原料的CVD法，整面形成包含硅氧化物的硬掩模膜61。接着，形成碳膜62及抗反射膜63。接着，通过成膜抗蚀膜，且利用光刻法进行图案化，而形成抗蚀剂图案64。在抗蚀剂图案64，形成在Y方向延伸的线与间隙状的开口部64a。从Z方向观察，开口部64a形成于存储槽MT中的在Y方向延伸的部分MTy的整体的正上区域以及横穿在X方向延伸的部分MTx的区域。
接着，如图15所示，通过以抗蚀剂图案64为掩模实施RIE，而使抗蚀剂图案64的图案转印于硬掩模膜61。接着，通过以硬掩模膜61及硬掩模膜52为掩模实施RIE，而选择性去除埋入至存储槽MT内的硅部件58及隧道绝缘膜36，并在X方向上将它们分断。将该处理称为“AA加工”。
图16是表示该阶段的构成的剖视图。
如图16所示，AA加工的结果是将硅部件58分断成多条硅柱26。硅柱26在各部分MTx内沿X方向排列成一列，且在整个存储区域Rm中，沿X方向及Y方向排列成矩阵状。此外，隧道绝缘膜36也在各硅柱26被分断。在去除硅部件58后的空间，露出浮动栅极电极膜29。
接着，如图17所示，通过经由存储槽MT进行湿蚀刻或CDE等各向同性蚀刻，而选择性去除埋入在凹部57内的控制栅极电极29及高介电常数层37a(参照图16)。由此，浮动栅极电极膜29及高介电常数层37a在各硅柱26被分断。
接着，如图18所示，通过CVD法或涂布法等，使硅氧化物堆积在整面。由此，以埋入硅柱26间的间隙的方式形成绝缘部件32。
接着，如图19所示，通过以硅柱26为终止层实施蚀刻，而使硅柱26的上表面及硬掩模膜52的上表面露出。
接着，如图20所示，在积层体20及硬掩模膜52上，形成碳膜66、抗反射膜67及抗蚀剂图案68。通过光刻法，在抗蚀剂图案68中形成多条以X方向为长度方向的短条状开口部68a。各开口部68a是以其长度方向的一端部与存储槽MT的在Y方向延伸的部分MTy相接的方式配置。
接着，如图21所示，通过以抗蚀剂图案68为掩模实施RIE，而形成多条贯通积层体20的狭缝ST。在各狭缝ST的与存储槽MT相接的端面，露出包含硅氧化物的绝缘部件32。在该端面以外的侧面，露出包含硅氧化物的层间绝缘膜31及包含硅氮化物的牺牲膜51。
接着，如图22所示，通过将覆盖氧化膜59(参照图12)作为蚀刻终止层，例如利用热磷酸实施湿蚀刻，而经由狭缝ST去除牺牲膜51。此时，包含硅氧化物的层间绝缘膜31及绝缘部件32实质上未被蚀刻。由此，在去除了牺牲膜51后的空间，形成凹部71。在凹部71的背面露出覆盖氧化膜59。接着，去除覆盖氧化膜59。
接着，如图23以及图5(a)及图5(b)所示，例如通过ALD法堆积硅氧化物，在狭缝ST及凹部71的内表面上形成硅氧化层37b。接着，堆积硅氮化物(SiN)、铪氧化物(HfO2)或铝氧化物(Al2O3)等高介电常数材料，在硅氧化层37b上形成高介电常数层37c。接着，例如通过利用CVD法堆积钛氮化物，而在高介电常数层37c上形成障壁金属层。接着，例如通过利用CVD法堆积钨(W)，而形成钨膜。钨膜是以埋入整个凹部71内的方式成膜。接着，通过例如RIE法，而去除钨膜及障壁金属层中的堆积在凹部71外部的部分，使其残留在凹部71内。
由此，如图23、图1～图3所示，由配置在凹部71内的障壁金属层及钨膜而形成各配线层。也就是说，在最上段及从上数起第2段的凹部71内形成上部选择栅极配线层23，且在最下段的凹部71内形成下部选择栅极配线层21的梳状部件21c，除此以外的凹部71内形成字线配线层22的梳状部件22c。
接着，如图1～图3所示，通过堆积硅氧化物，实施以硅柱26为终止层的CMP(Chemical Mechanically Polishing：化学机械研磨)，而在狭缝ST内埋入绝缘部件33。接着，沿Y方向将上部选择栅极线23分断，切成多个C字状的导电部件23c。接着，将积层体20的X方向两端部加工成阶梯状，使上部选择栅极配线层23的连结部件23b、字线配线层22的连结部件22b、下部选择栅极配线层21的连结部件21b露出。接着，例如堆积硅氧化物，形成将积层体20整体埋入的层间绝缘膜30，且形成接点41及45、中间配线42及46、通孔43、位线插塞27、上层配线44及47、位线28。这样一来，制造本实施方式的半导体存储装置1。
接着，说明本实施方式的效果。
在本实施方式的半导体存储装置1中，由于能够相互独立地驱动夹着硅柱26的两条字线22a，因此在共有1根硅柱26的两个存储单元中的一个存储单元进行写入动作时，能够抑制对另一个存储单元的误写入。
例如，通过对Z方向上的位置相同且夹着1根硅柱26的第1及第2字线22a中的第1字线施加相对于硅柱26为正极的写入电压，能够对配置在第1字线22a与硅柱26之间的第1浮动栅极电极膜29注入电子，而对第1存储单元写入数据。所述情况下，通过对第2字线22a施加比写入电压更低的电压，或预先设为浮动状态，进而预先断开第2字线侧的上部选择栅极，而能够抑制对第2浮动栅极电极膜29注入电子，从而抑制第2存储单元被误写入。这样一来，根据本实施方式，能够实现动作可靠性高的半导体存储装置。
相对于此，如果对第1及第2字线22a施加相同的写入电压，那么第1存储单元的动作与第2存储单元的动作仅由施加在上部选择栅极线23a的电压而区别。也就是说，仅通过将共有相同硅柱26的两个NAND串中的想要进行写入的NAND串的上部选择栅极接通，将另一NAND串的上部选择栅极断开，使另一NAND串为增压状态，而控制写入/非写入的动作。因此，被导入硅柱26内的电子会有被注入第2浮动栅极电极膜29的情况。结果有伴随对第1存储单元的写入动作而产生对第2存储单元误写入的担忧。
(第2实施方式)
接着，说明第2实施方式。
图24是表示本实施方式的半导体存储装置的俯视图。
图25是表示本实施方式的半导体存储装置的示意性电路图。
如图24所示，本实施方式的半导体存储装置2与所述第1实施方式的半导体存储装置1(参照图2)比较，不同点在于：狭缝ST将存储槽MT中的在Y方向延伸的部分MTy分断，且按照各上部选择栅极线23a将上部选择栅极配线层23分断。也就是说，未在上部选择栅极配线层23设置连结部件23b。另外，狭缝ST未将字线配线层22的连结部件22b及下部选择栅极配线层21的连结部件21b分断。
由此，如图25所示，上部选择栅极线23a被相互分离。因此，在半导体存储装置2中，可逐条独立驱动上部选择栅极线23a。
本实施方式中的所述以外的构成、制造方法、动作及效果与所述第1实施方式相同。
(第3实施方式)
接着，说明第3实施方式。
图26是表示本实施方式的半导体存储装置的俯视图。
图27是表示本实施方式的半导体存储装置的示意性电路图。
如图26所示，本实施方式的半导体存储装置3与所述第1实施方式的半导体存储装置1(参照图2)比较，不同点在于狭缝ST较长。与第1实施方式同样地，狭缝ST的长度方向的一端与存储槽MT的部分MTy相接。另一方面，与第1实施方式不同，狭缝ST延伸至积层体20的外缘，将上部选择栅极配线层23、字线配线层22及下部选择栅极配线层21分断。
因此，字线配线层22与上部选择栅极配线层23同样地，并非一对梳状部件，而是被分割成多个C字状的导电部件22d。在各导电部件22d设置有两条字线22a。在导电部件22d上设置有通孔48，在通孔48上设置有在Y方向延伸的上层配线49。并且，多个导电部件22d经由通孔48而共通连接在上层配线49。下部选择栅极配线层21也相同。
因此，如图27所示，字线配线层22的电连接关系与第1实施方式(参照图4)相同。但在本实施方式中，在各导电部件22d中通过连结部件22b捆束两条字线22a，导电部件22d彼此被上层配线49连接。
本实施方式中字线22a彼此的连接关系例如可如下那样表现。下部选择栅极线21a也相同。
也就是说，将n设为0以上整数时，第(8n+1)条字线22a与第(8n+4)条字线22a通过第1连结部件22b一体连接，第(8n+3)条字线22a与第(8n+6)条字线22a通过第2连结部件22b一体连接，第(8n+5)条字线22a与第(8n+8)条字线22a通过第3连结部件22b一体连接，第(8n+7)条字线22a与第(8n+10)条字线22a通过第4连结部件22b一体连接。并且，第一连结部件22b与第3连结部件22b经由通孔48而连接在第1上层配线49，第2连结部件22b与第4连结部件22b经由通孔48而连接在第2上层配线49。
根据本实施方式，由于能够以接近线与间隙的形状形成狭缝ST，因此用来形成狭缝ST的光刻技术(参照图20)容易进行。
本实施方式中的所述以外的构成、制造方法、动作及效果与所述第1实施方式相同。
(第4实施方式)
接着，说明第4实施方式。
图28是表示本实施方式的半导体存储装置的立体图。
图29是表示本实施方式的半导体存储装置的俯视图。
图30是表示本实施方式的半导体存储装置的示意性电路图。
如图28及图29所示，在本实施方式的半导体存储装置4中，存储槽MT并非蜿蜒状，而形成为在X方向延伸的线与间隙状。此外，与第1实施方式的半导体存储装置1(参照图2)比较，狭缝ST较短，狭缝ST的X方向两端部未将上部选择栅极配线层23、字线配线层22及下部选择栅极配线层21分断。
结果，如图29及图30所示，上部选择栅极配线层23、字线配线层22及下部选择栅极配线层21分别被包围狭缝ST的环状部件23e、22e及21e分断。在环状部件23e中，在X方向延伸的两条上部选择栅极线23a的两端部通过两个连结部件23b连接。同样地，在环状部件22e中，在X方向延伸的两条字线22a的两端部通过两个连结部件22b连接，在环状部件21e中，在X方向延伸的两条下部选择栅极线21a的两端部通过两个连结部件21b连接。并且，在相邻的两个环状部件23e之间，配置有硅柱26。
并且，环状部件23e彼此不相互连接，能够独立驱动。另一方面，环状部件22e每隔1个连接于共用的上层配线49。也就是说，连接在第1上层配线49的环状部件22e、与连接在第2上层配线49的环状部件22e是沿Y方向交替排列。环状部件21e也与环状部件22e相同。由此，也能够相互独立驱动夹着某硅柱26的两条字线22a。
本实施方式的字线22a彼此的连接关系例如可如下那样表现。下部选择栅极线21a也相同。
也就是说，将n设为0以上整数时，第(8n+2)条字线22a及第(8n+3)条字线22a是第1环状部件22e的一部分，第(8n+4)条字线22a及第(8n+5)条字线22a是第2环状部件22e的一部分，第(8n+6)条字线22a及第(8n+7)条字线22a是第3环状部件22e的一部分，第(8n+8)条字线22a及第(8n+9)条字线22a是第4环状部件22e的一部分。并且，第1环状部件22e经由第2上层配线49而连接在第3环状部件22e，第2环状部件22e经由第2上层配线49而连接在第4环状部件22e。
根据本实施方式，由于能够将存储槽MT形成为线与间隙状而非蜿蜒状，因此用来形成存储槽MT的光刻技术(参照图7)容易进行。
本实施方式中的所述以外的构成、制造方法、动作及效果与所述的第1实施方式相同。
根据以上说明的实施方式，能够实现动作可靠性高的半导体存储装置。
以上说明了本发明的几个实施方式，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等价物的范围内。
Claims (13)
1.一种半导体存储装置，其特征在于，具备：
多根半导体柱，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向排列；
两条配线，在所述第2方向延伸，且在相对于所述第1方向及所述第2方向交叉的第3方向上，设置在所述多根半导体柱的两侧；及
电极膜，配置在各所述半导体柱与各所述配线之间；且
所述两条配线能够相互独立驱动。
2.根据权利要求1所述的半导体存储装置，其特征在于还具备：
第1绝缘膜，配置在各所述半导体柱与所述电极膜之间；及
第2绝缘膜，配置在所述电极膜与各所述配线之间。
3.一种半导体存储装置，其特征在于，具备：
多条第1配线，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向配置；
多根半导体柱，在相对于所述第1方向及所述第2方向交叉的第3方向延伸，且在所述第2方向数第(4n+1)条(n为0以上整数)的所述第1配线与第(4n+2)条所述第1配线之间、及第(4n+3)条所述第1配线与第(4n+4)条所述第1配线之间，分别沿所述第1方向排列成一列，且未配置在所述第(4n+2)条第1配线与所述第(4n+3)条第1配线之间；及
电极膜，在各所述半导体柱与各所述第1配线之间；且
所述第(4n+1)条第1配线与所述第(4n+4)条第1配线相互连接，
所述第(4n+2)条第1配线与所述第(4n+3)条第1配线相互连接，
包含所述第(4n+1)条第1配线及所述第(4n+4)条第1配线的第1配线群、与包含所述第(4n+2)条第1配线及所述(4n+3)条第1配线的第2配线群能够相互独立驱动。
4.根据权利要求3所述的半导体存储装置，其特征在于还具备：
第1连结部件，在所述第2方向延伸，且与所述第(4n+1)条第1配线及所述第(4n+4)条第1配线一体形成；及
第2连结部件，在所述第2方向延伸，且与所述第(4n+2)条第1配线及所述第(4n+3)条第1配线一体形成。
5.根据权利要求3所述的半导体存储装置，其特征在于，还具备：
第1连结部件，与第(8n+1)条所述第1配线及第(8n+4)条所述第1配线一体形成；
第2连结部件，与第(8n+3)条所述第1配线及第(8n+6)条所述第1配线一体形成；
第3连结部件，与第(8n+5)条所述第1配线及第(8n+8)条所述第1配线一体形成；
第4连结部件，与第(8n+7)条所述第1配线及第(8n+10)条所述第1配线一体形成；
第1上层配线，在所述第2方向延伸，且设置在所述第1连结部件及所述第3连结部件上；
第2上层配线，在所述第2方向延伸，且设置在所述第2连结部件及所述第4连结部件上；
第1通孔，将所述第1连结部件连接在所述第1上层配线；
第2通孔，将所述第3连结部件连接在所述第1上层配线；
第3通孔，将所述第2连结部件连接在所述第2上层配线；及
第4通孔，将所述第4连结部件连接在所述第2上层配线；且
所述第1连结部件、所述第2连结部件、所述第3连结部件及所述第4连结部件相互隔离。
6.根据权利要求3所述的半导体存储装置，其特征在于：
第(8n+2)条所述第1配线及第(8n+3)条所述第1配线为环状第1导电部件的一部分；
第(8n+4)条所述第1配线及第(8n+5)条所述第1配线为环状第2导电部件的一部分；
第(8n+6)条所述第1配线及第(8n+7)条所述第1配线为环状第3导电部件的一部分；
第(8n+8)条所述第1配线及第(8n+9)条所述第1配线为环状第4导电部件的一部分；
所述第1导电部件连接在所述第3导电部件；
所述第2导电部件连接在所述第4导电部件。
7.根据权利要求3所述的半导体存储装置，其特征在于还具备：
第2配线，设置在包含所述第1配线的正下区域的区域；
第1接点，连接在所述第1配线的所述第1方向的端部；及
第2接点，连接在所述第2配线的所述第1方向的端部；且
最接近所述第1接点的所述半导体柱与所述第1接点的距离比最接近所述第2接点的所述半导体柱与所述第2接点的距离短。
8.根据权利要求3所述的半导体存储装置，其特征在于：
还具备设置在所述第1配线的正上区域的一部分的第3配线，且
能够相互独立驱动由第(8n+1)条所述第3配线及第(8n+4)条所述第3配线组成的第1组、由第(8n+3)条所述第3配线及第(8n+6)条所述第3配线组成的第2组、由第(8n+5)条所述第3配线及第(8n+8)条所述第3配线组成的第3组、由第(8n+7)条所述第3配线及第(8n+10)条所述第3配线组成的第4组。
9.根据权利要求8所述的半导体存储装置，其特征在于：
所述第(8n+1)条第3配线与所述第(8n+4)条第3配线相互连接，
所述第(8n+3)条第3配线与所述第(8n+6)条第3配线相互连接，
所述第(8n+5)条第3配线与所述第(8n+8)条第3配线相互连接，
所述第(8n+7)条第3配线与所述第(8n+10)条第3配线相互连接。
10.根据权利要求8所述的半导体存储装置，其特征在于：
所述多条第3配线相互分离。
11.根据权利要求8所述的半导体存储装置，其特征在于：
所述第(8n+2)条第3配线及所述第(8n+3)条第3配线为环状第5导电部件的一部分；
所述第(8n+4)条第3配线及所述第(8n+5)条第3配线为环状第6导电部件的一部分；
所述第(8n+6)条第3配线及所述第(8n+7)条第3配线为环状第7导电部件的一部分；
所述第(8n+8)条第3配线及所述第(8n+9)条第3配线为环状第8导电部件的一部分。
12.根据权利要求3所述的半导体存储装置，其特征在于还具备：
第1绝缘膜，配置在各所述半导体柱与所述电极膜之间；及
第2绝缘膜，配置在所述电极膜与各所述第1配线之间。
13.根据权利要求12所述的半导体存储装置，其特征在于，所述第2绝缘膜包含：
第1层，配置在所述电极膜的所述第1配线侧的侧面上、所述电极膜的上表面上及下表面上，且包含硅氮化物、铪氧化物或铝氧化物，还包含钌或钛；及
第2层，配置在所述第1配线的所述电极膜侧的侧面上、所述第1配线的上表面上及下表面上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110696604.4A CN113410242A (zh) | 2015-05-01 | 2015-05-01 | 半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2015/063066 WO2016178263A1 (ja) | 2015-05-01 | 2015-05-01 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110696604.4A Division CN113410242A (zh) | 2015-05-01 | 2015-05-01 | 半导体存储装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107690703A true CN107690703A (zh) | 2018-02-13 |
| CN107690703B CN107690703B (zh) | 2021-07-13 |
Family
ID=57218573
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110696604.4A Pending CN113410242A (zh) | 2015-05-01 | 2015-05-01 | 半导体存储装置 |
| CN201580077872.0A Expired - Fee Related CN107690703B (zh) | 2015-05-01 | 2015-05-01 | 半导体存储装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110696604.4A Pending CN113410242A (zh) | 2015-05-01 | 2015-05-01 | 半导体存储装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11049868B2 (zh) |
| CN (2) | CN113410242A (zh) |
| TW (2) | TWI595634B (zh) |
| WO (1) | WO2016178263A1 (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI620307B (zh) | 2015-05-13 | 2018-04-01 | 東芝記憶體股份有限公司 | 半導體記憶裝置及其製造方法 |
| US9837434B2 (en) | 2016-03-14 | 2017-12-05 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US9847342B2 (en) | 2016-03-14 | 2017-12-19 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| JP2020038746A (ja) | 2018-09-06 | 2020-03-12 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020047806A (ja) * | 2018-09-20 | 2020-03-26 | キオクシア株式会社 | 半導体記憶装置 |
| CN110062958B (zh) | 2019-03-04 | 2020-05-26 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| CN110121778B (zh) * | 2019-03-04 | 2020-08-25 | 长江存储科技有限责任公司 | 三维存储器件 |
| US11158673B2 (en) * | 2019-12-18 | 2021-10-26 | Micron Technology, Inc. | Vertical 3D memory device and method for manufacturing the same |
| JP2021150593A (ja) * | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100128509A1 (en) * | 2008-11-25 | 2010-05-27 | Sukpil Kim | Three-Dimensional Semiconductor Devices and Methods of Operating the Same |
| US20120213009A1 (en) * | 2011-02-17 | 2012-08-23 | Seiichi Aritome | Nonvolatile memory device and operating method thereof |
| US8885407B1 (en) * | 2010-01-19 | 2014-11-11 | Perumal Ratnam | Vertical memory cells and methods, architectures and devices for the same |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2828798B2 (ja) * | 1991-04-23 | 1998-11-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2009266946A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| US8644046B2 (en) * | 2009-02-10 | 2014-02-04 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including vertical NAND channels and methods of forming the same |
| KR101623547B1 (ko) * | 2009-12-15 | 2016-05-23 | 삼성전자주식회사 | 재기입가능한 3차원 반도체 메모리 장치의 제조 방법 |
| KR101652873B1 (ko) | 2010-02-18 | 2016-08-31 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 동작 방법 |
| KR101702060B1 (ko) | 2010-02-19 | 2017-02-02 | 삼성전자주식회사 | 3차원 반도체 장치의 배선 구조체 |
| US8592873B2 (en) * | 2010-06-24 | 2013-11-26 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of forming the same |
| US8198672B2 (en) * | 2010-06-30 | 2012-06-12 | SanDisk Technologies, Inc. | Ultrahigh density vertical NAND memory device |
| KR20140009189A (ko) | 2010-10-18 | 2014-01-22 | 아이엠이씨 | 수직 반도체 메모리 장치 및 이를 제조하는 방법 |
| KR20120136535A (ko) * | 2011-06-09 | 2012-12-20 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US8722525B2 (en) * | 2011-06-21 | 2014-05-13 | Micron Technology, Inc. | Multi-tiered semiconductor devices and associated methods |
| US8956968B2 (en) * | 2011-11-21 | 2015-02-17 | Sandisk Technologies Inc. | Method for fabricating a metal silicide interconnect in 3D non-volatile memory |
| JP2013182949A (ja) | 2012-02-29 | 2013-09-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR20140018515A (ko) * | 2012-08-02 | 2014-02-13 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US8614126B1 (en) * | 2012-08-15 | 2013-12-24 | Sandisk Technologies Inc. | Method of making a three-dimensional memory array with etch stop |
| JP2014067942A (ja) | 2012-09-27 | 2014-04-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2017010951A (ja) | 2014-01-10 | 2017-01-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US9984754B2 (en) | 2014-09-29 | 2018-05-29 | Toshiba Memory Corporation | Memory device and method for operating the same |
| US10134750B2 (en) | 2014-12-30 | 2018-11-20 | Toshiba Memory Corporation | Stacked type semiconductor memory device and method for manufacturing the same |
| CN107548520B (zh) | 2015-02-24 | 2021-05-25 | 东芝存储器株式会社 | 半导体存储装置及其制造方法 |
| WO2016139727A1 (ja) | 2015-03-02 | 2016-09-09 | 株式会社 東芝 | 半導体記憶装置及びその製造方法 |
-
2015
- 2015-05-01 CN CN202110696604.4A patent/CN113410242A/zh active Pending
- 2015-05-01 WO PCT/JP2015/063066 patent/WO2016178263A1/ja active Application Filing
- 2015-05-01 CN CN201580077872.0A patent/CN107690703B/zh not_active Expired - Fee Related
- 2015-06-30 TW TW105128551A patent/TWI595634B/zh not_active IP Right Cessation
- 2015-06-30 TW TW104121197A patent/TWI560856B/zh not_active IP Right Cessation
-
2017
- 2017-09-15 US US15/706,559 patent/US11049868B2/en active Active
-
2021
- 2021-05-26 US US17/331,147 patent/US11943917B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100128509A1 (en) * | 2008-11-25 | 2010-05-27 | Sukpil Kim | Three-Dimensional Semiconductor Devices and Methods of Operating the Same |
| US8885407B1 (en) * | 2010-01-19 | 2014-11-11 | Perumal Ratnam | Vertical memory cells and methods, architectures and devices for the same |
| US20120213009A1 (en) * | 2011-02-17 | 2012-08-23 | Seiichi Aritome | Nonvolatile memory device and operating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI595634B (zh) | 2017-08-11 |
| TWI560856B (en) | 2016-12-01 |
| CN107690703B (zh) | 2021-07-13 |
| US11943917B2 (en) | 2024-03-26 |
| WO2016178263A1 (ja) | 2016-11-10 |
| CN113410242A (zh) | 2021-09-17 |
| TW201701454A (zh) | 2017-01-01 |
| TW201640653A (zh) | 2016-11-16 |
| US20180006051A1 (en) | 2018-01-04 |
| US11049868B2 (en) | 2021-06-29 |
| US20210288057A1 (en) | 2021-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107690703A (zh) | 半导体存储装置 | |
| CN103681677B (zh) | 半导体装置及其制造方法 | |
| CN107548520A (zh) | 半导体存储装置及其制造方法 | |
| CN104779253B (zh) | 半导体存储装置及其制造方法 | |
| KR101087476B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| CN108701649A (zh) | 导电结构、包括导电结构的系统及装置以及相关方法 | |
| CN104867930B (zh) | 一种储存装置的制造方法 | |
| CN107195633A (zh) | 半导体存储装置及其制造方法 | |
| CN104347638B (zh) | 非易失性存储装置 | |
| CN106531738A (zh) | 半导体存储装置及其制造方法 | |
| CN107305894A (zh) | 半导体存储器装置及其制造方法 | |
| CN110277391A (zh) | 半导体装置及其制造方法 | |
| CN109256382A (zh) | 动态随机存取存储器及其制造方法 | |
| CN107533978A (zh) | 半导体存储装置及其制造方法 | |
| CN103367317A (zh) | 半导体器件、其制造方法以及包括其的系统 | |
| CN107180834A (zh) | 半导体存储装置及其制造方法 | |
| CN107195632A (zh) | 半导体装置及其制造方法 | |
| CN108573978A (zh) | 半导体存储装置 | |
| CN106486487A (zh) | 半导体器件及其制造方法 | |
| JP2019067825A (ja) | 半導体装置 | |
| CN108630685A (zh) | 存储装置及电容元件 | |
| CN104979357B (zh) | 包括具有三维形状的源极线的非易失性存储器件 | |
| CN107534046A (zh) | 半导体存储装置及其制造方法 | |
| CN107533977A (zh) | 半导体存储装置及其制造方法 | |
| CN107665859A (zh) | 包括电隔离图案的半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Tokyo Patentee after: TOSHIBA MEMORY Corp. Address before: Tokyo Patentee before: Pangea Co.,Ltd. Address after: Tokyo Patentee after: Kaixia Co.,Ltd. Address before: Tokyo Patentee before: TOSHIBA MEMORY Corp. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220208 Address after: Tokyo Patentee after: Pangea Co.,Ltd. Address before: Tokyo Patentee before: TOSHIBA MEMORY Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20210713 |