JP2828798B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2828798B2 JP2828798B2 JP3122613A JP12261391A JP2828798B2 JP 2828798 B2 JP2828798 B2 JP 2828798B2 JP 3122613 A JP3122613 A JP 3122613A JP 12261391 A JP12261391 A JP 12261391A JP 2828798 B2 JP2828798 B2 JP 2828798B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- charge storage
- drain line
- storage gate
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に電気的にデータの書き込みが可能で紫外線照射
により消去が可能なＥＰＲＯＭの消去特性を改善できる
半導体記憶装置に関するものである。
し、特に電気的にデータの書き込みが可能で紫外線照射
により消去が可能なＥＰＲＯＭの消去特性を改善できる
半導体記憶装置に関するものである。
【０００２】
【従来の技術】図３は従来のＥＰＲＯＭのメモリセルア
レイの構成を示す平面図であり、この図では４行×４列
分のメモリセルを示している。図において、１はメモリ
セルのソース，ドレインを形成するＮ+ 拡散層、２は電
荷の蓄積を行うフローティングゲート、３はメモリセル
のチャネル制御を行うコントロールゲート、４はドレイ
ン拡散層上に設けられたコンタクト孔、５はコンタクト
孔４をつなぐように配されたドレインライン金属配線で
あり、６はメモリセル構成する１単位である。また、７
は隣接するメモリセル間を分離する素子分離領域であ
る。
レイの構成を示す平面図であり、この図では４行×４列
分のメモリセルを示している。図において、１はメモリ
セルのソース，ドレインを形成するＮ+ 拡散層、２は電
荷の蓄積を行うフローティングゲート、３はメモリセル
のチャネル制御を行うコントロールゲート、４はドレイ
ン拡散層上に設けられたコンタクト孔、５はコンタクト
孔４をつなぐように配されたドレインライン金属配線で
あり、６はメモリセル構成する１単位である。また、７
は隣接するメモリセル間を分離する素子分離領域であ
る。
【０００３】次に動作について説明する。データの書き
込みはコントロールゲート３とドレインライン５を高電
圧（それぞれ12.5Ｖ，８Ｖ程度）にすることにより、選
択されたメモリセルに導通電流を発生し、これにより発
生した高いエネルギーをもつ電子をフローティングゲー
ト２に蓄積することにより行われる。
込みはコントロールゲート３とドレインライン５を高電
圧（それぞれ12.5Ｖ，８Ｖ程度）にすることにより、選
択されたメモリセルに導通電流を発生し、これにより発
生した高いエネルギーをもつ電子をフローティングゲー
ト２に蓄積することにより行われる。
【０００４】またデータの読み出しは選択すべきメモリ
のコントロールゲート３を通常電圧（５Ｖ程度）にする
ことにより、メモリセルの導通，非導通を判別すること
によりなされる。
のコントロールゲート３を通常電圧（５Ｖ程度）にする
ことにより、メモリセルの導通，非導通を判別すること
によりなされる。
【０００５】さらにデータの消去はメモリセルアレイに
対し紫外線を照射することにより、このエネルギーによ
ってメモリセルのフローティングゲート２に蓄積された
電子が基板等へ避散することによりなされる。
対し紫外線を照射することにより、このエネルギーによ
ってメモリセルのフローティングゲート２に蓄積された
電子が基板等へ避散することによりなされる。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、ＥＰＲＯＭのメモリセ
ルアレイ上に配されたドレインライン金属配線５とフロ
ーティングゲート２の中心線が一致するように形成され
ているので、メモリセルの高集積化により、照射された
紫外線がフローティングゲートに十分あたらず、このた
め消去時間が長くなるという問題点があった。
は以上のように構成されており、ＥＰＲＯＭのメモリセ
ルアレイ上に配されたドレインライン金属配線５とフロ
ーティングゲート２の中心線が一致するように形成され
ているので、メモリセルの高集積化により、照射された
紫外線がフローティングゲートに十分あたらず、このた
め消去時間が長くなるという問題点があった。
【０００７】図４はＩＥＥＥジャーナル オブ ソリッ
ドステート サーキッツ，SC-15 巻，５号（１９８４
年）に掲載されたＥＰＲＯＭのメモリセルアレイを示す
平面図であり、図において図３と同一符号は同一又は相
当部分である。このＥＰＲＯＭでは、ドレインライン金
属配線５をフローティングゲート２の中心線から行方向
にずらして配置しており、これにより上面からみたフロ
ーティングゲート２のドレインラインからの露出部分が
少なくとも片側については大きくすることができ、紫外
線の照射効率が向上している。しかし、本従来例ではド
レインラインを全て行方向の一方向にずらしているた
め、相隣合う金属配線５同士の間隔は図３のものと変わ
らないため、図４のＶａ−Ｖａ断面である図５(a) に示
すように、特に、チップ表面に対して斜め方向から照射
される紫外線１０を有効に受けることができない。
ドステート サーキッツ，SC-15 巻，５号（１９８４
年）に掲載されたＥＰＲＯＭのメモリセルアレイを示す
平面図であり、図において図３と同一符号は同一又は相
当部分である。このＥＰＲＯＭでは、ドレインライン金
属配線５をフローティングゲート２の中心線から行方向
にずらして配置しており、これにより上面からみたフロ
ーティングゲート２のドレインラインからの露出部分が
少なくとも片側については大きくすることができ、紫外
線の照射効率が向上している。しかし、本従来例ではド
レインラインを全て行方向の一方向にずらしているた
め、相隣合う金属配線５同士の間隔は図３のものと変わ
らないため、図４のＶａ−Ｖａ断面である図５(a) に示
すように、特に、チップ表面に対して斜め方向から照射
される紫外線１０を有効に受けることができない。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、チップ表面に対して斜め方向か
ら照射される紫外線をも有効に受光でき、メモリセルを
高集積化しても消去時間の増大を防止できるＥＰＲＯＭ
を得ることを目的とする。
ためになされたもので、チップ表面に対して斜め方向か
ら照射される紫外線をも有効に受光でき、メモリセルを
高集積化しても消去時間の増大を防止できるＥＰＲＯＭ
を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ＥＰＲＯＭのメモリセルアレイ上に配された
ドレインライン金属配線の中心線をフローティングゲー
トの中心線に対し行方向にずらして配置するとともに、
かつ相隣り合うドレインライン金属配線についてはその
中心線を互いに逆の行方向にずらして配置したものであ
る。
憶装置は、ＥＰＲＯＭのメモリセルアレイ上に配された
ドレインライン金属配線の中心線をフローティングゲー
トの中心線に対し行方向にずらして配置するとともに、
かつ相隣り合うドレインライン金属配線についてはその
中心線を互いに逆の行方向にずらして配置したものであ
る。
【００１０】
【作用】この発明における半導体記憶装置は、ドレイン
ライン金属配線の中心線をフローティングゲートの中心
線に対して行方向にずらし、かつ相隣り合うドレインラ
イン金属配線の中心線はそれとは逆方向にずらすように
したから、上面から見たフローティングゲートのドレイ
ンラインからの露出部分が少なくとも片側については大
きくなり、紫外線の照射効率が向上する。
ライン金属配線の中心線をフローティングゲートの中心
線に対して行方向にずらし、かつ相隣り合うドレインラ
イン金属配線の中心線はそれとは逆方向にずらすように
したから、上面から見たフローティングゲートのドレイ
ンラインからの露出部分が少なくとも片側については大
きくなり、紫外線の照射効率が向上する。
【００１１】
【実施例】以下この発明の実施例を図について説明す
る。図１はこの発明の第１の実施例による半導体装置で
あるＥＰＲＯＭのメモリセルアレイを示す平面図であ
り、この図では、従来例と同様に４行×４列分のメモリ
セルを示している。
る。図１はこの発明の第１の実施例による半導体装置で
あるＥＰＲＯＭのメモリセルアレイを示す平面図であ
り、この図では、従来例と同様に４行×４列分のメモリ
セルを示している。
【００１２】図において、１はＰ型の半導体基板上に形
成された、メモリセルのソース，ドレインを形成するＮ
+ 拡散層、２はソース，ドレイン拡散層１間上に絶縁膜
を介して形成された電荷の蓄積を行うフローティングゲ
ート、３はフローティングゲート２上に絶縁膜を介して
形成されたメモリセルのチャネル制御を行うコントロー
ルゲート、４はドレイン拡散上に設けられたコンタクト
孔、５はコンタクト孔４をつなぐように、アレイの列方
向に配置されたドレインラインの金属配線、７は隣接す
るメモリセルを分離する素子分離領域である。
成された、メモリセルのソース，ドレインを形成するＮ
+ 拡散層、２はソース，ドレイン拡散層１間上に絶縁膜
を介して形成された電荷の蓄積を行うフローティングゲ
ート、３はフローティングゲート２上に絶縁膜を介して
形成されたメモリセルのチャネル制御を行うコントロー
ルゲート、４はドレイン拡散上に設けられたコンタクト
孔、５はコンタクト孔４をつなぐように、アレイの列方
向に配置されたドレインラインの金属配線、７は隣接す
るメモリセルを分離する素子分離領域である。
【００１３】次に動作について説明する。データの書き
込み，読み出し，消去については従来と同様に行われる
ので説明を省略する。本実施例のメモリセルアレイは図
に示すように、ドレインライン金属配線５の中心線をフ
ローティングゲート２の中心線から行方向の一方あるい
は他方のいずれかの方向にずらして配置するとともに、
さらに、相隣り合うドレインライン金属配線同士につい
ては、この行方向のずれの方向が互いに逆の方向となる
ように配置している。
込み，読み出し，消去については従来と同様に行われる
ので説明を省略する。本実施例のメモリセルアレイは図
に示すように、ドレインライン金属配線５の中心線をフ
ローティングゲート２の中心線から行方向の一方あるい
は他方のいずれかの方向にずらして配置するとともに、
さらに、相隣り合うドレインライン金属配線同士につい
ては、この行方向のずれの方向が互いに逆の方向となる
ように配置している。
【００１４】これにより、フローティングゲート２のド
インラインからの露出部分が行方向の一方あるいは他方
のいずれかにおいて、従来に比較して大きくなってお
り、さらにこの大きくなっている側が隣りのメモリセル
同士で向き合って形成されているので、この部分では金
属配線の間隔が従来のものより大きくなっている。従っ
て、図１のＶｂ−Ｖｂ断面である図５(b) に示すよう
に、チップに対して斜め方向に入射する紫外線１０をも
有効に受光することができ、紫外線の照射効率が高くな
る。また、図２はこの発明の第２の実施例によるＥＰＲ
ＯＭを示す平面図であり、図において、図１と同一符号
は同一または相当部分である。
インラインからの露出部分が行方向の一方あるいは他方
のいずれかにおいて、従来に比較して大きくなってお
り、さらにこの大きくなっている側が隣りのメモリセル
同士で向き合って形成されているので、この部分では金
属配線の間隔が従来のものより大きくなっている。従っ
て、図１のＶｂ−Ｖｂ断面である図５(b) に示すよう
に、チップに対して斜め方向に入射する紫外線１０をも
有効に受光することができ、紫外線の照射効率が高くな
る。また、図２はこの発明の第２の実施例によるＥＰＲ
ＯＭを示す平面図であり、図において、図１と同一符号
は同一または相当部分である。
【００１５】本実施例では上記第１の実施例と同様に、
ドレインライン金属配線５をフローティングゲート２に
対し行方向にずらすとともに、相隣り合うドレインライ
ン金属配線は互いに逆の行方向にずらしているが、さら
に、ドレインライン金属配線５をドレインライン方向で
隣り合うドレインコンタクト孔４間ごとに行方向の一方
向と他方向に交互にずらして、ジグザグの形状にしてい
るのが特徴である。
ドレインライン金属配線５をフローティングゲート２に
対し行方向にずらすとともに、相隣り合うドレインライ
ン金属配線は互いに逆の行方向にずらしているが、さら
に、ドレインライン金属配線５をドレインライン方向で
隣り合うドレインコンタクト孔４間ごとに行方向の一方
向と他方向に交互にずらして、ジグザグの形状にしてい
るのが特徴である。
【００１６】本実施例においても上記実施例と全く同様
の効果を奏するが、さらに、本実施例ではドレインライ
ン金属配線５の中心線がゲートの中心線と一致している
ので、設計に際して、最小の配線間隔で幅の広い直線状
のドレインラインを配置し、コンタクト孔間にフローテ
ィングゲートが充分露出するような切り欠き部を設ける
という方法をとることにより、極めて有効な形状を容易
に実現できるという利点がある。
の効果を奏するが、さらに、本実施例ではドレインライ
ン金属配線５の中心線がゲートの中心線と一致している
ので、設計に際して、最小の配線間隔で幅の広い直線状
のドレインラインを配置し、コンタクト孔間にフローテ
ィングゲートが充分露出するような切り欠き部を設ける
という方法をとることにより、極めて有効な形状を容易
に実現できるという利点がある。
【００１７】
【発明の効果】以上のようにこの発明によれば、メモリ
セルアレイ上に配されたドレインライン金属配線の中心
線をフローティングゲートに対し行方向にずらすととも
に、相隣り合うドレインライン金属配線の中心線の行方
向のずれは互いに逆の行方向となるようにしたので、フ
ローティングゲートのドインライン金属配線からの露出
部分を大きくとれ、紫外線の照射効率を向上することが
でき、メモリセルの高集積化を図ることができるという
効果がある。また、さらに、微細化されたとしても、十
分なフローティングゲートの露出部分を確保することが
できるので、消去特性の悪化を防止できるという効果が
ある。
セルアレイ上に配されたドレインライン金属配線の中心
線をフローティングゲートに対し行方向にずらすととも
に、相隣り合うドレインライン金属配線の中心線の行方
向のずれは互いに逆の行方向となるようにしたので、フ
ローティングゲートのドインライン金属配線からの露出
部分を大きくとれ、紫外線の照射効率を向上することが
でき、メモリセルの高集積化を図ることができるという
効果がある。また、さらに、微細化されたとしても、十
分なフローティングゲートの露出部分を確保することが
できるので、消去特性の悪化を防止できるという効果が
ある。
【図１】この発明の第１の実施例による半導体記憶装置
のメモリセルアレイを示す平面図である。
のメモリセルアレイを示す平面図である。
【図２】この発明の第２の実施例による半導体記憶装置
のメモリセルアレイを示す平面図である。
のメモリセルアレイを示す平面図である。
【図３】従来のメモリセルアレイを示す平面図である。
【図４】従来の他のメモリセルアレイを示す平面図であ
る。
る。
【図５】従来及び本発明のメモリセルアレイに照射光が
チップ表面に対して斜めに入射した様子を示す断面模式
図である。
チップ表面に対して斜めに入射した様子を示す断面模式
図である。
１ ソース・ドレイン拡散層 ２ フローティングゲート ３ コントロールゲート ４ コンタクト孔 ５ ドレインライン金属配線 ６ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 21/822 H01L 27/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 一導電型の半導体基板上に設けられた該
基板とは逆導電型のソース，ドレイン拡散層と、 該ソース，ドレイン拡散層間上に絶縁膜を介して設けら
れた電荷蓄積ゲートと、 該電荷蓄積ゲート上にさらに絶縁膜を介して設けられた
制御ゲートとを有するメモリセルをマトリックス状に配
したメモリセルアレイ領域を有し、 前記メモリセルに対し情報の書き込み，読み出しが可能
な半導体記憶装置において、 前記メモリセルアレイの列方向に配置されたドレインラ
イン金属配線は、 その中心線が前記電荷蓄積ゲートの中心線に対して行方
向にずらして形成された第１のドレインライン金属配線
と、 その中心線が前記電荷蓄積ゲートの中心線に対して前記
第１のドレインライン金属配線のずれの方向とは逆方向
の行方向にずらして形成された、前記第１のドレインラ
イン金属配線と相隣り合う第２のドレインライン金属配
線とからなることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のドレインライン金属配線は、
前記電荷蓄積ゲートの中心線に対して行方向の一方及び
他方に交互にずらして形成されていることを特徴とする
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122613A JP2828798B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122613A JP2828798B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323878A JPH04323878A (ja) | 1992-11-13 |
| JP2828798B2 true JP2828798B2 (ja) | 1998-11-25 |
Family
ID=14840287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122613A Expired - Lifetime JP2828798B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828798B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107690703B (zh) * | 2015-05-01 | 2021-07-13 | 东芝存储器株式会社 | 半导体存储装置 |
-
1991
- 1991-04-23 JP JP3122613A patent/JP2828798B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04323878A (ja) | 1992-11-13 |
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