JPH04323878A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04323878A JPH04323878A JP3122613A JP12261391A JPH04323878A JP H04323878 A JPH04323878 A JP H04323878A JP 3122613 A JP3122613 A JP 3122613A JP 12261391 A JP12261391 A JP 12261391A JP H04323878 A JPH04323878 A JP H04323878A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000002184 metal Substances 0.000 claims abstract description 30
- 239000011159 matrix material Substances 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- 238000006073 displacement reaction Methods 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 30
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 2
- 210000004460 N cell Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し
、特に電気的にデータの書き込みが可能で紫外線照射に
より消去が可能なＥＰＲＯＭの消去特性を改善できる半
導体記憶装置に関するものである。
、特に電気的にデータの書き込みが可能で紫外線照射に
より消去が可能なＥＰＲＯＭの消去特性を改善できる半
導体記憶装置に関するものである。
【０００２】
【従来の技術】図３は従来のＥＰＲＯＭのメモリセルア
レイの構成を示す平面図であり、この図では４行×４列
分のメモリセルを示している。図において、１はメモリ
セルのソース，ドレインを形成するＮ＋ 拡散層、２は
電荷の蓄積を行うフローティングゲート、３はメモリセ
ルのチャネル制御を行うコントロールゲート、４はドレ
イン拡散層上に設けられたコンタクト孔、５はコンタク
ト孔４をつなぐように配されたドレインライン金属配線
であり、６はメモリセル構成する１単位である。また、
７は隣接するメモリセル間を分離する素子分離領域であ
る。
レイの構成を示す平面図であり、この図では４行×４列
分のメモリセルを示している。図において、１はメモリ
セルのソース，ドレインを形成するＮ＋ 拡散層、２は
電荷の蓄積を行うフローティングゲート、３はメモリセ
ルのチャネル制御を行うコントロールゲート、４はドレ
イン拡散層上に設けられたコンタクト孔、５はコンタク
ト孔４をつなぐように配されたドレインライン金属配線
であり、６はメモリセル構成する１単位である。また、
７は隣接するメモリセル間を分離する素子分離領域であ
る。
【０００３】次に動作について説明する。データの書き
込みはコントロールゲート３とドレインライン５を高電
圧（それぞれ１２．５Ｖ，８Ｖ程度）にすることにより
、選択されたメモリセルに導通電流を発生し、これによ
り発生した高いエネルギーをもつ電子をフローティング
ゲート２に蓄積することにより行われる。
込みはコントロールゲート３とドレインライン５を高電
圧（それぞれ１２．５Ｖ，８Ｖ程度）にすることにより
、選択されたメモリセルに導通電流を発生し、これによ
り発生した高いエネルギーをもつ電子をフローティング
ゲート２に蓄積することにより行われる。
【０００４】またデータの読み出しは選択すべきメモリ
のコントロールゲート３を通常電圧（５Ｖ程度）にする
ことにより、メモリセルの導通，非導通を判別すること
によりなされる。
のコントロールゲート３を通常電圧（５Ｖ程度）にする
ことにより、メモリセルの導通，非導通を判別すること
によりなされる。
【０００５】さらにデータの消去はメモリセルアレイに
対し紫外線を照射することにより、このエネルギーによ
ってメモリセルのフローティングゲート２に蓄積された
電子が基板等へ避散することによりなされる。
対し紫外線を照射することにより、このエネルギーによ
ってメモリセルのフローティングゲート２に蓄積された
電子が基板等へ避散することによりなされる。
【０００６】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、ＥＰＲＯＭのメモリセ
ルアレイ上に配されたドレインライン金属配線５とフロ
ーティングゲート２の中心線が一致するように形成され
ているので、メモリセルの高集積化により、照射された
紫外線がフローティングゲートに十分あたらず、このた
め消去時間が長くなるという問題点があった。
は以上のように構成されており、ＥＰＲＯＭのメモリセ
ルアレイ上に配されたドレインライン金属配線５とフロ
ーティングゲート２の中心線が一致するように形成され
ているので、メモリセルの高集積化により、照射された
紫外線がフローティングゲートに十分あたらず、このた
め消去時間が長くなるという問題点があった。
【０００７】図４はＩＥＥＥジャーナル オブ ソ
リッドステート サーキッツ，ＳＣ−１５ 巻，５号
（１９８４年）に掲載されたＥＰＲＯＭのメモリセルア
レイを示す平面図であり、図において図３と同一符号は
同一又は相当部分である。このＥＰＲＯＭでは、ドレイ
ンライン金属配線５をフローティングゲート２の中心線
から行方向にずらして配置しており、これにより上面か
らみたフローティングゲート２のドレインラインからの
露出部分が少なくとも片側については大きくすることが
でき、紫外線の照射効率が向上している。しかし、本従
来例ではドレインラインを全て行方向の一方向にずらし
ているため、相隣合う金属配線５同士の間隔は図３のも
のと変わらないため、図３のＶａ−Ｖａ断面である図５
（ａ） に示すように、特に、チップ表面に対して斜め
方向から照射される紫外線１０を有効に受けることがで
きない。
リッドステート サーキッツ，ＳＣ−１５ 巻，５号
（１９８４年）に掲載されたＥＰＲＯＭのメモリセルア
レイを示す平面図であり、図において図３と同一符号は
同一又は相当部分である。このＥＰＲＯＭでは、ドレイ
ンライン金属配線５をフローティングゲート２の中心線
から行方向にずらして配置しており、これにより上面か
らみたフローティングゲート２のドレインラインからの
露出部分が少なくとも片側については大きくすることが
でき、紫外線の照射効率が向上している。しかし、本従
来例ではドレインラインを全て行方向の一方向にずらし
ているため、相隣合う金属配線５同士の間隔は図３のも
のと変わらないため、図３のＶａ−Ｖａ断面である図５
（ａ） に示すように、特に、チップ表面に対して斜め
方向から照射される紫外線１０を有効に受けることがで
きない。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、チップ表面に対して斜め方向か
ら照射される紫外線をも有効に受光でき、メモリセルを
高集積化しても消去時間の増大を防止できるＥＰＲＯＭ
を得ることを目的とする。
ためになされたもので、チップ表面に対して斜め方向か
ら照射される紫外線をも有効に受光でき、メモリセルを
高集積化しても消去時間の増大を防止できるＥＰＲＯＭ
を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ＥＰＲＯＭのメモリセルアレイ上に配された
ドレインライン金属配線の中心線をフローティングゲー
トの中心線に対し行方向にずらして配置するとともに、
かつ相隣り合うドレインライン金属配線に同士について
はその中心線を互いに逆の行方向にずらして配置したも
のである。
憶装置は、ＥＰＲＯＭのメモリセルアレイ上に配された
ドレインライン金属配線の中心線をフローティングゲー
トの中心線に対し行方向にずらして配置するとともに、
かつ相隣り合うドレインライン金属配線に同士について
はその中心線を互いに逆の行方向にずらして配置したも
のである。
【００１０】
【作用】この発明における半導体記憶装置は、ドレイン
ライン金属配線の中心線をフローティングゲートの中心
線に対して行方向にずらし、かつ相隣り合うドレインラ
イン金属配線の中心線はそれとは逆方向にずらすように
したから、上面から見たフローティングゲートのドレイ
ンラインからの露出部分が少なくとも片側については大
きくなり、紫外線の照射効率が向上する。
ライン金属配線の中心線をフローティングゲートの中心
線に対して行方向にずらし、かつ相隣り合うドレインラ
イン金属配線の中心線はそれとは逆方向にずらすように
したから、上面から見たフローティングゲートのドレイ
ンラインからの露出部分が少なくとも片側については大
きくなり、紫外線の照射効率が向上する。
【００１１】
【実施例】以下この発明の実施例を図について説明する
。図１はこの発明の第１の実施例による半導体装置であ
るＥＰＲＯＭのメモリセルアレイを示す平面図であり、
この図では、従来例と同様に４行×４列分のメモリセル
を示している。
。図１はこの発明の第１の実施例による半導体装置であ
るＥＰＲＯＭのメモリセルアレイを示す平面図であり、
この図では、従来例と同様に４行×４列分のメモリセル
を示している。
【００１２】図において、１はＰ型の半導体基体上に形
成された、メモリセルのソース，ドレインを形成するＮ
＋ 拡散層、２はソース，ドレイン拡散層１上に絶縁膜
を介して形成された電荷の蓄積を行うフローティングゲ
ート、３はフローティングゲート２上に絶縁膜を介して
形成されたメモリセルのチャネル制御を行うコントロー
ルゲート、４はドレイン拡散上に設けられたコンタクト
孔、５はコンタクト孔４をつなぐように、アレイの列方
向に配置されたドレインラインの金属配線、７は隣接す
るメモリセルを分離する素子分離領域である。
成された、メモリセルのソース，ドレインを形成するＮ
＋ 拡散層、２はソース，ドレイン拡散層１上に絶縁膜
を介して形成された電荷の蓄積を行うフローティングゲ
ート、３はフローティングゲート２上に絶縁膜を介して
形成されたメモリセルのチャネル制御を行うコントロー
ルゲート、４はドレイン拡散上に設けられたコンタクト
孔、５はコンタクト孔４をつなぐように、アレイの列方
向に配置されたドレインラインの金属配線、７は隣接す
るメモリセルを分離する素子分離領域である。
【００１３】次に動作について説明する。データの書き
込み，読み出し，消去については従来と同様に行われる
ので説明を省略する。本実施例のメモリセルアレイは図
に示すように、ドレインライン金属配線５の中心線をフ
ローティングゲート２の中心線から行方向の一方あるい
は他方のいずれかの方向にずらして配置するとともに、
さらに、相隣り合うドレインライン金属配線同士につい
ては、この行方向のずれの方向が互いに逆の方向となる
ように配置している。
込み，読み出し，消去については従来と同様に行われる
ので説明を省略する。本実施例のメモリセルアレイは図
に示すように、ドレインライン金属配線５の中心線をフ
ローティングゲート２の中心線から行方向の一方あるい
は他方のいずれかの方向にずらして配置するとともに、
さらに、相隣り合うドレインライン金属配線同士につい
ては、この行方向のずれの方向が互いに逆の方向となる
ように配置している。
【００１４】これにより、フローティングゲート２のド
インラインからの露出部分が行方向の一方あるいは他方
のいずれかにおいて、従来に比較して大きくなっており
、さらにこの大きくなっている側が隣りのメモリセル同
士で向き合って形成されているので、この部分では金属
配線の間隔が従来のものより大きくなっている。従って
、図１のＶｂ−Ｖｂ断面である図５（ｂ） に示すよう
に、チップに対して斜め方向に入射する紫外線１０をも
有効に受光することができ、紫外線の照射効率が高くな
る。また、図２はこの発明の第２の実施例によるＥＰＲ
ＯＭを示す平面図であり、図において、図１と同一符号
は同一または相当部分である。
インラインからの露出部分が行方向の一方あるいは他方
のいずれかにおいて、従来に比較して大きくなっており
、さらにこの大きくなっている側が隣りのメモリセル同
士で向き合って形成されているので、この部分では金属
配線の間隔が従来のものより大きくなっている。従って
、図１のＶｂ−Ｖｂ断面である図５（ｂ） に示すよう
に、チップに対して斜め方向に入射する紫外線１０をも
有効に受光することができ、紫外線の照射効率が高くな
る。また、図２はこの発明の第２の実施例によるＥＰＲ
ＯＭを示す平面図であり、図において、図１と同一符号
は同一または相当部分である。
【００１５】本実施例では上記第１の実施例と同様に、
ドレインライン金属配線５をフローティングゲート２に
対し行方向にずらすとともに、相隣り合うドレインライ
ン金属配線は互いに逆の行方向にずらしているが、さら
に、ドレインライン金属配線５をドレインライン方向で
隣り合うドレインコンタクト孔４間ごとに行方向の一方
向と他方向に交互にずらして、ジグザグの形状にしてい
るのが特徴である。
ドレインライン金属配線５をフローティングゲート２に
対し行方向にずらすとともに、相隣り合うドレインライ
ン金属配線は互いに逆の行方向にずらしているが、さら
に、ドレインライン金属配線５をドレインライン方向で
隣り合うドレインコンタクト孔４間ごとに行方向の一方
向と他方向に交互にずらして、ジグザグの形状にしてい
るのが特徴である。
【００１６】本実施例においても上記実施例と全く同様
の効果を奏するが、さらに、本実施例ではドレインライ
ン金属配線５の中心線がゲートの中心線と一致している
ので、設計に際して、最小の配線間隔で幅の広い直線状
のドレインラインを配置し、コンタクト孔間にフローテ
ィングゲートが充分露出するような切り欠き部を設ける
という方法をとることにより、極めて有効な形状を容易
に実現できるという利点がある。
の効果を奏するが、さらに、本実施例ではドレインライ
ン金属配線５の中心線がゲートの中心線と一致している
ので、設計に際して、最小の配線間隔で幅の広い直線状
のドレインラインを配置し、コンタクト孔間にフローテ
ィングゲートが充分露出するような切り欠き部を設ける
という方法をとることにより、極めて有効な形状を容易
に実現できるという利点がある。
【００１７】
【発明の効果】以上のようにこの発明によれば、メモリ
セルアレイ上に配されたドレインライン金属配線の中心
線をフローティングゲートに対し行方向にずらすととも
に、相隣り合うドレインライン金属配線の中心線の行方
向のずれは互いに逆の行方向となるようにしたので、フ
ローティングゲートのドインライン金属配線からの露出
部分を大きくとれ、紫外線の照射効率を向上することが
でき、メモリセルの高集積化を図ることができるという
効果がある。また、さらに、微細化されたとしても、十
分なフローティングゲートの露出部分を確保することが
できるので、消去特性の悪化を防止できるという効果が
ある。
セルアレイ上に配されたドレインライン金属配線の中心
線をフローティングゲートに対し行方向にずらすととも
に、相隣り合うドレインライン金属配線の中心線の行方
向のずれは互いに逆の行方向となるようにしたので、フ
ローティングゲートのドインライン金属配線からの露出
部分を大きくとれ、紫外線の照射効率を向上することが
でき、メモリセルの高集積化を図ることができるという
効果がある。また、さらに、微細化されたとしても、十
分なフローティングゲートの露出部分を確保することが
できるので、消去特性の悪化を防止できるという効果が
ある。
【図１】この発明の第１の実施例による半導体記憶装置
のメモリセルアレイを示す平面図である。
のメモリセルアレイを示す平面図である。
【図２】この発明の第２の実施例による半導体記憶装置
のメモリセルアレイを示す平面図である。
のメモリセルアレイを示す平面図である。
【図３】従来のメモリセルアレイを示す平面図である。
【図４】従来の他のメモリセルアレイを示す平面図であ
る。
る。
【図５】従来及び本発明のメモリセルアレイに照射光が
チップ表面に対して斜めに入射した様子を示す断面模式
図である。
チップ表面に対して斜めに入射した様子を示す断面模式
図である。
１ ソース・ドレイン拡散層
２ フローティングゲート
３ コントロールゲート
４ コンタクト孔
５ ドレインライン金属配線
６ メモリセル
Claims (2)
- 【請求項１】 一導電型の半導体基体上に設けられた
該基体とは逆導電型のソース，ドレイン拡散層と、該ソ
ース，ドレイン拡散層上に絶縁膜を介して設けられた電
荷蓄積ゲートと、該電荷蓄積ゲート上にさらに絶縁膜を
介して設けられた制御ゲートとを有するメモリセルをマ
トリックス状に配したメモリセルアレイ領域を有し、前
記メモリセルに対し情報の書き込み，読み出しが可能な
半導体記憶装置において、前記メモリセルアレイの列方
向に配置されたドレインライン金属配線は、その中心線
が前記電荷蓄積ゲートの中心線に対して行方向にずらし
て形成された第１のドレインライン金属配線と、その中
心線が前記電荷蓄積ゲートの中心線に対して前記第１の
ドレインライン金属配線のずれの方向とは逆方向の行方
向にずらして形成された、前記第１のドレインライン金
属配線と相隣り合う第２のドレインライン金属配線とか
らなることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のドレインライン金属配線は
、前記電荷蓄積ゲートの中心線に対して行方向の一方及
び他方に交互にずらして形成されていることを特徴とす
る請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122613A JP2828798B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122613A JP2828798B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323878A true JPH04323878A (ja) | 1992-11-13 |
| JP2828798B2 JP2828798B2 (ja) | 1998-11-25 |
Family
ID=14840287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122613A Expired - Lifetime JP2828798B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828798B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410242A (zh) * | 2015-05-01 | 2021-09-17 | 东芝存储器株式会社 | 半导体存储装置 |
-
1991
- 1991-04-23 JP JP3122613A patent/JP2828798B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410242A (zh) * | 2015-05-01 | 2021-09-17 | 东芝存储器株式会社 | 半导体存储装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2828798B2 (ja) | 1998-11-25 |
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