KR20010023572A - 판독-전용 메모리 및 판독-전용 메모리 장치 - Google Patents

판독-전용 메모리 및 판독-전용 메모리 장치 Download PDF

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KR20010023572A
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제이르 아이. 레이스타드
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Abstract

본 발명은 판독-전용 메모리에 관한 것으로, 판독-전용 메모리는 수동 도전체 매트릭스 상부에서 전기적으로 어드레싱 가능하게 제조되고, 매트릭스내 두 도전체(2; 4)의 교차부 사이의 볼륨은 메모리 셀(5)을 한정한다. 데이터는 메모리 셀내 임피던스값으로서 저장된다. 메모리 셀(5)은 높은 임피던스를 제공하는 절연 재료(6) 또는 하나 이상의 무기 혹은 유기 반도체(9) 바람직하게는 이방성 도전 특성을 가진 재료를 포함한다. 반도체 재료(9)는 매트릭스내 금속 도전체(2; 4)에 대한 계면에서 다이오드 정션을 형성한다. 절연 재료(6)와 반도체 재료(9)의 메모리 셀내의 적절한 배치에 의해, 이들은 이진 또는 다중값 코드의 논리값에 해당하고 전기적으로 판독 가능한 설정된 임피던스값을 제공한다. 하나 이상의 판독-전용 메모리(ROM)가 구동기와 제어 회로(13)를 포함하는 반도체 기판(1)상에 제공되어, 판독-전용 메모리 장치를 이룬다. 장치는 평평하거나 또는 여러 판독-전용 메모리(ROM)를 수평층내에 적층하여 이들을 어드레싱 버스로 기판(1)에 결합시킴으로써 볼륨형으로 구성된다.

Description

판독-전용 메모리 및 판독-전용 메모리 장치 {A READ-ONLY MEMORY AND READ-ONLY MEMORY DEVICES}
평면상의 데이터 저장위치 또는 비트 스폿(spot)의 매트릭스 어드레싱은 적정 수의 전기 어드레싱 라인을 가진 다수의 어드레싱 가능한 메모리 위치를 이루는 간단하고 효율적인 방식이다. 각각이 x 방향과 y 방향인 n개의 라인을 가진 정사각 x,y 매트릭스에서, 메모리 위치의 수는 n2이다. 한 형태 또는 다른 형태로, 이러한 기본 원리는 고체 메모리 수단의 많은 다른 실시예 형태로 제공된다. 여기서, 메모리 위치는 매트릭스와 메모리 엘리먼트를 통해 외부와 통신하는 간단한 전기회로 전형적으로, 전하 저장 장치를 포함한다. 이러한 수단이 기술적으로 그리고 상업적으로 매우 성공적이기는 하지만, 이들은 많은 단점을 가진다 특히, 각각 메모리 위치가 비용을 증가시키고 데이터 저장 밀도를 감소시키는 복잡한 아키텍처를 가진다. 소위 비휘발성 메모리 수단의 큰 서브클래스(subclass)에서, 저장된 정보를 유지하기 위해 가열과 전력 소비에 동반되는 전류공급을 일정하게 지탱해야만 한다. 또한편으로는, 비휘발성 수단은 이러한 문제점을 방지하지만, 감소된 액세스와 스위칭 시간 및 증가된 소비와 높은 복잡성을 가진다.
종래 기술은 수동 매트릭스내에서 전기적인 어드레싱을 가진 반도체-기초 판독-전용 메모리의 많은 예를 제공한다. 따라서 미국 특허번호 4 099 260(라인스 등)은 하나의 도전형의 자가-절연 비트라인 표면 영역이 반도체 기판내에 형성되고 반대되는 도전형으로 벌크(bulk) 영역에 직접 형성되는 대규모 집적장치로서 제조되는 반도체-기초 판독-전용 메모리(ROM)에 관해 개시하고 있다. 벌크 영역과 동일한 도전형의 채널 스톱 영역이 비트라인 영역 사이의 틈에 형성된다. 비트라인 영역 상부에 위치하고 이와 수직하는 금속성 워드라인이 절연층에 의해 이들로부터 분리되어 형성된다. 메모리 셀은 단일 쇼트키 다이오드를 포함한다. 이러한 종류의 다이오드는 워드라인이 비트라인의 저도핑된 부분과 접촉하도록 제조 동안 개구부가 절연층내에 형성되는가 또는 되지 않는가에 따라 워드라인과 비트라인 사이의 각각의 교차부에 형성되거나 또는 되지 않을 수 있다. 이러한 종류의 ROM은 적은 영역, 고속, 저전력 소산 및 저비용을 가지는 것으로 알려져 있다.
추가로, 칩상의 매트릭스 형태로 통합된 쇼트키 다이오드 및 트랜지스터와 같은 반도체 엘리먼트를 가진 장치가 미국특허번호 4 000 713(버즈와 몰리에)에 공지되어 있다. 매트릭스는 원하는 기능을 제공하도록 통상적으로 설계된다. 예를 들면, 프로그램 가능 논리 어레이(PLA)에서 AND 또는 OR 매트릭스로서 사용되거나 또는 저장 밀도와 전력 소산에 대해 더 우수한 특성을 가지는 것으로 알려진 판독-전용 메모리로서 사용된다. 약간 다른 설계의 평행 금속 전극을 가진 제 1 전극 구조물이 예를 들면, p형인 반도체 기판상에 제공된다. 산화물이 반도체 기판상에 제공되고 개구부가 전극 매트릭스내의 제 1 금속 레벨을 구성하는 금속라인을 통해 애노드 접촉부와 캐소드 접촉부를 제공하도록 산화물층상에 형성된다. 두 개의 n 영역은 캐소드 접촉부 하부에 위치한다. 이러한 영역은 쇼트키 다이오드가 형성되도록 하부에 위치하는 콜렉터로 연장한다. 제 1 금속 레벨 또는 전극 레벨 상부로 절연층이 제공되고, 절연층 상부에 예를 들면, 직교하는 제 2 전극 구조물을 포함하는 제 2 금속 레벨이 제공된다. 절연층을 통한 개구부는 매트릭스내 분리 엘리먼트에 속하는 이러한 그룹의 캐소드 접촉부와 접촉을 보증한다.
마지막으로, 미국특허번호 5 272 370(프렌치)에 유리 또는 다른 기판상의 박막 스택내에 형성된 개방형 및 밀폐형 메모리 셀로 구성된 매트릭스에 기초하는 박막 ROM 장치가 공지되어 있다. 각각의 밀폐형 메모리 셀은 박막 다이오드로 구성되고 예를 들면, 수소화된 비결정질 실리콘으로 구성된 반도체 박막의 스택을 사용함으로써 다른 도전 특성을 가진 다이오드를 얻을 수 있으며, 분리된 막은 다른 도전형이다. 이에 따라 ROM 매트릭스내의 정보 함유량이 증가된다. 다음으로, 다이오드 구조물로 형성되는 각각의 메모리 엘리먼트는 제조 프로토콜에 따라 다른 논리 레벨을 가지도록 설정된다. 메모리 엘리먼트가 다이오드 구조물을 가지지 않는 경우 또는 반도체가 절연층에 의해 덮여 어떠한 전극 접촉부도 형성되지 않도록 하는 경우, 메모리 엘리먼트는 예를 들면 논리 0인 설정된 제 1 논리 레벨을 형성하는데 사용된다.
언급된 모든 종래 기술의 장치가 밀폐형 전극 접촉부내 다이오드 정션을 제공함으로써 공지된 방식으로 수동 매트릭스내로 전기적인 어드레싱을 실현하지만, 이들은 다른 형태의 반도체를 사용하기 때문에 부분적으로 비교적 높은 복잡성을 가진다. 하지만, 마지막으로 언급된 공개명세서(미국특허 5 272 370)에서 개시된 ROM 장치에서, 매트릭스내에 두 개 이상의 논리값을 저장하는 것이 가능하지만, 이는 다른 다이오드 형태 및 이에 따라 다이오드 정션을 가진 비트 스폿내에 여러층의 다르게 도핑된 반도체를 사용한다는 것을 조건으로 한다.
따라서, 본 발명의 목적은 수동 매트릭스내에서 판독-전용 메모리내 분리 메모리 셀로 전기적인 어드레싱을 가능케 하고 메모리내에 저장된 데이터를 유지하기 위해 리프레시를 필요로 하지 않으면서도 공지된 기술을 사용하여 간단히 그리고 저가로 제조될 수 있는 판독-전용 메모리 즉, ROM과 이들을 반도체 및 박막 기술에 응용하는 방법을 제공하는 것이다.
특히, 본 발명의 목적은 예를 들면, 박막 기술에서 도전체, 절연체 및 반도체 재료로 사용되는 중합체 재료인 유기 재료의 사용에 기초한 비휘발성 판독-전용 메모리를 제공하는 것이고, 이들중 몇몇은 더욱 융통성 있는 기술적 해법 특히 결정질 무기 반도체를 사용하는 경우에 비해 감소된 비용을 제공한다.
추가로, 본 발명의 목적은 또한 미리 설정된 메모리 셀 또는 메모리 위치의 다중 코딩을 가능케 하는 판독-전용 메모리를 제공하는 것이다.
마지막으로, 본 발명의 목적은 볼륨형 판독-전용 메모리 장치를 실현하는데사용되는 판독-전용 메모리를 제공하는 것이다.
이러한 및 다른 목적 및 장점이 본 발명의 판독-전용 메모리에 따라 달성되고, 이러한 판독-전용 메모리는 y 전극이 y 전극과 동일한 형태와 확장으로 구성된 스트립형 구조물로서 실현되고 매트릭스의 일부로서 x 전극에 인접하여 제공되는 제 2 절연 재료상에 제공되며, 반도체 재료가 전극 구조물상에 제공되며, 판독-전용 메모리내 메모리 셀의 제 1 논리상태가 메모리 셀내 전체 접촉 영역을 덮는 반도체 재료의 활성 부분에 의해 발생되고, 다이오드 정션이 메모리 셀내의 전체 접촉 영역을 포함하며, 판독-전용 메모리내 메모리 셀내 선택된 메모리내의 제 2 논리상태가 제 1 절연 재료에 의해 덮인 메모리 셀내 두 전극 구조물에 의해 발생되며, 판독-전용 메모리내 메모리 셀내 하나 이상의 추가의 논리상태가 접촉 영역의일부만을 덮는 반도체 재료의 활성 부분에 의해 발생되어 메모리내에 저장된 데이터가 이진 또는 다중값 코드내 논리상태에 의해 대표되는 메모리내에 저장되도록 하고, 각각의 경우 논리상태는 메모리 셀의 임피던스값에 의해 주어지고, 상기 임피던스값은 실질적으로 이하의 요인중 하나에 의해 주어진다: 반도체 재료의 임피던스 특성, 절연 재료의 임피던스 특성, 반도체 재료의 활성 부분의 확장, 다이오드 정션을 형성하는 접촉 영역의 일부의 확장 및 다이오드 정션의 임피던스 특성.
본 발명에 따른 제 1 판독-전용 메모리 장치는 반도체 재료의 기판상에 또는 반도체 재료의 기판 사이에 제공되고, 구동과 어드레싱을 위해 기판을 통해 구동기 및 제어 회로에 결합되고, 상기 구동 및 제어 회로는 기판내에 통합되고 기판 재료와 호환성 있는 반도체 기술로 실현되며; 본 발명에 따른 제 2 판독-전용 메모리는 볼륨형 메모리 장치를 제공하기 위해 수평층내에 적층되고 볼륨형 메모리 장치는 반도체 재료의 기판상에 또는 반도체 재료의 기판 사이에 제공되며 구동과 어드레싱을 위해 기판을 통해 구동기 및 제어 회로에 결합되고, 상기 구동 및 제어 회로는 기판내에 통합되고 기판 재료와 호환성 있는 반도체 기술로 실현된다.
본 발명에 따른 판독-전용 메모리가 오로지 하나의 추가의 논리상태를 가진 이진 논리 메모리로 구성될 때, 논리 0 또는 논리 1을 나타내는 제 1 논리상태가 메모리 셀내에 형성된 다이오드의 유효 순방향 바이어스 저항에 의해 주어지는 것이 바람직하고, 여기서 반도체 재료는 x 전극과 y 전극 모두와 접촉하며, 논리 1 또는 논리 0을 나타내는 추가의 논리상태가 메모리 셀내네 제공된 제 1 절연 재료의 선택된 저항값에 의해 주어지고, 여기서 반도체 재료는 x 전극 또는 y 전극과 접촉하지 않고, 메모리 셀내의 상기 절연 재료는 바람직하게는 무한 저항값을 가진다.
본 발명에 따른 판독-전용 메모리가 둘 이상의 추가의 논리상태를 가진 다중레벨 논리 메모리로서 실현될 때, 제 1 논리상태는 메모리 셀내에 형성된 다이오드의 유효 순방향 바이어스 저항에 의해 주어지는 것이 바람직하고, 여기서 반도체 재료는 x 및 y 전극 모두와 접촉하고, 추가의 논리상태는 메모리 셀내에 제공된 절연 재료의 설정 저항값에 의해 주어지고, 여기서 반도체 재료는 x 전극 또는 y 전극중 하나와 접촉하며 각각의 경우 선택된 설정 저항값은 다이오드내에 형성된 메모리 셀의 유효 순방향 바이어스 저항 사이이고 무한한 값을 가진다.
본 발명에 따른 판독-전용 메모리의 제 1 실시예에서, 선택된 메모리 셀내의 제 1 절연 재료가 메모리 셀내의 전극를 전체적으로 또는 부분적으로 덮는 분리 층형 절연체 패치 형태의 전극 구조물 상부에 제공되고, 반도체 재료의 활성 부분 및/또는 다이오드 정션 영역에 따라 선택된 메모리 셀은 다중값 코드의 레벨에 해당하는 논리상태를 얻게 된다. 바람직하게는, 이러한 실시예에서의 반도체 재료는 전체층내 전극 구조물 상부 및 선택된 메모리 셀내 절연 패치 상부에 제공되거나 또는 선택적으로 전극 구조물 상부 및 선택된 메모리 셀내 절연 패치에 인접하여 제공되어, 반도체 재료와 절연 패치가 공통의 연속층내에서 서로에 대해 플러싱(flushing)하도록 한다.
본 발명에 따른 판독-전용 메모리의 제 2 실시예에서, 절연 재료가 실질적으로 전체적인 층 형태로 전극 구조물 상부에 제공되고, 선택된 메모리 셀내에 제거된 부분을 가져서, 제거된 부분이 전체적으로 또는 부분적으로 선택된 메모리 셀내 전극을 노출시키도록 하고, 상기 메모리 셀은 반도체 재료 및/또는 다이오드 정션 영역의 활성 부분에 따라 다중값 코드의 레벨에 해당하는 논리상태를 얻게 된다. 바람직하게는, 이러한 실시예에서 반도체 재료는 전극 구조물 상부 및 전체층내 절연층 상부에 제공되고 절연층의 제거된 부분내 전극 구조물과 접촉하거나 또는 선택적으로 전극 구조물 상부와 선택된 메모리 셀내 절연층에 인접하게 제공되어, 반도체 재료와 절연층이 공통의 연속층내에서 서로 플러싱하도록 한다.
본 발명의 판독-전용 메모리의 제 3 실시예에서, 선택된 메모리 셀내의 반도체 재료는 셀내 전극을 전체적으로 또는 부분적으로 덮는 분리 층형 반도체 패치 형태로 전극 구조물 상부에 제공되고, 선택된 메모리 셀은 반도체 재료 및/또는 다이오드 정션의 활성 부분에 따라 다중값 코드의 레벨에 해당하는 논리상태를 얻게된다. 바람직하게는, 이러한 실시예에서 제 1 절연 재료는 전체층내 전극 구조물 상부 및 선택된 메모리 셀내 반도체 패치 상부에 제공되거나 또는 선택적으로 전극 구조물 상부와 선택된 메모리 셀내 반도체 패치에 인접하여 제공되어, 제 1 절연 재료와 반도체 패치가 공통의 연속층내에서 서로 플러싱하도록 한다.
본 발명의 판독-전용 메모리의 제 4 실시예에서, 반도체 재료는 실질적으로 전체적인 층내 전극 구조물 상부에 제공되고 선택된 메모리 셀내에 제거된 부분을 가져서, 제거된 부분이 전체적으로 또는 부분적으로 선택된 메모리 셀내 전극을 노출시키도록 하고, 상기 메모리 셀은 반도체 재료의 활성 부분 및/또는 다이오드 정션 영역에 따라 다중값 코드의 레벨에 해당하는 논리상태를 얻게 된다. 바람직하게는, 이러한 실시예에서 제 1 절연 재료는 전극 구조물과 전체층내 반도체 재료의 상부에 제공되고 반도체층의 제거된 부분내 전극을 절연하거나 또는 선택적으로 전극 구조물 상부와 선택된 메모리 셀내 반도체층에 인접하게 제공되어, 제 1 절연 재료와 반도체층이 공통의 연속층에서 서로 플러싱하도록 한다.
마지막으로, 본 발명에 따르면, 반도체 재료는 비결정질 실리콘, 다결정 실리콘 또는 유기 반도체인 것이 바람직하고, 유기 반도체는 바람직하게는 컨쥬게이티드 중합체이다.
본 발명에 따르면, 반도체재료는 이방성 도전체이다. 바람직하게는 반도체 재료는 하나 이상의 반도체 또는 가능하게는 도전 재료가 추가된 또는 조합된다.
바람직하게는, 반도체 재료, 절연 재료 및 전극 구조물은 박막으로서 실현된다.
본 발명의 배경과 여러 실시예가 첨부된 도면을 참조로 하여 이하에서 상세히 설명된다.
본 발명은 전기적으로 어드레싱 가능한 비휘발성 판독-전용 메모리에 관한 것으로, 판독-전용 메모리의 제조 공정의 일부인 기록 동작시 영구 기록 또는 저장된 데이터를 메모리내에 한정하는 설정된 프로토콜에 따라 하나 또는 두 개 또는 그 이상의 논리상태에 각각이 영구히 할당되는 다수의 메모리 셀 및 어드레싱을 위한 도전체로 구성된 수동 매트릭스를 포함하며, 수동 도전체 매트릭스는 서로에 대해 이격하고, 평행한 평면내에 위치하며, 각각의 평면내에 평행 전극을 가진 제 1 및 제 2 전극으로 구성되고, 이들 전극은 제 1 전극 구조물내의 전극이 매트릭스의 열 또는 x 전극이고 제 2 전극 구조물내의 전극이 매트릭스내의 행 또는 y 전극인 실질적으로 직교하는 x,y 매트릭스를 형성하도록 제공되며, x 전극과 y 전극의 교차부 사이의 볼륨중 일부는 메모리 셀을 판독-전용 메모리 내에 한정하고, 메모리 셀내의 접촉 영역이 메모리 셀내의 x 전극과 겹치는 y 전극의 각각의 측면 에지부를 따라 연장하는 부분에 의해 한정되며, 선택된 도전성 전극 재료에 대해 정류 특성을 가진 적어도 하나의 반도체 재료와 제 1 절연 재료가 제공되고, 메모리 셀내의 전극과 전기 접촉하는 반도체 재료는 반도체 재료와 전극 재료 사이의 계면에 다이오드 정션을 형성한다.
본 발명은 또한 본 발명에 따른 판독-전용 메모리를 하나 이상 포함하는 판독-전용 메모리 장치 및 본 발명에 따른 판독-전용 메모리를 둘 이상 포함하는 판독-전용 메모리 장치에 관한 것이다.
도 1은 후면 또는 기판 사이에 제공된 수동 전극 매트릭스를 가진 메모리 장치의 일반적인 실시예를 도시하는 개략도.
도 2는 이러한 종류의 매트릭스내에서 발생하는 누설 전류 루프의 개략도.
도 3a는 본 발명에 따른 판독-전용 메모리의 제 1 실시예로 선 A-A를 따라 절취한 평면도 및 측면도.
도 3b는 이러한 실시예의 제 2 변형으로 선 A-A를 따라 절취한 도 3a의 판독-전용 메모리의 측면도.
도 4a는 본 발명에 따른 판독-전용 메모리의 제 2 실시예로 선 A-A를 따라 절취한 평면도 및 측면도.
도 4b는 이러한 실시예의 제 2 변형으로 선 A-A를 따라 절취한 도 4a의 판독-전용 메모리의 측면도.
도 5a는 본 발명에 따른 판독-전용 메모리의 제 3 실시예로 선 A-A를 따라 절취한 평면도 및 측면도.
도 5b는 이러한 실시예의 제 2 변형으로 선 A-A를 따라 절취한 도 5a의 판독-전용 메모리의 측면도.
도 6a는 본 발명에 따른 판독-전용 메모리의 제 4 실시예로 선 A-A를 따라 절취한 평면도 및 측면도.
도 6b는 이러한 실시예의 제 2 변형으로 선 A-A를 따라 절취한 도 6a의 판독-전용 메모리의 측면도.
도 7a는 도 3a의 실시예의 메모리 셀의 다중레벨 코딩의 예.
도 7b는 도 4a의 실시예의 메모리 셀의 다중레벨 코딩의 예.
도 8a는 도 5a의 실시예의 메모리 셀의 다중레벨 코딩의 예.
도 8b는 도 6a의 실시예의 메모리 셀의 다중레벨 코딩의 예.
도 9는 본 발명에 따른 제 1 판독-전용 메모리 장치의 측면도.
도 10은 본 발명에 따른 제 2 판독-전용 메모리 장치의 측면도.
본 발명의 일반적인 배경이 이하에서 상세히 설명된다. 일반적인 매트릭스 어드레싱 장치가 도 1에 도시되고, 예를 들면, m개의 도전라인(2)이 상호 이격하고 x 방향으로 연장하며, n개의 상부에 위치하는 전기라인(4)이 y 방향으로 연장하며 각각 직교하는 x,y 전극 매트릭스내 제 1 및 제 2 전극 구조물을 형성한다. x 전극(2)과 y 전극(4)이 서로에 대해 상당히 인접하여 제공되어 전극 사이에 기하학적으로 우수하게-한정된 겹침 영역 또는 교차부가 제공되도록 한다. 각각의 교차부에 인접한 및 사이의 볼륨은 이러한 교차부내 x 전극과 y 전극이 교차되는 폭으로 주어진 겹침 영역에 의해 개략적으로 한정되고, 이하에서 메모리 셀(5)로서 표시되는 메모리 셀을 포함하고, 이는 도 2를 참조한다. 메모리 셀(5)내 각각의 x 전극과 y 전극(2; 4)의 서로에 대해 겹치는 영역이 메모리 셀의 접촉 영역으로서 표시된다. 본 발명에 따르면, 데이터는 각각의 메모리 셀에 임피던스값 예를 들면, 각각의 교차부내 x 전극과 y 전극 사이의 저항값으로 저장된다. 각각의 교차부 또는 메모리 위치내 논리상태가 메모리 셀내에서 서로 교차하는 x 전극과 y 전극 사이의 전기 임피던스를 측정함으로써 얻어진다.
공통의 공지된 전류-어드레싱된 및 매트릭스-기초 메모리 장치와는 달리, 본 발명은 순수한 수동 전기 어드레싱의 사용을 가능케 하고, 이는 메모리 셀내에 어떠한 불연속 활성 회로 엘리먼트도 없기 때문이다. 수동 매트릭스내 메모리셀을 가진 전기 메모리의 사용은 전극 매트릭스내 교류 경로 또는 누설 전류로 방해된다는 것이 공지되어 있다. 이러한 문제가 도 2에 도시되어 있고, 전극 mk, n1사이의 교차부에 의해 주어진 메모시 셀(5k1)을 어드레싱함으로써 발생된 교류 경로가 인접하는 메모리 셀에 대해 얇게 점선으로 표시된다. 매트릭스의 크기 즉, x·y의 곱이 증가하면, 누설 전류의 문제 또한 증폭된다. 각각의 교차부내 메모리 엘리먼트가 순수한 저항 임피던스만을 가진다면, 이는 기록 동작에서의 저항 차이가 도 2에 도시된 바와 같이 교류 경로를 통해 누설되는 전류에 의해 마스킹될 것이다. 각각의 교차부내 전기 접속부가 매우 비-선형적인 전류-전압 특성을 가진다면, 누설 전류 문제는 감소 또는 완전히 제거될 것이다. 아주 간단하게 이는 이미 당업자에게 공지된 방식으로 얻어진다 즉, 각각의 교차부내에 임피던스 또느 저항을 가진 직렬의 정류 다이오드를 제공함으로써 얻어진다.
본 발명의 주된 목적은 간단하고, 저가이며 신뢰성 있고 동시에 제어 가능한 임피던스 형태로 적합한 메모리 구조물의 사용을 가능케 하는 방식으로 이러한 종류의 다이오드 네트워크를 형성하는 것이다. 본 발명에 따르면, x 전극과 y 전극은 바람직하게는 반도체 재료로 구성된 층 예를 들면, 박막 형상의 층을 감싼다. 특히, 이러한 반도체 재료는 티오펜 또는 PPV-형의 컨쥬게이티드 중합체이다. 반도체 재료에 대해 적합한 전극 재료를 선택함으로써, 다이오드 정션이 전극-반도체 계면에서 얻어지고 다이오드는 매우 우수한 정류 특성을 가지게 된다. 간단히 선형화 분석으로 전극 교차부의 수 즉, 누설 전류로 인한 왜곡 또는 잡음없이 어드레싱되는 메모리 셀의 수는 대략 각각의 교차부내에서의 다이오드 정류비 즉, 주어진 바이어스 전압에서 순방향 및 역방향 전류 사이의 관계와 동일하다는 것을 알 수 있다.
유한 저항을 가진 연속 재료층이 전극 매트릭스내 교차부 사이의 틈으로 연장하는 도 1에 도시된 바와 같은 수동 매트릭스 메모리와 관련된 다른 기본적인 문제점은 각각의 교차부에서 완벽한 정류를 가진 전류라도 이러한 틈내 전극라인(2; 4) 사이를 흐를 수 있다는 것이다. 이러한 틈내 경로 길이가 교차부 즉, 메모리 셀내에서의 경우보다 훨씬 더 길고 전극 구조물 사이의 층이 높은 표면 저항을 가지며 매우 얇다면, 많은 이러한 전류 경로의 조합된 효과는 측정된 임피던스에 악영향을 주고 이에 따라 교차부 및 이에 따른 수동 매트릭스내에 실현되는 메모리 셀의 수에 대한 상한선을 설정한다.
마지막 종류의 누화는 막 컨덕턴스가 매우 이방적이 되도록 즉, 원하는 전류 방향에서 높은 컨덕턴스를 가지도록 및 낮은 컨덕턴스를 가지도록 함으로써 방지된다. 도 1의 경우, 이는 매트릭스의 평면에 수직하는 높은 컨덕턴스 및 매트릭스 평면내 낮은 컨덕턴스에 해당할 것이다. 이러한 종류의 특성을 가진 중합체 조성은 예를 들면, 엠. 그란스트롬과 오. 인가나스의 1996년 출간된 Applied Physic Letters 68, 2:147-149의 "중합체 혼합물 발광 다이어드로부터의 백색광 방출"이라는 논문에 개시되어 있고, 여기서 전극 수단과 장치는 본 출원인에게 양도된 노르웨이 특허출원번호 973390에 개시되어 있다.
x와 y 전극(2; 4)이 전극의 교차부내에 높은 정류비를 가지고 이방성 박막의 각각의 측면상에 제공되는 도 1에 도시된 바와 같이 공지된 기본 구조물로 부터, 데이터가 선택된 교차부내 다이오드 사이의 절연 재료의 제어된 증착에 의해 코딩되고, 이는 도 3a를 참조로 하여 좀더 상세히 설명될 것이다. 이러한 선택된 교차부가 무한 저항으로 주어진다면, 각각의 교차부 또는 각각의 메모리 셀은 이진 코딩되고 예를 들면, R=RF인 논리 1(여기서 RF는 이러한 교차부내 다이오드의 유효 순방향 바이어스 저항) 또는 R=∞을 주는 순방향 바이어스 전압(의도하는 무한 저항이 교차부에 삽입)을 가진다. 더 높은 데이처 저장 커패시터가 더 넓은 범위의 저항값을 사용함으로써 얻어질 것이고, 이는 각각의 메모리 셀내에 저장된 여러 비트와 동일하고 예를 들면, R1, R2, R3,..., RF〈R1〈R2〈R3〈∞를 가진다.
도 3 내지 도 8을 참조하면, 본 발명에 따른 판독-전용 메모리의 실시예가 도시된다. 이러한 실시예에서, 제조시 조정 작업을 간소화 하고 많은 장점을 제공하는 특정 어드레싱 기하학이 사용된다. 이러한 실시예는 본 출원가 동일한 우선권을 주장하고 동일자로 병행 출원된 국제특허출원번호 PCT/NO98/00263에 개시된 실시예와는 반도체 재료와 절연 재료가 샌드위치 구조내 전극 구조물 사이에 제공되지 않고 대신에 도 3a와 도 3b에 로부터 알 수 있듯이 브리지 구조로 배치된다는 점에서만 다르다. 각각의 y 전극은 y 전극(4)과 동일한 형태로 연장하고 y 전극(4)과 수직하게 제공된 x 전극(2)상에 위치하는 절연 재료 또는 유전체 재료로 구성된 스트립(12)상에 제공되어, x 및 y 전극(2; 4) 사이에 어떠한 물리적 또는 전기적 접촉도 없도록 한다.
전극(2, 4)이 브리지 구조로 제공되는 본 발명에 따른 판독-전용 메모리의 제 1 실시예가 각각 도 3a에 평면도와 측면도로 도시된다. x 전극과 y 전극(2; 4) 사이의 교차부내에 한정되는 메모리 셀(5) 상부에 데이터가 분리 층형 절연 패치(7)로서 전극 구조물 상부에 제공되는 선택된 메모리 셀내 제 1 절연 재료(6)에 의해 코딩된다. 반도체 재료(9)는 전극(2, 4)과 절연 패치(7)를 가진 전극 구조물 상부에 제공되고, 절연 패치(7)가 존재하지 않는 메모리 셀(5)내 전극(2, 4)과만 접촉할 것이다. 접촉 영역(11)은 메모리 셀(5)내의 y 전극(4)상의 측면 에지부상에 패칭되는 것으로 도시되고, 이 경우 자신의 임피던스값을 제공하는 반도체 재료의 활성 영역이 반도체 재료(9)를 통해 y 전극(4)으로부터 연장하여 x 전극(2)과 접촉한다. 바람직하게는, 간략함을 위해 도 3a의 평면도에서 생략된 반도체 재료는 이방성 반도체 재료이지만, 예를 들면, 메모리 셀 사이의 거리는 매우 작지 않고 즉, 저장 밀도가 낮고, 반도체 재료는 이방성 도전성 반도체 재료이다. 도 3a의 실시예의 변형에서, 반도체 재료(9)는 노출된 전극(2, 4) 상부와 절연 패치(7)에 인접하게 제공되고, 절연 패치(7)의 표면과 반도체 재료(9)가 서로 플러싱하도록 하고, 이는 도 3b에 도시된 바와 같다. 이에 의해 기판(1, 3) 사이의 거리는 감소되고 물론 절연성인 기판(3)에 대향하는 전극(4)에 대향하는 것은 없다.
도 3a에 도시된 바와 같은 실시예의 판독-전용 메모리내에 저장되는 데이터 입력에 다중레벨 코딩을 사용하는 것 또한 가능하고, 이는 도 7a와 관련하여 이하에서 상세히 설명될 것이다.
본 발명에 따른 판독-전용 메모리의 제 2 실시예가 도 4a에 도시된다. 여기서 메모리 셀은 전극 구조물 상부에 제공되는 절연 재료(6)로 구성된 실질적으로 전체적인 층을 사용하여 절연 패치에 의해 코딩되지만, 선택된 메모리 셀(5)내에 제거된 부분(8)을 가진다. 전체 반도체층(9)이 절연층(6) 상부에 제공되고 절연층(6)의 제거된 부분에서 메모리 셀(5)내 전극(2, 4)과만 접촉할 것이다. 접촉 영역(11)이 도 3a의 실시예와 같은 방식으로 형성된다. 또한, 도 4a의 평면도에서, 반도체층(9)은 간략함을 위해 생략된다. 반도체 재료(9)는 또한 도 4a의 실시예에서 도 4b에 도시된 바와 같이 자신의 표면이 절연층(6) 표면과 플러싱되도록 제거된 부분(8)내에만 제공된다. 다음으로, 제거된 부분(8)은 절연된 메모리 셀(5)로부터 절연되고, 이러한 메모리 셀내의 반도체 재료는 이에 따라 이방성 반도체 재료일 필요가 없지만, 반도체 재료가 블라인드 전류 또는 벌크 전류가 메모리 셀 사이를 통과하는 연속층을 형성하지 않기 때문에 등방성 도전 특성을 가질 수 있다. 또한, y 전극(4)은 절연 기판(3)에 대향하여 위치한다. 다음으로, y 전극의 표면이 반도체 재료와 제 1 절연 재료로 구성된 표면과 플러싱된다. 도 4에 도시된 실시예에서, 도 7b와 관련하여 이하에서 상세히 설명될 바와 같이 다중레벨 코딩을 수행하는 것이 가능하다.
본 발명에 따른 판독-전용 메모리의 제 3 실시예가 도 5a에 도시된다. 이는 이전의 두 실시예와 반도체 재료(9)가 선택된 메모리 셀(5)내에 반도체 패치(10) 형태로 제공되고 예를 들면, 제 1 논리값으로 코딩되는 반면 제 1 절연 재료(6)는 반도체 패치(10)과 전체층내 개방 메모리 셀(6) 상부에 제공된다는 점에서 차이를 가진다. 또한 도 5a의 평면도에서, 이러한 층은 간략함을 위해 생략되었다. 반도체 패치(10)는 절연 재료(6)에 의해 서로에 대해 절연되고, 이에 따라 이방성 도전성 반도체 재료가 되고, 이는 블라인드 전류 또는 벌크 전류가 메모리 셀(5) 사이에 존재하지 않기 때문이다. 접촉 영역(11)은 이전과 같이 반도체 패치의 활성 부분을 한정하고, 상기 활성 부분은 y 전극의 측면 에지부로부터 연장하여 메모리 셀내의 하부에 위치하는 x 전극과 접촉한다. 또한 도 5a의 실시예에서, 절연 재료는 도 5b에 도시된 바와 같이 반도체 패치(10)의 표면과 플러싱되도록 제공되고, y 전극(4)은 기판(3)에 대향한다. 기능적으로 및 기하학적으로, 도 5b의 실시예는 도 4b의 실시예와 다르지 않지만, 도 4b의 실시예에서 제거된 부분(8)을 가진 반도체 재료(9)가 가장 먼저 증착되는 반면, 반도체 재료(9)가 제거된 부분(8)내에 증착된다 예를 들면, 절연층(6)과 제거된 부분(8) 상부에 전체층으로서 가장먼저 제공함으로써 다음으로 제거된 부분(8)내에만 존재하도록 벗겨낸다. 하지만, 도 5b의 변형 실시예에서 반도체 재료(9)가 반도체 패치(10)로서 가장먼저 증착되고 다음으로 절연층(6)이 반도체 패치(10) 및 남아 있는 개방 메모리 셀 상부에 전체적으로 증착되고, 다음으로 도 5b에 도시된 바와 같이 반도체 패치(10)와 플러싱할 때까지 벗겨진다.
또한 도 5a의 실시예에서 다중레벨 코딩이 도 8a와 관련하여 이하에서 상세히 설명될 바와 같이 사용된다.
본 발명에 따른 제 4 실시예가 도 6a에 도시된다. 여기서 반도체 재료(9)는 전체층으로서 전극 구조물 상부에 증착되지만, 이진 코딩의 제 1 논리값만이 반도체 재료(9)가 제공되고 접촉 영역(11)이 존재하는 메모리 셀내에서 얻어지는 반면 다른 논리값은 반도체 재료의 제거된 일부내에 위치하는 메모리 셀에서 얻어지도록 선택된 메모리 셀(5)내의 제거된 부분 또는 윈도우(17)를 가진다. 반도체 재료 상부에 제 1 절연 재료(6)가 간략함을 위해 도 6a의 평면도에서 생략되는 전체층내에 증착된다. 또한, 여기서 절연 재료는 반도체 재료내 제거된 부분(17)내에만 증착되어 절연 재료(6)의 표면이 도 6b에 도시된 바와 같이 반도체 재료(9)의 표면과 플러싱하고, y 전극(4)은 동시에 절연 기판(3)에 대향하도록 한다. 도 6b의 실시예가 도 3b의 실시예와 기하학적으로 및 기능적으로 유사하고, 이는 각각 다른 반도체 재료(9)와 절연 재료(6)의 배치의 시퀀스일뿐이다.
도 6a의 실시예에서도, 도 8b와 관련하여 이하에서 상세히 설명될 바와 같이 다중레벨 코딩을 사용하는 것 또한 가능하다.
도 3 내지 도 6의 실시예는 언급된 바와 같이 미리 선택된 메모리 셀내의 데이터의 다중레벨 코딩을 가능케 한다. 이 경우, 이방성 도전 특성을 가진 반도체 재료가 예를 들면, 컨쥬게이티드 중합체 형태로 사용된다는 것이 사전 조건이다. 다음으로, 반도체 재료가 x 전극과 교차하는 y 전극의 측면 에지부를 따라 위치하는 접촉 영역(11)내 x 전극과 y 전극과 각각 접촉할 것이다. 각각의 메모리 셀은 두 개의 접촉 영역을 가지게 될 것이고, 반도체 재료를 통해 각각의 측면 에지부를 따른 y 전극과 x 전극 사이를 x 전극의 폭 w의 적어도 일부 Δw 상부로 연장한는 활성 부분을 가진다. 메모리 셀내에 저장된 데이터의 다중레벨 코딩은 접촉 영역의 길이를 조정함으로써 발생될 것이고, 그 결과 메모리 셀의 임피던스값은 예를 들면, 무한한 최대값과 다이오드 순방향 바이어스 전압에 따른 값 사이에 이른다.
실제로, 이는 메모리셀내 전극의 교차부에서 x 전극과 y 전극(2; 4)의 일부만이 덮이도록 메모리 셀내의 절연체 패치(7)를 사용함으로써 달성된다. 이에 따라, 접촉 영역은 도 3a의 실시예에 해당하는 도 7a로부터 알 수 있듯이 도시되지 않은 반도체 재료(9)에 노출되지만, 미리 선택된 메모리 셀의 다중코딩을 가진다. 도 7b는 도 4a에 해당하고 절연 재료(6)가 패치(7) 형태로 제공되지 않는다는 점에서 도 7a의 실시예와는 다르지만, 제거된 부분(8) 또는 윈도우를 가지지 않은 전체층과 같이 도시되지 않은 반도체 재료가 제공되고 반도체 재료 하부와 y 전극(4)의 측면 에지부를 따라 위치하는 접촉 영역(11)에서 메모리 셀내 x 전극 및 y 전극(2; 4)과 접촉하고, 그 결과 반도체 재료의 활성 부분이 x 전극의 폭 w보다 작은 폭 Δw를 가진 접촉 영역 상부에서 전극(2, 4)과 접촉한다.
반도체 재료가 일단 반도체 패치 형태로 메모리 셀 상부에 제공되면, 도 8a에 도시된 바와 같은 접촉 영역이 x 전극(2)의 폭 w의 일부를 포함하는 폭 Δw을 가지고 얻어진다. 반도체(9)의 활성 부분이 접촉 영역(11)내 전극(2, 4) 사이를 연장한다. 이러한 실시예는 도 5a의 실시예에 해당한다. 동일한 방식으로, 도 6a의 실시예에 해당하는 도 8b의 반도체 재료(9)내에서 제거된 부분 또는 윈도우(17)가 제공되어 x 전극의 폭 w보다 작은 폭 Δw을 가진 접촉 영역(11)이 다시 한번 얻어지도록 한다.
각각의 절연 패치(7)의 기하학적 형태를 조정함으로써, 절연 재료(6)내 반도체 패치(20) 또는 제거된 부분(8; 17)이 각각 반도체 재료(9), 메모리 셀내 데이터의 코딩이 여러 레벨로 발생할 것이다.
패치(7, 10)와 제거된 부분(8, 17)이 각각 도 7a, b 및 도 8a, b에 도시된 바와 다른 형태를 가진다. 예를 들면, 패치와 제거된 부분을 패터닝하여 각각 스트립 슬롯 형태가 되도록 하고, 다중값 논리 코드로 원하는 레벨을 제공하는 접촉 영역(11)이 얻어지도록 설계된다.
반도체 재료가 전극 구조물 상부에 제공되는 것은 많은 장점을 가진다. 제 1 전극 매트릭스에 대해, 제 1 절연 재료(6)와 절연 스트립(12)이 반도체 층이 전체적으로 제공되기 전에 공지된 반도체 기술의 방법과 장치를 사용하여 증착된다. 따라서, 많은 조정이 동일한 기판 상부 층과 조정의 중요 단계가 방지된 이후 시퀀스층내에 높은 정밀도로 수행되고, 이는 높은 상호 위치 정확성을 가진 샌드위치 구조내에 기판(1, 3)을 결합시킬 필요가 없기 때문이다. 다음으로, 각각 x 전극과 y 전극을 가진 기판이 반제품 즉, 절연 재료(6)와 반도체 재료(9)가 없이 제조된다. 이러한 반제품 블랭크는 대기 데이터 코딩과 최종 처리를 저장된다. 도 6의 실시예에서, 기판은 예를 들면, 결정질 실리콘으로 제조된다. 본 출원인에게 양도된 노르웨이 특허 출원번호 973782로부터 공지된 바와 같이, 교차부, 논리 기능, 신호 루팅, 증폭 등을 제공하는 활성 회로가 실리콘 기판내에 제조되고 동일한 기판상에서 x 전극과 y 전극과 직접 결합하는 단결정 구조물이 선택된다. 반도체층최상부와는 별도로 전체 구성은 어렵움없이 반도체 가공을 위한 표준기술에 의해 연속하는 처리 단계로 완성된다. 최상부 반도체층은 전체적으로 제공된다. 사용된 반도체 재료는 적합한 정류 및 도전 특성을 가지는 반면, 낮은 벌크 비용, 간단한 처리, 장수명 등을 가지는 것이 바람직하고, 전극 구조물과의 최적의 접촉이 이루어져야 한다. 반도체 재료는 예를 들면, PPV 또는 타이폰형의 콘쥬게이티드 중합체가 적합한다. 선택적으로, 비결정질 실리콘 또는 다결정 실리콘이 사용된다. 반도체 재료가 독터 블래딩(doctor blading) 또는 스핀 코팅, 딥 코팅 또는 매니스커스 코팅에 의해 제공되는 컨쥬게이티드 중하체인 특히 간단하고 저가의 해법이 얻어진다.
메모리 셀내 임피던스 값을 판독할 때 다중값 코드 사용을 가진 데이터 코딩은 식별에 대한 더 큰 요구조건을 가지고, 인피던스 값 신호를 마스킹할 수 있는 벌크 및 누설 전류의 위험성이 있다면, 각각의 전극 구조물내 전극(2, 4) 사이의 상호 거리와 이에 따른 메모리 셀(5)내에서 증가되거나 또는 다중값 코드가 도 4b와 도 5b에 도시된 실시예를 사용하고, 이는 메모리 셀이 더 큰 영역밀도를 가지고 예를 들면, 2-비트 코드로 저장된 데이터의 판독에 필요한 식별의 유지 즉, 메모리 셀애의 접촉 영역의 완전한 노출과 메모리 셀내의 접촉 영역의 완전한 마스킹에 의해 각각 주어진 코드 레벨사이의 두 레벨을 가지고 사용된다. 하지만, 예를 들면, 3- 또는 4-비트 코딩을 사용하여 코드내 레벨의 수를 증가시키는 것이 가능한 것으로 간주된다. 후자는 16 레벨로 표시되고 이에 따라 메모리 셀의 제조가 통상적인 마이크로-포토리소그래피 방법으로 발생된다면 크기와 얻어지는 피치에 대한 문제점이 발생된다.
당업자에게 공지된 바와 같은 특정 다이오드 형태를 얻기 위해 또는 임피던스 특성을 변화시키기 위해 당업자에게 공지된 바와 같이 층내에 제공되는 여러 반도체로 구성된 반도체 재료를 구성하는 것이 용이하다. 동일한 목적을 위해, 반도체 재료가 도전 재료와 조합 또는 추가된다.
본 발명에 따른 한 이상의 판독-전용 메모리(ROM)가 예를 들면, 실리콘인 기판(1)에 제공되는 것이 바람직하다. 호환 가능한 반도체 기술의 이러한 기판 또는 통합된 형태에서 판독-전용 메모리를 위한 구동 및 제어 회로(14)가 제공된다. 통합된 구동 및 제어 회로(13)를 가진 실리콘 기판(1)상에 제공되는 4개의 판독-전용 메모리(ROM)를 가진 실시예가 도 9에 도시된다.
평평한 구성으로 판독-전용 메모리를 제공하는 것 대신에, 이들은 도 10에 도시된 바와 같이 수직으로 적층된 층일 수 있다. 다시 한번 구동 및 제어 회로(13)가 통합된 예를 들면 실리콘인 반도체 기판(1)이 사용된다. 이러한 종류의 적층된 메모리 장치의 측면 에지부를 따라 구동기 버스(14)와 어드레싱을 제공하고, 각각의 전극 구조물 즉, 전극 매트릭스내의 전극을 결합시키기 위해, 도 7에 도시된 바와 같은 실리콘 기판내 구동 및 제어 회로에 제공되고, 도 7은 예를 들면 세라믹인 절연층(161...16n)에 의해 상호 절연되는 적층된 판독-전용 메모리(ROM)(151...15n)를 가진 실시예를 도시한다.
본 발명에 따른 판독-전용 메모리 및 판독-전용 메모리 장치는 개인용 컴퓨터를 가지고 통상적을 사용되는 바와 같이 표준 계면과 호환성 있는 카드 포멧으로 실현된다. 실제로, 판독-전용 메모리 장치내에 구비되는 판독-전용 메모리는 공지된 박막 기술로 구비되고, 판독-전용 메모리 장치는 하이브리드 장치로서 나타나는 실리콘 기판과 통합될 것이다. 실제로, 본 발명에 따른 판독-전용 메모리는 전극 구조물의 두께와 최대 수 마이크로미터의 메모리 셀를 가지고 제조되고, 현재의 기술을 사용하여 ㎛2당 최소 두 개의 메모리 셀을 실현한다. 하나의 저장층과 1㎠의 영역을 가진 판독-전용 메모리는 이진 코딩으로 25Mbyte를 저장할 것이다. 실현 가능한 것으로 보이는 2- 또는 4-비트 코딩을 사용하여, 데이터 저장 밀도가 따라서 증가된다. 이러한 방식으로 저장 밀도의 4배화를 이루기 위해 메모리 셀의 크기를 감소시킬 수 있다. 따라서, 각각의 판독-전용 메모리내에서 수 백Mbyte를 저장하는 것이 가능하고 또한 데이터 저장 밀도가 볼률형으로 구성되는 판독-전용 메모리 장치내의 적층된 층의 수와 비례하여 증가할 것이다.
사운드와 화상 재료를 재생하기 위한 플레이-백 장치를 위해 개인용 컴퓨터 또는 디코더 장치에서 사용하기 위한 표준 카드 인터페이스를 가지고, CD-ROM과 같은 매체상에 저장되는 소스 재료를 위한 데이터 캐리어로서 본 발명에 따른 판독-전용 메모리를 사용하는 것이 가능해진다.
본 빌명에 따른 판독-전용 메모리에 기록하는 것 즉, 데이터의 입력 코딩은 제조 가공내에서 수행되고 통합된다. 바람직하게는 판독-전용 메모리는 공지된 박막 기술과 포토리소그래피 방법을 사용하여 제조된다. 기본적으로, 모든 재료는 전체층, 전극 구조물 및 패치내에 제공되고, 제거된 부분(윈도우)는 포토마스크 또는 에칭을 사용하여 형성된다. 다음으로 데이터의 "기록"은 설정된 포로토콜에 따라 마스크의 패치 또는 윈도우를 위치 설정 또는 크기 결정으로 패치 또는 윈도우을 위한 포토마스크를 "코딩"함으로써 발생되어, 각각의 메모리 셀이 정확하게 코딩되도록 한다. 이러한 종류의 처리는 예를 들면, 음악 또는 막을 위한 프로그램 재료와 같은 동일한 소스 정보를 가지고 판독-전용 메모리의 대규모 연결물을 제조하는 것을 용이하게 한다.

Claims (26)

  1. 판독-전용 메모리의 제조 가공의 일부를 가지는 기록 동작시, 영구 기록 및 저장된 데이터를 메모리내에 한정하도록 설정된 프로토콜에 따라 하나, 둘 또는 그 이상의 논리상태로 각각이 영구 할당되는 다수의 메모리 셀(5) 및 어드레싱을 위한 도전체(2, 4)의 수동 매트릭스를 포함하며, 상기 수동 도전체 매트릭스는 평행한 평면내 상호 이격하는 제 1 및 제 2 전극 구조물 및 상기 각각의 평면내에 전극(2, 4)을 구비하고, 상기 전극은 제 1 전극 구조물내 전극(2)은 매트릭스의 전극의 열 또는 x 전극을 구비하고, 제 2 전극 구조물내 전극(4)은 매트릭스의 행 또는 y 전극을 구비하는 직교하는 x,y 매트릭스를 형성하도록 제공되고, 상기 x 전극(2)과 y 전극(4)의 교차부 사이의 볼륨의 적어도 일부는 상기 판독-전용 메모리내 메모리 셀(5)을 한정하고, 상기 메모리 셀(5)내 접촉 영역(11)은 상기 메모리 셀(5)내의 상기 x 전극(2)과 겹치는 상기 y 전극(4)의 각각의 측면 에지부를 따라 연장하는 부분에 의해 한정되고, 선택된 도전 전극 재료와 제 1 절연 재료에 대해 정류 특성을 가진 적어도 하나의 반도체 재료(9)가 제공되며, 상기 메모리 셀내의 상기 전극(2, 4)과 전기 접촉하는 상기 반도체 재료(9)는 상기 반도체 재료와 전극 재료 사이의 계면에서 다이오드 정션을 형성하는 전기적으로 어드레싱 가능한 비휘발성 판독-전용 메모리에 있어서,
    상기 y 전극과 동일한 형태와 연장부로 구성된 스트립형 구조물이고 상기 매트릭스의 일부로서 상기 x 전극(2)과 인접하여 제공되는 제 2 절연 재료(12)상에 상기 y 전극(4)이 제공되며,
    상기 반도체 재료는 상기 전극 구조물 상부에 제공되며,
    상기 판독-전용 메모리내 상기 메모리 셀(5)의 제 1 논리상태는 상기 메모리내 전체 접촉 영역(11)을 덮는 반도체 재료(9)의 활성 부분에 의해 발생되고, 다이오드 정션은 상기 메모리 셀의 전체 접촉 영역을 구비하며,
    상기 판독-전용 메모리내 메모리 셀(5)의 제 2 논리상태는 상기 제 1 절연 재료(6)에 의해 덮이는 상기 메모리 셀내 전극 구조물에 의해 발생되며,
    상기 판독-전용 메모리내 메모리 셀(5)내 하나 이상의 추가의 논리상태가 상기 접촉 영역(11)의 일부만을 덮는 반도체 재료(9)의 활성 부분에 의해 발생되어, 상기 메모리 셀내에 저장된 데이터가 이진 또는 다중값 코드의 논리상태로 표시되도록 하고,
    각각의 경우 논리상태는 상기 메모리 셀(5)의 임피던스값에 의해 주어지고, 상기 임피던스값은 상기 반도체 재료의 임피던스 특성, 상기 절연 재료의 임피던스 특성, 상기 반도체 재료의 상기 활성 부분의 연장, 상기 다이오드 정션을 형성하는 상기 접촉 영역의 일부의 연장 및 상기 다이오드 정션의 임피던스 특성중 하나의 요인에 의해 주어지는 것을 특징으로 하는 판독-전용 메모리.
  2. 제 1 항에 있어서, 상기 판독-전용 메모리는 하나만의 추가의 논리상태를 가지는 이진 논리 메모리로 구성되며, 논리 0 또는 1중 하나를 나타내는 제 1 논리상태는 상기 반도체 재료(9)가 상기 x 전극(2) 및 y 전극(4)과 접촉하는 메모리 셀(5)내에 형성된 다이오드의 유효 순방향 바이어스 저항에 의해 주어지고, 이에 따라 논리 1 또는 0중 하나로 표시되는 추가의 논리상태는 상기 반도체 재료(9)가 상기 x 전극(2) 및 y 전극(4)과 접촉하지 않는 메모리 셀(5)에 제공되는 제 1 절연 재료(6)에 대해 선택된 저항값에 의해 주어지는 것을 특징으로 하는 판독-전용 메모리.
  3. 제 2 항에 있어서, 상기 메모리 셀(5)내 상기 절연 재료(6)는 무한 저항값을 가지는 것을 특징으로 하는 판독-전용 메모리.
  4. 제 1 항에 있어서, 상기 판독-전용 메모리는 두 개 이상의 논리상태를 가진 다중레벨 논리 메모리로서 형성되며, 상기 제 1 논리상태는 상기 반도체 재료(9)가 상기 x 전극(2) 및 y 전극(4)과 접촉하는 메모리 셀내에 형성된 다이오드의 유효 순방향 바이어스 저항에 의해 주어지고, 추가의 논리상태는 상기 반도체 재료(9)가 상기 x 전극(2) 또는 y 전극(4) 하나와 접촉하는 메모리 셀(5)내에 제공된 절연 재료(6)의 한정된 저항값 및 각각의 경우 상기 다이오드를 가지고 형성된 메모리 셀(5)의 유효 순방향 바이어스 저항과 무한값 사이의 한정된 저항값에 의해 주어지는 것을 특징으로 하는 판독-전용 메모리.
  5. 제 1 항에 있어서, 상기 선택된 메모리 셀(5)내의 상기 제 1 절연 재료(6)는 상기 메모리 셀(5)내 상기 전극(2, 4)을 전체적으로 또는 부분적으로 덮는 분리 층형 절연체 패치(7) 형태로 상기 전극 구조물 상부에 제공되고, 상기 선택된 메모리 셀은 반도체 재료의 활성 부분 및/또는 다이오드 정션에 의존하고, 다이오드 정션에 의존하는 경우 다중값 코드의 레벨에 상응하는 논리상태를 갖는 것을 특징으로 하는 판독-전용 메모리.
  6. 제 5 항에 있어서, 상기 반도체 재료(9)는 전체층내 상기 전극 구조물 상부 및 상기 선택된 메모리 셀(5)내 절연체 패치(7) 상부에 제공되는 것을 특징으로 하는 판독-전용 메모리.
  7. 제 5 항에 있어서, 상기 반도체 재료(9)는 상기 전극 구조물 상부 및 상기 선택된 메모리 셀(5)내의 절연체 패치(7)에 인접하여 제공되어, 상기 반도체 재료(9)과 상기 절연체 패치(7)가 공통의 연속층으로 상호 플러싱하도록 하는 것을 특징으로 하는 판독-전용 메모리.
  8. 제 1 항에 있어서, 상기 제 1 절연 재료(6)는 전체층 형태로 상기 전극 구조물 상부에 제공되며 상기 선택된 메모리 셀(5)내에 제거된 부분을 가지고, 상기 제거된 부분은 상기 선택된 메모리 셀내 상기 전극(2, 4)을 전체적으로 또는 부분적으로 노출시키며, 상기 메모리 셀은 상기 반도체 재료(9)의 활성 부분 및/또는 상기 다이오드 정션 영역에 의존하고, 상기 다이오드 정션 영역에 의존하는 경우 다중값 코드의 레벨에 해당하는 논리상태를 가지는 것을 특징으로 하는 판독-전용 메모리.
  9. 제 8 항에 있어서, 상기 반도체 재료(9)는 상기 전극 구조물 상부 및 상기 전체층내 절연층(6) 상부에 제공되고, 상기 절연층(6)의 제거된 부분내 전극 구조물과 접촉하는 것을 특징으로 하는 판독-전용 메모리.
  10. 제 8 항에 있어서, 상기 반도체 재료(9)는 상기 전극 구조물 상부와 상기 선택된 메모리 셀(5)내 절연층(6)에 인접하게 제공되어, 상기 반도체 재료(9)와 상기 절연층(6)이 공통의 연속층으로 상호 플러싱하도록 하는 것을 특징으로 하는 판독-전용 메모리.
  11. 제 1 항에 있어서, 상기 선택된 메모리 셀(5)내 상기 반도체 재료(9)는 메모리 셀(5)내 전극(2, 4)을 전체적으로 또는 부분적으로 덮는 분리 층형 반도체 패치(10) 형태로 상기 전극 구조물 상부에 제공되고, 상기 선택된 메모리 셀은 상기 반도체 재료(9)의 활성 부분 및/또는 다이오드 정션 영역에 의존하고, 다이오드 정션 영역에 의존하는 경우 다중값 코드의 레벨에 해당하는 논리상태를 갖는 것을 특징으로 하는 판독-전용 메모리.
  12. 제 11 항에 있어서, 상기 제 1 절연 재료(6)는 전체층내 전극 구조물 상부 및 상기 선택된 메모리 셀(5)내 상기 반도체 패치(10) 상부에 제공되는 것을 특징으로 하는 판독-전용 메모리.
  13. 제 11 항에 있어서, 상기 제 1 절연 재료(6)는 상기 전극 구조물 상부 및 상기 선택된 메모리 셀(11)내 상기 반도체 패치(10)에 인접하게 제공되어 상기 제 1 절연 재료(6)와 상기 반도체 패치(10)가 공통의 연속층으로 상호 플러싱하도록 하는 것을 특징으로 하는 판독-전용 메모리.
  14. 제 1 항에 있어서, 상기 반도체 재료(9)는 전체층(9) 형태로 상기 전극 구조물 상부에 제공되며 선택된 메모리 셀(15)내 제거된 부분(17)을 가지고, 상기 제거된 부분은 선택된 메모리 셀(5)내 전극(2, 4)을 전체적으로 또는 부분적으로 노출시키고, 상기 메모리 셀은 상기 반도체 재료의 활성 부분 및/또는 다이오드 정션 영역에 의존하고, 다이오드 정션 영역에 의존하는 경우 다중값 코드의 레벨에 해당하는 논리상태를 갖게 되는 것을 특징으로 하는 판독-전용 메모리.
  15. 제 14 항에 있어서, 상기 제 1 절연 재료(6)는 상기 전극 구조물 상부 및 상기 전체층내 상기 반도체 재료(9)에 제공되고, 상기 반도체층(9)의 제거된 부분(17)내 전극 구조물을 절연시키는 것을 특징으로 하는 판독-전용 메모리.
  16. 제 14 항에 있어서, 상기 제 1 절연 재료(6)는 상기 전극 구조물 상부 및 상기 선택된 메모리 셀(5)내 반도체층(9)에 인접하게 제공되어, 상기 제 1 절연 재료(6)와 반도체층(9)이 공통의 연속층으로 상호 플러싱하도록 하는 것을 특징으로 하는 판독-전용 메모리.
  17. 제 1 항에 있어서, 상기 반도체 재료(9)는 비결정질 실리콘인 것을 특징으로 하는 판독-전용 메모리.
  18. 제 1 항에 있어서, 상기 반도체 재료(9)는 다결정 실리콘인 것을 특징으로 하는 판독-전용 메모리.
  19. 제 1 항에 있어서, 상기 반도체 재료(9)는 유기 반도체인 것을 특징으로 하는 판독-전용 메모리.
  20. 제 19 항에 있어서, 상기 유기 반도체(9)는 컨쥬게이티드 중합체인 것을 특징으로 하는 판독-전용 메모리.
  21. 제 1 항에 있어서, 상기 반도체 재료(9)는 이방성 도전체인 것을 특징으로 하는 판독-전용 메모리.
  22. 제 1 항에 있어서, 상기 반도체 재료(9)는 하나 이상의 반도체를 포함하는 것을 특징으로 하는 판독-전용 메모리.
  23. 제 1 항에 있어서, 상기 반도체 재료(9)는 도전 재료가 추가 또는 조합되는 것을 특징으로 하는 판독-전용 메모리.
  24. 제 1 항에 있어서, 상기 반도체 재료(9), 상기 절연 재료(6) 및 전극 구조물은 박막으로 형성되는 것을 특징으로 하는 판독-전용 메모리.
  25. 제 1 항 내지 제 24 항중 어느 한 항에 따른 하나 이상의 판독-전용 메모리(ROM)를 포함하는 판독-전용 메모리에 있어서, 상기 판독-전용 메모리(ROM)는 반도체 재료로 구성된 기판(1)상에 또는 반도체 재료로 구성된 기판(1; 3) 사이에 구동과 어드레싱을 위한 구동기 및 제어 회로(13)에 결합된 기판을 통해 제공되고, 상기 구동기 및 제어 회로(13)는 상기 기판(1) 또는 기판(1; 3)내에 통합되고 기판 재료와 호환 가능한 반도체 기술로 실현되는 것을 특징으로 하는 판독-전용 메모리.
  26. 제 1 항 내지 제 24 항중 어느 한 항에 따른 둘 이상의 판독-전용 메모리를 포함하는 판독-전용 메모리에 있어서, 상기 판독-전용 메모리는 볼륨형 메모리 장치를 제공하기 위해 층내에 적층되고, 상기 볼륨형 메모리 장치는 반도체 재료로 구성된 기판(1)상에 또는 반도체 재료로 구성된 기판(1; 3) 사이에 구동과 어드레싱을 위한 구동기 및 제어 회로(13)와 결합된 기판을 통해 제공되고, 상기 구동기 및 제어 회로(13)는 상기 기판(1) 또는 기판(1; 3)과 통합되고 반도체 재료와 호환 가능한 반도체 기술로 실현되는 것을 특징으로 하는 판독-전용 메모리.
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