CN107195633A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
本申请案涉及一种半导体存储装置及其制造方法。半导体存储装置具有第1结构体、第2结构体及多个布线。第1及第2结构体在第1方向隔离，在第2方向延伸。多个布线设在第1与第2结构体之间，在第2方向延伸，沿第3方向相互隔离排列。第3方向对包含第1及第2方向的平面交叉。第1及第2结构体具有绝缘构件、柱状体及绝缘膜。绝缘构件及柱状体沿第2方向交替排列，在第3方向延伸。绝缘膜设在柱状体与第1布线之间。柱状体具有第1、第2半导体构件及电极。第1及第2半导体构件沿第1方向相互隔离，在第3方向延伸。电极设在第1半导体构件与各第1布线之间。第1结构体的绝缘构件及第2结构体的绝缘构件与多个第1布线相接。
Description
相关申请案
本申请享有以美国临时专利申请62/307,916号(申请日：2016年3月14日)及美国专利申请15/268,126号(申请日：2016年9月16日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
近年来，提议有使存储单元3维地集成而成的积层型半导体存储装置。在如此的积层型半导体存储装置中，设置有半导体衬底上交替地积层电极膜与绝缘膜而成的积层体，且设置有将积层体贯通的半导体构件。而且，在电极膜与半导体构件的每一交叉部分形成存储单元。即便如此的半导体存储装置，也被要求更进一步的高集成化。
发明内容
实施方式提供一种集成度较高的半导体存储装置及其制造方法。
实施方式的半导体存储装置具有第1结构体、第2结构体、及复数个布线。所述第1结构体及所述第2结构体是在第1方向上隔离，且在相对所述第1方向交叉的第2方向上延伸。所述复数个布线设置在所述第1结构体与所述第2结构体之间，在所述第2方向上延伸，且沿第3方向相互隔离地排列。所述第3方向是相对包含所述第1方向及所述第2方向的平面交叉。所述第1结构体及所述第2结构体分别具有绝缘构件、柱状体、及绝缘膜。所述绝缘构件及所述柱状体沿着所述第2方向交替地排列，且在所述第3方向上延伸。所述绝缘膜设置在所述柱状体与所述第1布线之间。所述柱状体具有第1半导体构件、第2半导体构件、及电极。所述第1半导体构件及所述第2半导体构件沿着所述第1方向相互地隔离，且在所述第3方向上延伸。所述电极设置在所述第1半导体构件与各所述第1布线之间。所述第1结构体的所述绝缘构件及所述第2结构体的所述绝缘构件是与所述复数个第1布线相接。
实施方式的半导体存储装置的制造方法是通过在衬底上使第1膜与第2膜交替地积层而形成积层体。所述方法是在所述积层体形成在第1方向上延伸的沟槽。所述方法通过经由所述沟槽将所述第2膜的一部分去除，而在所述沟槽的侧面形成在所述第1方向上延伸的凹部。所述方法是在所述凹部的内面形成绝缘膜。所述方法是在所述凹部内形成电极。所述方法是将半导体构件嵌入至所述沟槽内。所述方法通过在所述积层体形成孔，而沿着所述第1方向将所述半导体构件及所述电极截断。所述方法是将绝缘构件嵌入至所述孔内。所述方法是在所述积层体形成贯通孔。所述方法通过经由所述贯通孔将所述第2膜的剩余部分去除，而在所述第1膜间形成空间。所述方法是在所述空间内形成布线。
附图说明
图1是表示第1实施方式的半导体存储装置的立体图。
图2是表示第1实施方式的半导体存储装置的剖视图。
图3A是图2所示的A-A'线的剖视图，图3B是图2所示的B-B'线的剖视图。
图4～图10是表示第1实施方式的半导体存储装置的制造方法的立体图。
图11A、图11B、图12、图13、图14、图15是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图16是表示参考例的半导体存储装置的剖视图。
图17是表示第2实施方式的半导体存储装置的剖视图。
图18A是图17所示的A-A'线的剖视图，图18B是图17所示的B-B'线的剖视图。
图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图26A及图26B是表示第3实施方式的半导体存储装置的剖视图。
图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A、图31B、图32A、图32B、图33A、图33B、图34A、图34B、图35A、图35B是表示第3实施方式的半导体存储装置的制造方法的图。
图36是表示第4实施方式的半导体存储装置的剖视图。
图37A及图37B是表示第4实施方式的半导体存储装置的制造方法的图。
图38是表示第5实施方式的半导体存储装置的剖视图。
具体实施方式
(第1实施方式)
首先，对第1实施方式进行说明。
图1是表示本实施方式的半导体存储装置的立体图。
图2是表示本实施方式的半导体存储装置的剖视图。
图3A是图2所示的A-A'线的剖视图，图3B是图2所示的B-B'线的剖视图。
图2是图3A及图3B所示的C-C'线的剖视图。
如图1所示，在本实施方式的半导体存储装置1中，设置有硅衬底10。硅衬底10是由例如硅(Si)单晶而形成。在硅衬底10上设置有积层体12。在积层体12上，设置有通孔28，且在通孔28上设置有位线BL。
以下，在本说明书中，为便于说明，而采用XYZ正交坐标系。将相对硅衬底10的上表面10a平行且相互正交的2方向设为「X方向」及「Y方向」。在本说明书中，将位线BL延伸的方向设为X方向。将相对硅衬底10的上表面10a垂直的方向设为「Z方向」。Z方向中的自硅衬底10朝向积层体12的方向也称为「上」，与之相反的方向也称为「下」，但此区别仅为方便起见，与重力的方向并无关系。
在积层体12中，沿着Z方向相互隔离地排列有例如包含硅氧化物(SiO)的层间绝缘膜14。在积层体12中，形成有在Y方向上延伸的复数条存储槽MT、及在Y方向上延伸的复数条狭缝ST。存储槽MT及狭缝ST是沿着X方向交替地排列。各存储槽MT及各狭缝ST将积层体12贯通，到达硅衬底10。在本说明书中，某一构成构件在Y方向上延伸时，该构成构件的X方向、Y方向及Z方向上的长度中的Y方向上的长度最长。其他方向也情况相同。在各存储槽MT及各狭缝ST中，最长的方向是Y方向，其次较长的方向是Z方向，最短的方向是X方向。
在积层体12中，在X方向上的存储槽MT与狭缝ST之间且Z方向上的层间绝缘膜14间分别设置有在Y方向上延伸的1条字线WL、及沿Y方向排列的复数个浮栅电极FG。因此，在积层体12中，沿着X方向及Z方向以2维矩阵状排列有字线WL。浮栅电极FG是沿着X方向、Y方向及Z方向以3维矩阵状排列。
字线WL包含导电性材料，例如包含含有钨(W)的本体部(未图示)、及含有钛氮化物(TiN)的势垒金属层(未图示)。势垒金属层配置在本体部的上表面上、下表面上及朝向浮栅电极FG的侧面上。浮栅电极FG包含导电性材料，例如由含有杂质的多晶硅形成。
在各存储槽MT内，设置有复数个半导体构件20。半导体构件20由例如硅形成。各半导体构件20的形状是Z方向上延伸的大致四角柱形，且下端连接于硅衬底10，上端经由通孔28连接于位线BL。
复数个半导体构件20是沿着Y方向相互隔离地排列成一列。在Y方向上，半导体构件20配置在与浮栅电极FG相同的位置。所以，浮栅电极FG配置在半导体构件20与字线WL之间。而且，各半导体构件20配置在夹隔存储槽MT在X方向上隔离的浮栅电极FG间。
如图2、图3A及图3B所示，在各半导体构件20与沿Z方向排列成一列的复数个浮栅电极FG之间，设置有隧道绝缘膜21。隧道绝缘膜21的形状是在Z方向上延伸的带状。隧道绝缘膜21是通常为绝缘性，但若被施加处于半导体存储装置1的驱动电压范围内的特定的电压则流入隧道电流的膜。隧道绝缘膜21是例如沉积有硅氧化层、硅氮化层及硅氧化层的ONO膜。另外，隧道绝缘膜21也可以是单层的硅氧化膜。
柱状体23包括1条半导体构件20、该半导体构件20的X方向两侧的隧道绝缘膜21、该隧道绝缘膜21的X方向两侧的浮栅电极FG。在Y方向上相邻的柱状体23间，设置有例如包含硅氧化物的绝缘构件25。绝缘构件25的形状是轴方向为Z方向，长轴方向为X方向，短轴方向为Y方向的大致椭圆柱形。另外，本说明书中「大致椭圆形」的术语不仅是几何学上严谨的椭圆形，而且是也包括圆形、扁圆形、经圆角处理而成的四边形等的广义的概念。在Y方向上，柱状体23与绝缘构件25交替且彼此相接地排列。利用沿Y方向排列成一列的柱状体23及绝缘构件25，而设置沿YZ平面伸展的板状结构体26。
在浮栅电极FG的上表面上、下表面上及朝向字线WL的侧面上，设置有高介电层22a。另一方面，在字线WL的上表面上、下表面上及朝向结构体26的侧面上，设置有高介电层22c。在高介电层22a与高介电层22c之间，设置有低介电层22b。高介电层22a及22c的介电常数高于低介电层22b的介电常数。高介电层22a及22c是例如由铪硅氧化物(HfSiO)、铝氧化物(AlO)或硅氮化物(SiN)形成，例如由铪硅氧化物所形成。另外，高介电层22a及22c既可以将由所述各材料形成的层积层多个，例如可以是将硅氧化层、硅氮化层及硅氧化层以此顺序积层而成的ONO层，也可以是将硅氮化层、硅氧化层及硅氮化层以此顺序积层而成的NON层。而且，高介电层22a也可以是将硅氮化层、钌(Ru)层及硅氮化层以此顺序积层而成的NRN层。低介电层22b是由硅氧化物(SiO)形成。
块状绝缘膜22包含高介电层22a、低介电层22b及高介电层22c。块状绝缘膜22是即便被施加处于半导体存储装置1的驱动电压范围内的电压，实质上也不流入电流的膜。块状绝缘膜22整体的平均介电常数高于隧道绝缘膜21整体的平均介电常数。在狭缝ST内，设置有例如包含硅氧化物的绝缘构件27。另外，为便于图示，而在图1中，将绝缘构件25及27省略。
其次，对本实施方式的半导体存储装置的制造方法进行说明。
图4～图10是表示本实施方式的半导体存储装置的制造方法的立体图。
图11A～图15是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，如图4所示，在硅衬底10上，例如利用CVD(Chemical Vapor Deposition，化学气相沉积)法，使硅氧化物及硅氮化物交替地沉积。由此，将包含硅氧化物的层间绝缘膜14及包含硅氮化物的牺牲膜31沿着Z方向交替地积层，形成积层体12。接着，利用将TEOS(Tetra Ethyl Ortho Silicate：Si(OC2H5)4，正硅酸乙酯)作为原料的CVD法，在积层体12上形成掩膜32。
接着，如图5所示，在掩膜32上，形成含碳(C)的硬掩膜33及抗反射膜(未图示)。接着，形成抗蚀膜，且通过曝光及显影进行图案化而形成抗蚀图案34。在抗蚀图案34中，沿着X方向形成有复数条在Y方向上延伸的开口部34a。
接着，如图6所示，将抗蚀图案34作为掩模，通过实施RIE(Reactive Ion Etching，反应离子刻蚀)等各向异性刻蚀，而将抗蚀图案34的图案转印至硬掩膜33及掩膜32，且将硬掩膜33及掩膜32作为掩模，将积层体12进行加工。在该加工的中途，抗蚀图案34及硬掩膜33消失。
由此，如图7所示，在积层体12，沿着X方向形成复数条在Y方向上延伸且到达硅衬底10的存储槽MT。
接着，如图8所示，经由存储槽MT，实施例如使用热磷酸的湿刻蚀。由此，将牺牲膜31中的在存储槽MT内露出的部分去除，在存储槽MT的侧面形成凹部35。凹部35是沿存储槽MT在Y方向上延伸。接着，实施氧化处理。由此，将牺牲膜31的露出面氧化，在凹部35的内面，形成包含硅氧化物的低介电层22b。
接着，如图9所示，利用例如CVD法，整面地使高介电常数材料、例如铪硅氧化物(HfSiO)沉积。由此，在存储槽MT的内面上，大致均一地形成高介电层22a。高介电层22a也形成在凹部35的内面上，且与低介电层22b接触。
接着，整面地使硅沉积。由此，在存储槽MT的内面上形成硅膜。硅膜是以嵌入至凹部35内但未完全地嵌入至存储槽MT内的方式形成。接着，通过实施RIE等各向异性刻蚀而使硅膜凹陷。由此，将硅膜中的沉积在凹部35的外部的部分去除，从而残留于凹部35内的部分成为浮栅电极FG。接着，通过实施各向异性刻蚀，而使高介电层22a凹陷，仅残留在凹部35内。
接着，如图10、图11A及图11B所示，使例如硅氧化物沉积，在存储槽MT的内面上形成隧道绝缘膜21。另外，为便于图示，而在图10中，将隧道绝缘膜21省略。接着，使非晶硅沉积，在隧道绝缘膜21的表面上形成覆盖硅层。接着，通过实施RIE等各向异性刻蚀，而自存储槽MT的底面上，将覆盖硅层及隧道绝缘膜21去除，使硅衬底10露出。接着，使非晶硅沉积，将体区硅嵌入至存储槽MT内。体区硅接触于硅衬底10。接着，实施热处理，使包含非晶硅的覆盖硅层及体区硅结晶，形成半导体构件20。
接着，如图12所示，在积层体12形成多个孔AH。各孔AH的形状设为自Z方向观察，以X方向为长轴方向且以Y方向为短轴方向的大致椭圆形。孔AH在Z方向上延伸将积层体12贯通，到达硅衬底10。孔AH是沿着存储槽MT排列，且使孔AH的长径长于存储槽MT的X方向两侧所设置的低介电层22b间的距离。由此，孔AH沿着Y方向，将半导体构件20、隧道绝缘膜21、浮栅电极FG、高介电层22a及低介电层22b截断。
接着，如图13所示，通过使硅氧化物沉积，而将绝缘构件25嵌入至孔AH内。
接着，如图14所示，利用光刻法及RIE法，在积层体12中的存储槽MT间的部分，形成Y方向上延伸的狭缝ST。狭缝ST是在Z方向上贯通积层体12，到达硅衬底10。
接着，如图15所示，经由狭缝ST实施刻蚀，将牺牲膜31(参照图14)的剩余部分去除。例如，实施使用热磷酸的湿刻蚀。此时，低介电层22b作为刻蚀阻挡层发挥功能。由此，在Z方向上相邻的层间绝缘膜14间，形成空间37。
接着，如图3B所示，使高介电常数材料、例如铪硅氧化物沉积，形成高介电层22c。高介电层22c接触于低介电层22b。利用高介电层22a、低介电层22b及高介电层22c，形成块状绝缘膜22。
接着，使例如钛氮化物沉积，在狭缝ST的内面上形成势垒金属层，接着，使钨沉积。接着，通过实施RIE等各向异性刻蚀，而将钨及势垒金属层中的沉积在空间37的外部的部分去除。由此，在每一空间37截断钨及势垒金属层，在各空间37内嵌入字线WL。而且，也将高介电层22c在每一空间37内截断。接着，使例如硅氧化物等绝缘性材料沉积，在狭缝ST内嵌入绝缘构件27。
接着，如图1所示，在积层体12上形成绝缘膜(未图示)，且在该绝缘膜内形成通孔28，且使该通孔28连接于半导体构件20的上端。接着，在该绝缘膜上形成X方向上延伸的位线BL，且使该位线BL连接于通孔28。以此方式，制造本实施方式的半导体存储装置1。
接着，对本实施方式的效果进行说明。
在本实施方式中，在图7所示的步骤中，在积层体12形成存储槽MT，在图8～图11B所示的步骤中，使存储槽MT的侧面凹陷，将浮栅电极FG等嵌入，在存储槽MT内形成半导体构件20等之后，在图12及图13所示的步骤中，形成孔AH将半导体构件20等截断，将绝缘构件25嵌入至孔AH内。所以，浮栅电极FG不会突出到孔AH的X方向两侧，从而可将结构体26的X方向上的最大宽度抑制为较小。其结果，如图3B所示，可使字线WL的X方向上的最小宽度W1变粗。换言之，可一面将字线WL的最小宽度W1维持在固定值以上，一面缩短存储槽MT与狭缝ST的距离，从而实现半导体存储装置1的高集成化。
(参考例)
接着，对参考例进行说明。
图16是表示本参考例的半导体存储装置的剖视图。
如图16所示，在本参考例的半导体存储装置101中，将绝缘构件110嵌入至存储槽MT内，形成孔AH，将绝缘构件110截断，且经由孔AH使牺牲膜凹陷形成凹部，在该凹部内形成浮栅电极FG。而且，在孔AH内嵌入有半导体构件20。其结果，浮栅电极FG突出至孔AH的X方向两侧，故与所述第1实施方式(参照图3B)比较，导致字线WL的最小宽度W2变短。换言之，若将最小宽度W2设为固定值以上，则必须将存储槽MT与狭缝ST的距离延长，从而导致存储单元的集成度下降。
(第2实施方式)
接着，对第2实施方式进行说明。
图17是表示本实施方式的半导体存储装置的剖视图。
图18A是图17所示的A-A'线的剖视图，图18B是图17所示的B-B'线的剖视图。
图17是图18B所示的C-C'线的剖视图。
如图17、图18A及图18B所示，在本实施方式的半导体存储装置2中，与所述第1实施方式的半导体存储装置1(参照图1～图3B)相比，不同之处在于在积层体12未形成狭缝ST，且未设置绝缘构件27。如下所述，在半导体存储装置2中，形成有存储单元的结构体46与字线WL不经由绝缘构件27地沿着X方向交替排列。结构体46中所含的绝缘构件25与配置在X方向两侧的字线WL相接。而且，所有的字线WL与配置在其X方向两侧且包含于一对结构体46的绝缘构件25相接。
在本实施方式中，取代1条半导体构件20(参照图2)而设置2条半导体构件20a及20b。半导体构件20a与半导体构件20b是在Z方向上延伸，且在X方向上相互地隔离。在半导体构件20a与半导体构件20b之间，设置有例如包含硅氧化物的绝缘构件41。绝缘构件41的形状是长度方向设为Z方向，宽度方向设为Y方向，厚度方向设为X方向的带状。
在本实施方式中，在半导体构件20a的正上方区域设置有通孔28a，且在半导体构件20b的正上方区域设置有通孔28b。而且，半导体构件20a及20b分别经由通孔28a及28b，连接于相互不同的位线BL。而且，隔着字线WL在X方向上相邻的半导体构件20a与半导体构件20b也连接于相互不同的位线BL。
在本实施方式的半导体存储装置2中，块状绝缘膜22的位置不同于第1实施方式。以下，对该方面进行说明。块状绝缘膜22的高介电层22a是设置在浮栅电极FG的上表面上、下表面上、及朝向字线WL的侧面上。低介电层22b是设置在高介电层22a的上表面上、下表面上、及朝向字线WL的侧面上。
柱状体43包括1个绝缘构件41、配置在该绝缘构件41的X方向两侧的半导体构件20a及20b、配置在该半导体构件20a及20b的X方向两侧的隧道绝缘膜21、配置在该隧道绝缘膜21的X方向两侧的浮栅电极FG、及设置在该浮栅电极FG的表面上的高介电层22a及低介电层22b。高介电层22c设置在柱状体43与字线WL之间、柱状体43与绝缘构件25之间、及层间绝缘膜14与绝缘构件25之间。但，Y方向上相邻的高介电层22c彼此未接触，绝缘构件25经由Y方向上相邻的高介电层22c间的间隙而与字线WL相接。
结构体46包含沿Y方向交替地排列的柱状体43及绝缘构件25、及块状绝缘膜22。结构体46的形状是沿YZ平面伸展的板状。在积层体12内，设置有复数个结构体46，且该等复数个结构体46在X方向上相互隔离地排列。在X方向上相邻的结构体46间，设置有在Y方向上延伸且沿Z方向相互隔离地排列的复数个字线WL。绝缘构件25在其X方向两侧，与沿Z方向排列的复数个字线WL全部相接。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图19A～图25B是表示本实施方式的半导体存储装置的制造方法的剖视图。
图19A表示相当于图18A的区域，图19B表示相当于图18B的区域。图20A～图25B中也情况相同。
首先，实施图4～图7所示的步骤，在积层体12上，形成在Y方向上延伸且沿X方向排列的复数条存储槽MT(参照图18A及图18B)。
接着，如图19A及图19B所示，经由存储槽MT实施刻蚀，将牺牲膜31的一部分去除，由此，在存储槽MT的侧面形成凹部35。接着，使硅氧化物沉积，在存储槽MT及凹部35的内面上，形成低介电层22b。另外，此时，也可以与所述第1实施方式同样地，通过将牺牲膜31氧化，而仅在凹部35的内面形成低介电层22b。接着，通过使例如铪硅氧化物(HfSiO)沉积，而在存储槽MT及凹部35的内面上，形成高介电层22a。接着，通过使硅沉积进行回蚀，而在凹部35内形成浮栅电极FG。
接着，如图20A及图20B所示，在存储槽MT的内面上形成隧道绝缘膜21及硅膜。接着，通过进行回蚀，而自存储槽MT的底面上，将硅膜及隧道绝缘膜21去除。由此，在存储槽MT的两侧面上且隧道绝缘膜21的侧面上，形成包含硅的半导体构件20a及20b。接着，使硅氧化物沉积，在半导体构件20a与半导体构件20b之间，嵌入绝缘构件41。
接着，如图21A及图21B所示，在积层体12形成多个孔AH。各孔AH的形状设为自Z方向观察，X方向设为长轴方向且Y方向设为短轴方向的大致椭圆形。孔AH是沿着存储槽MT排列，且使孔AH的长径长于设置在存储槽MT的X方向两侧的低介电层22b间的距离。由此，孔AH沿着Y方向，将绝缘构件41、半导体构件20a及20b、隧道绝缘膜21、浮栅电极FG、高介电层22a及低介电层22b截断。
接着，如图22A及图22B所示，经由孔AH实施刻蚀，将牺牲膜31(参照图21B)的剩余部分去除。由此，在Z方向上相邻的层间绝缘膜14间，形成空间37。
接着，如图23A及图23B所示，使高介电常数材料、例如铪硅氧化物沉积，形成高介电层22c。高介电层22c是大致均一地形成在孔AH及空间37的内面上。利用高介电层22a、低介电层22b及高介电层22c，形成块状绝缘膜22。
接着，如图24A及图24B所示，经由孔AH，使例如钛氮化物沉积，在孔AH及空间37的内面上形成势垒金属层。接着，经由孔AH，使钨沉积。接着，通过实施RIE等各向异性刻蚀，而将钨及势垒金属层中的沉积在孔AH内的部分去除。由此，将钨及势垒金属层在每一空间37截断，且在各空间37内嵌入字线WL。
接着，如图25A及图25B所示，使例如硅氧化物等绝缘性材料沉积，且在孔AH内嵌入绝缘构件25。绝缘构件25接触于字线WL。接着，利用与所述第1实施方式同样的方法，形成通孔28a及28b，且形成位线BL。以此方式，制造本实施方式的半导体存储装置2。
接着，对本实施方式的效果进行说明。
根据本实施方式，在图22A及图22B所示的步骤中，形成孔AH，且在图23A～图24B所示的步骤中，经由孔AH，将牺牲膜31置换为字线WL。由此，因无需形成狭缝ST，故可缩短X方向上的存储槽MT的排列间距，从而存储单元的集成度提升。
而且，根据本实施方式，在各柱状体43中，半导体构件20a及半导体构件20b被绝缘构件41分离，且分别连接于其他的位线BL。而且，隔着字线WL在X方向上相邻的半导体构件20a与半导体构件20b也连接于相互不同的位线BL。由此，可在某一XY平面，对于半导体构件20a及20b分别形成1个存储单元，从而对于隔着绝缘构件41相邻的半导体构件20a及20b、及隔着字线WL相邻的半导体构件20a及20b，相互独立地施加位线电位。其结果，可将各存储单元相互独立地驱动。
本实施方式中的上述以外的构成、制造方法及效果与所述第1实施方式相同。
(第3实施方式)
接着，对第3实施方式进行说明。
图26A及图26B是表示本实施方式的半导体存储装置的剖视图。
图26B是图26A所示的D-D'线的剖视图。
如图26A及图26B所示，本实施方式的半导体存储装置3与所述第1实施方式的半导体存储装置1(参照图1～图3B)相比，不同之处在于在存储槽MT内设置有Y方向上延伸的绝缘构件51。绝缘构件51是在Y方向上将至少1个半导体构件20贯通，而与配置在该半导体构件20的Y方向两侧的2个绝缘构件25一体地连结。绝缘构件51也可以将沿Y方向排列的多个半导体构件20贯通。但，绝缘构件51并未在X方向及Z方向上将半导体构件20贯通。而且，也可以存在内部未设置绝缘构件51的半导体构件20。
在半导体存储装置3中，隧道绝缘膜21不仅设置在半导体构件20与浮栅电极FG之间，而且也设置在半导体构件20与绝缘构件25之间、及半导体构件20与绝缘构件51之间。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图27A～图35B是表示本实施方式的半导体存储装置的制造方法的图。
图27A及图27B表示相同的步骤，且图27A为立体图，图27B为剖视图。图28A～图35B也情况相同。
首先，实施图4～图7所示的步骤，在积层体12上，形成在Y方向上延伸且沿X方向排列的复数条存储槽MT。此时，也存在存储槽MT在Z方向的中间部，成为在X方向膨起的翘曲形状的情形。
接着，如图27A及图27B所示，通过实施ISSG(In-Situ Steam Generation，原位水蒸汽生成)氧化或等离子体氧化等自由基氧化处理，而将在存储槽MT的侧面露出的牺牲膜31氧化，形成含有硅氧化物的阻挡层膜55。接着，在存储槽MT内，利用例如将HCD(Hexachlorodisilane：六氯二硅烷)作为原料的CVD法使硅氮化物沉积，且将牺牲材56嵌入。此时，在牺牲材56内，形成Y方向上延伸的缝隙57。尤其，若存储槽MT成为翘曲形状，则容易形成缝隙57。
接着，如图28A及图28B所示，在积层体12上形成含碳的硬掩膜61及抗反射膜(未图示)。接着，形成抗蚀膜，且利用光刻法进行图案化，由此形成抗蚀图案62。在抗蚀图案62中，形成以长轴方向为X方向的大致椭圆形的开口部62a。另外，在图28A中，为便于图示，而将开口部62a的形状设为矩形。
接着，如图29A及图29B所示，实施RIE等各向异性刻蚀。由此，将层间绝缘膜14、牺牲膜31、阻挡层膜55及牺牲材56中的开口部62a的正下方区域中配置的部分去除，从而在积层体12，形成到达硅衬底10(参照图26B)的孔AH。由此，牺牲材56及阻挡层膜55在Y方向上被截断。在本实施方式中，缝隙57成为与Y方向上相邻的至少2个孔AH结合者。
在加工孔AH时，优选尽可能地提高垂直性，且避免缝隙57扩大。若将加工的垂直性提高，则在孔AH的正下方区域，虽然存在硅衬底10(参照图26B)被较深地刻入的可能性，但最终可将绝缘构件25嵌入至孔AH内，因此不存在问题。
接着，如图30A及图30B所示，使硅氧化物沉积。由此，将绝缘构件25嵌入至孔AH内，并且将绝缘构件51嵌入至缝隙57内。将绝缘构件25及绝缘构件51一体地形成。绝缘构件25及绝缘构件51于此后的步骤中不再进行加工，故即便在内部形成缝隙及孔隙等也不存在问题。所以，也可以利用LP-CVD(Low Pressure Chemical Vapor Deposition，低压化学气相沉积)法或ALD(Atomic Layer Deposition，原子层沉积)法使硅氧化物沉积。
接着，如图31A及图31B所示，通过实施使用热磷酸的湿刻蚀，而将含有硅氮化物的牺牲材56(参照图30A及图30B)去除。由此，在存在牺牲材56的空间形成孔63。此时，残留有含有硅氧化物的阻挡层膜55、绝缘构件25及绝缘构件51。接着，通过实施使用氢氟酸(HF)的湿处理，而将阻挡层膜55去除。
接着，如图32A及图32B所示，通过实施使用热磷酸的湿刻蚀，而将牺牲膜31中的露出于孔63内的部分去除，在孔63的侧面形成凹部64。接着，利用例如ALD法使硅氧化物沉积，在孔63及凹部64的内面上形成低介电层22b。接着，使例如铪硅氧化物、铝氧化物或硅氮化物等高介电常数材料沉积，在孔63及凹部64的内面上形成高介电层22a。接着，使非晶硅沉积，在孔63的内面上及凹部64内形成硅膜。接着，使用例如TMY(胆碱水溶液)，将硅膜进行回蚀，且利用RIE或热磷酸等将高介电层22a及低介电层22b进行回蚀。由此，在凹部64内形成低介电层22b、高介电层22a及浮栅电极FG。
接着，如图33A及图33B所示，在孔63的内面上形成隧道绝缘膜21。隧道绝缘膜21是形成在层间绝缘膜14的表面上、浮栅电极FG的表面上、绝缘构件25及绝缘构件51的表面上。接着，利用与所述第1实施方式相同的方法，在孔63内形成半导体构件20。
接着，如图34A及图34B所示，在掩膜32上形成包含硅氧化物的掩膜66、含碳的硬掩膜67、抗反射膜(未图示)及抗蚀图案68。在抗蚀图案68中，形成在Y方向上延伸的线与间隙状的开口部68a。
接着，如图35A及图35B所示，通过将抗蚀图案68作为掩模实施刻蚀，而在积层体12形成狭缝ST。接着，经由狭缝ST进行刻蚀，将牺牲膜31(参照图34A及图34B)去除，在层间绝缘膜14间形成空间69。接着，经由狭缝ST在空间69的内面上形成高介电层22c。接着，经由狭缝ST使导电性材料沉积，在空间69内形成字线WL。以后的制造方法与所述第1实施方式相同。以此方式，制造本实施方式的半导体存储装置3。
接着，对本实施方式的效果进行说明。
在本实施方式中，因在半导体构件20内设置有绝缘构件51，故可抑制共同具有半导体构件20的2个存储单元间的干扰。
而且，在本实施方式中，在图27A及图27B所示的步骤中，即便在将牺牲材56嵌入时形成缝隙57，也仅获得在该缝隙57内形成绝缘构件51，将所述存储单元分离的效果，而不会产生例如半导体构件20彼此经由缝隙57短路等问题。所以，可相较包覆性更重视生产性等地选择牺牲材56的嵌入方法。其结果，半导体存储装置3的生产性较高。
本实施方式中的上述以外的构成、制造方法及效果与所述第1实施方式相同。
(第4实施方式)
接着，对第4实施方式进行说明。
图36是表示本实施方式的半导体存储装置的剖视图。
如图36所示，本实施方式的半导体存储装置4是与所述第3实施方式的半导体存储装置3(参照图26A及图26B)相比，不同之处在于取代绝缘构件51而设置绝缘构件71。绝缘构件71的形状是沿YZ平面伸展的板状。绝缘构件71在Y方向及Z方向上，将沿Y方向排列的复数个半导体构件20贯通。即，半导体构件20被绝缘构件71在X方向上分割为2个。
接着，对本实施方式的半导体存储装置的制造方法进行说明。
图37A及图37B是表示本实施方式的半导体存储装置的制造方法的图。
图37A及图37B表示相同的步骤，且图37A是立体图，图37B是剖视图。
首先，实施图4～图7所示的步骤。
接着，如图37A及图37B所示，在存储槽MT的两侧面上，膜状地形成牺牲材56。在各存储槽MT内，使牺牲材56在X方向上隔离。接着，使例如硅氧化物沉积，在各存储槽MT内的牺牲材56间形成绝缘构件71。以后的步骤与所述第3实施方式相同。
接着，对本实施方式的效果进行说明。
根据本实施方式，可通过在存储槽MT内设置绝缘构件71，而将半导体构件20在X方向上分割为2个。其结果，可在X方向上相邻的存储单元间使半导体构件分离，从而更进一步降低存储单元间的干扰。本实施方式中的上述以外的构成、制造方法及效果与所述第3实施方式相同。
(第5实施方式)
接着，对第5实施方式进行说明。
图38是表示本实施方式的半导体存储装置的剖视图。
如图38所示，本实施方式的半导体存储装置5与所述第3实施方式的半导体存储装置3(参照图26A及图26B)相比，不同之处为在绝缘构件25内形成气隙72。
在本实施方式中，在将绝缘构件25嵌入至图30A及图30B所示的孔AH内的步骤中，首先，通过利用包覆性较低的方法使硅氧化物沉积，而在绝缘构件25内形成气隙72，此后，通过利用包覆性较高的方法使硅氧化物沉积，而将气隙72的上端封闭。可以此方式，制造半导体存储装置5。
根据本实施方式，可通过在绝缘构件25内形成气隙72，而在Y方向上相邻的存储单元间，抑制电性干扰。本实施方式中的上述以外的构成、制造方法及效果与所述第3实施方式相同。
另外，所述各实施方式可相互组合地实施。而且，在所述各实施方式中，示出了自存储槽MT侧形成块状绝缘膜22的一部分，且自狭缝ST或孔AH侧形成剩余部分的例子，但不仅限于此，块状绝缘膜22的整体既可自存储槽MT侧形成，也可自狭缝ST或孔AH侧形成。
根据以上说明的实施方式，可实现集成度较高的半导体存储装置及其制造方法。
对本发明的若干个实施方式已进行了说明，但该等实施方式是作为示例而提示，并非意图限定发明的范围。该等新颖的实施方式可以其他各种方式实施，且在不脱离发明主旨的范围内，可进行各种省略、置换、及变更。该等实施方式或其变化包含于发明的范围或主旨中，并且包含于权利要求的范围中所记载的发明及其均等的范围中。
Claims (22)
1.一种半导体存储装置，具有：
第1结构体及第2结构体，在第1方向上隔离，且在相对所述第1方向交叉的第2方向上延伸；及
复数个布线，设置在所述第1结构体与所述第2结构体之间，在所述第2方向上延伸，且沿着相对包含所述第1方向及所述第2方向的平面交叉的第3方向相互隔离地排列；
所述第1结构体及所述第2结构体分别具备：
绝缘构件及柱状体，沿着所述第2方向交替地排列，且在所述第3方向上延伸；及
绝缘膜，设置在所述柱状体与所述布线之间；
所述柱状体具备：
第1半导体构件及第2半导体构件，沿着所述第1方向相互地隔离，且在所述第3方向上延伸；及
电极，设置在所述第1半导体构件与各所述布线之间；
所述第1结构体的所述绝缘构件及所述第2结构体的所述绝缘构件是与所述复数个布线相接。
2.根据权利要求1所述的半导体存储装置，其中所述复数个布线中的一个布线与所述第1结构体的所述绝缘构件及所述第2结构体的所述绝缘构件两者相接。
3.根据权利要求1所述的半导体存储装置，其更具有：
第2布线，连接于所述第1半导体构件；及
第3布线，连接于所述第2半导体构件。
4.根据权利要求1所述的半导体存储装置，其中所述绝缘膜也设置在所述柱状体与所述绝缘构件之间。
5.一种半导体存储装置，具有：
第1布线及第2布线，在第1方向上隔离，且在相对所述第1方向交叉的第2方向上延伸；
第1绝缘构件及第2绝缘构件，设置在所述第1布线与所述第2布线之间，在所述第2方向上隔离，且在相对包含所述第1方向及所述第2方向的平面交叉的第3方向上延伸；
半导体构件，设置在所述第1绝缘构件与所述第2绝缘构件之间；
第1电极，设置在所述半导体构件与所述第1布线之间；
第2电极，设置在所述半导体构件与所述第2布线之间；及
第3绝缘构件，配置在所述半导体构件内，且与所述第1绝缘构件及所述第2绝缘构件连结。
6.根据权利要求5所述的半导体存储装置，其更具有设置在所述半导体构件与所述第1电极之间、所述半导体构件与所述第2电极之间、所述半导体构件与所述第1绝缘构件之间、所述半导体构件与所述第2绝缘构件之间、及所述半导体构件与所述第3绝缘构件之间的绝缘膜。
7.根据权利要求5所述的半导体存储装置，其中在所述第3方向上，所述第3绝缘构件未将所述半导体构件贯通。
8.根据权利要求5所述的半导体存储装置，其中在所述第3方向上，所述第3绝缘构件将所述半导体构件贯通。
9.根据权利要求5所述的半导体存储装置，其中在所述第1绝缘构件内形成有气隙。
10.一种半导体存储装置的制造方法，具备如下步骤：
在衬底上，通过使第1膜与第2膜交替地积层而形成积层体；
在所述积层体，形成在第1方向上延伸的沟槽；
通过经由所述沟槽将所述第2膜的一部分去除，而在所述沟槽的侧面形成在所述第1方向上延伸的凹部；
在所述凹部的内面形成绝缘膜；
在所述凹部内形成电极；
在所述沟槽内嵌入半导体构件；
通过在所述积层体形成孔，而将所述半导体构件及所述电极沿着所述第1方向截断；
在所述孔内嵌入绝缘构件；
在所述积层体形成贯通孔；
通过经由所述贯通孔将所述第2膜的剩余部分去除，而在所述第1膜间形成空间；及
在所述空间内形成布线。
11.一种半导体存储装置的制造方法，具备如下步骤：
在衬底上，通过使第1膜与第2膜交替地积层而形成积层体；
在所述积层体，形成在第1方向上延伸的沟槽；
通过经由所述沟槽将所述第2膜的一部分去除，而在所述沟槽的侧面形成在所述第1方向上延伸的凹部；
在所述凹部内形成电极；
在所述沟槽内形成半导体构件；
通过在所述积层体形成孔，而将所述半导体构件及所述电极沿着所述第1方向截断；
通过经由所述孔将所述第2膜的剩余部分去除，而在所述第1膜间形成空间；
在所述空间内形成布线；及
在所述孔内形成第1绝缘构件。
12.根据权利要求11所述的半导体存储装置的制造方法，其中在形成所述沟槽的步骤中，形成沿着相对所述第1方向交叉的第2方向排列的复数条所述沟槽。
13.根据权利要求11所述的半导体存储装置的制造方法，其中形成所述半导体构件的步骤具有在所述沟槽的两侧面上形成半导体膜的步骤。
14.根据权利要求13所述的半导体存储装置的制造方法，其更具备在所述半导体膜间形成第2绝缘构件的步骤。
15.根据权利要求11所述的半导体存储装置的制造方法，其更具备在所述空间的内面上形成绝缘膜的步骤。
16.一种半导体存储装置的制造方法，具备如下步骤：
在衬底上，通过使第1膜与第2膜交替地积层而形成积层体；
在所述积层体，形成在第1方向上延伸的沟槽；
在所述沟槽内形成第1构件；
通过在所述积层体形成第1孔，而将所述第1构件沿着所述第1方向截断；
在所述第1孔内嵌入第1绝缘构件；
通过将所述第1构件去除而形成第2孔；
通过经由所述第2孔将所述第2膜的一部分去除，而在所述第2孔的侧面形成在所述第1方向上延伸的凹部；
在所述凹部内形成电极；
在所述第2孔内嵌入半导体构件；
在所述积层体形成贯通孔；
通过经由所述贯通孔将所述第2膜的剩余部分去除，而在所述第1膜间形成空间；及
在所述空间内形成布线。
17.根据权利要求16所述的半导体存储装置的制造方法，其更具备如下步骤：
在所述沟槽的两侧面上形成第3膜；及
在形成所述第2孔之后，将所述第3膜去除。
18.根据权利要求17所述的半导体存储装置的制造方法，其中所述第1膜及所述第3膜含有硅及氧，且所述第2膜及所述第1构件含有硅及氮。
19.根据权利要求16所述的半导体存储装置的制造方法，其更具备在形成所述电极之后，在所述第2孔的内面上形成绝缘膜的步骤。
20.根据权利要求16所述的半导体存储装置的制造方法，其中在形成所述第1构件的步骤中，在所述第1构件内形成缝隙，
将所述第1孔与所述缝隙结合，且
在所述第1孔内嵌入第1绝缘构件的步骤中，将所述第1绝缘构件也嵌入至所述缝隙内。
21.根据权利要求16所述的半导体存储装置的制造方法，其中形成所述第1构件的步骤具有如下步骤：
在所述沟槽的两侧面上形成第4膜；及
在所述第4膜间形成第2绝缘构件。
22.根据权利要求16所述的半导体存储装置的制造方法，其中在嵌入所述第1绝缘构件的步骤中，在所述第1绝缘构件内形成气隙。
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