CN111725235A - 半导体存储装置 - Google Patents

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Abstract

本发明是一种半导体存储装置，具备：衬底；多个第1半导体部，沿与衬底的表面交叉的第1方向排列；第1栅极电极，沿第1方向延伸，从与第1方向交叉的第2方向与多个第1半导体部对向；第1绝缘部，设置在第1半导体部及第1栅极电极之间；第1布线，在第1方向上与第1栅极电极隔开；第2半导体部，连接于第1栅极电极的第1方向的一端及第1布线；第2栅极电极，与第2半导体部对向；及第2绝缘部，设置在第2半导体部及第2栅极电极之间。

Description

半导体存储装置
相关申请的引用
本申请以基于2019年03月22日提出申请的现有日本专利申请第2019-055014号的优先权的利益为基础，且追求该利益，将其所有内容以引用的形式包含在本文中。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
半导体存储装置的高集成化正不断发展。
发明内容
一实施方式的半导体存储装置具备：衬底；多个第1半导体部，沿与衬底的表面交叉的第1方向排列；第1栅极电极，沿第1方向延伸，从与第1方向交叉的第2方向与多个第1半导体部对向；第1绝缘部，设置在第1半导体部及第1栅极电极之间；第1布线，在第1方向上与第1栅极电极隔开；第2半导体部，连接于第1栅极电极的第1方向的一端及第1布线；第2栅极电极，与第2半导体部对向；及第2绝缘部，设置在第2半导体部及第2栅极电极之间。
附图说明
图1是第1实施方式的半导体存储装置的示意性图。
图2是第1实施方式的半导体存储装置的示意性等效电路。
图3是表示第1实施方式的半导体存储装置的构成例的示意性立体图。
图4是表示第1实施方式的半导体存储装置的构成例的示意性立体图。
图5是表示第1实施方式的半导体存储装置的构成例的示意性立体图。
图6是表示第1实施方式的半导体存储装置的构成例的示意性YZ剖视图。
图7是表示第1实施方式的半导体存储装置的构成例的示意性XZ剖视图。
图8是表示第1实施方式的半导体存储装置的构成例的示意性XY剖视图。
图9是表示第1实施方式的半导体存储装置的构成例的示意性XY剖视图。
图10是表示第1实施方式的半导体存储装置的构成例的示意性XY剖视图。
图11是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图12是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图13是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图14是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图15是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图16是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图17是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图18是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图19是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图20是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图21是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图22是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图23是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图24是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图25是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图26是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图27是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图28是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图29是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图30是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图31是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图32是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图33是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图34是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图35是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图36是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图37是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图38是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图39是表示第1实施方式的半导体存储装置的构成例的制造方法的示意性剖视图。
图40是表示比较例的半导体存储装置的示意性XZ剖视图。
图41是表示第2实施方式的半导体存储装置的构成例的示意性YZ剖视图。
图42是表示第2实施方式的半导体存储装置的构成例的示意性XZ剖视图。
图43是表示第2实施方式的半导体存储装置的构成例的示意性XZ剖视图。
图44是表示变化例的半导体存储装置的构成例的示意性XZ剖视图。
图45是表示变化例的半导体存储装置的构成例的示意性XY剖视图。
图46是表示变化例的半导体存储装置的构成例的示意性XY剖视图。
图47是表示变化例的半导体存储装置的构成例的示意性XY剖视图。
图48是表示变化例的半导体存储装置的构成例的示意性XY剖视图。
具体实施方式
以下，一边参照附图，一边对本发明详细地进行说明。此外，本发明并不受下述实施方式限定。另外，在下述实施方式中的构成要素中，包括业者可容易地假定的构成要素或实质上相同的构成要素。
另外，各附图为示意图，存在省略一部分构成的情况。另外，存在对于在各实施方式中共通的部分标注共通的符号，并省略说明的情况。
另外，在本说明书中，将与衬底表面平行的指定方向称为X方向，将与衬底表面平行且与X方向垂直的方向称为Y方向，将与衬底表面垂直的方向称为Z方向。
另外，在本说明书中，存在如下情况：将沿着指定面的方向称为第1方向，将沿着该指定面与第1方向交叉的方向称为第2方向，将与该指定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一方向对应，也可不对应。
另外，在本说明书中，“上”或“下”等表达是以衬底为基准。例如，将沿着所述第1方向离开衬底的朝向称为上，将沿着第1方向接近衬底的朝向称为下。另外，在对某个构成提及下表面或下端的情况下，意思是指该构成的衬底侧的面或端部，在提及上表面或上端的情况下，意思是指该构成的与衬底相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，在本说明书中，存在如下情况：在对构成、部件等提及指定方向的“宽度”或“厚度”的情况下，意思是指通过SEM(Scanning electron microscopy，扫描式电子显微镜)或TEM(Transmission electron microscopy，透射电子显微镜)等进行观察所得的截面等的宽度或厚度。
[第1实施方式]
[构成]
图1是第1实施方式的半导体存储装置的示意图。本实施方式的半导体存储装置具备存储单元阵列MCA及向存储单元阵列MCA供给电压的未图示的周边电路。存储单元阵列MCA具备多个存储器层ML0～MLk(k为自然数)及晶体管层TL。
多个存储器层ML0～MLk分别连接有漏极选择线SGD0～SGDk及源极选择线SGS0～SGSk。另外，多个存储器层ML0～MLk共通地连接有多个位线BL0～BLl(1为自然数)、及源极线SL。
晶体管层TL连接有多个全局字线GWLa0～GWLam、GWLb0～GWLbm(m为自然数)。另外，晶体管层TL连接有多个字线选择线SGWa0～SGWal、SGWb0～SGWbl。
图2是表示连接于位线BL1及源极线SL之间的构成的示意性等效电路图。图2中例示了连接于位线BL1及源极线SL之间的构成，但在其它位线BL0、BL2～BLl及源极线SL之间也连接有相同的构成。
在位线BL1及源极线SL之间并联连接有与存储器层ML0～MLk对应的多个存储器组MG。另外，这些多个存储器组MG共通地连接有与晶体管层TL对应的晶体管组TG。
存储器组MG具备并联连接在位线BL1及源极线SL之间的2个存储器串MSa、MSb。另外，存储器组MG具备：设置在存储器串MSa、MSb及位线BL之间的漏极选择晶体管STD、以及设置在存储器串MSa、MSb及源极线SL之间的源极选择晶体管STS。
存储器串MSa具备串联连接的多个存储单元MCa0～MCam。这些多个存储单元MCa0～MCam是具备半导体部、与该半导体部对向的栅极电极、及设置在这些半导体部及栅极电极之间的栅极绝缘膜的场效型晶体管。栅极绝缘膜的电气特性根据写入动作及删除动作而变化，存储单元MC的阈值电压也随之发生变化。由此，存储单元MCa0～MCam能够存储1个比特或多个比特的数据。存储单元MCa0～MCam的栅极电极分别连接有局部字线LWLa0～LWLam。这些多个局部字线LWLa0～LWLam分别共通地连接于各存储器层ML0～MLk中所含的多个存储单元MCa0～MCam的栅极电极。
存储器串MSb具备串联连接的多个存储单元MCb0～MCbm。这些多个存储单元MCb0～MCbm与存储单元MCa0～MCam同样地构成。存储单元MCb0～MCbm的栅极电极分别连接有局部字线LWLb0～LWLbm。这些多个局部字线LWLb0～LWLbm分别共通地连接于各存储器层ML0～MLk中所含的多个存储单元MCb0～MCbm的栅极电极。
漏极选择晶体管STD的栅极电极连接有漏极选择线SGD0～SGDk中的任一个。此外，同一存储器层MLz(z为0以上k以下的整数)中所含的多个漏极选择晶体管STD的栅极电极分别共通地连接有漏极选择线SGDz。
源极选择晶体管STS的栅极电极连接有源极选择线SGS0～SGSk中的任一个。此外，同一存储器层MLz中所含的多个源极选择晶体管STS的栅极电极分别共通地连接有源极选择线SGSz。
晶体管组TG具备分别连接在多个局部字线LWLa0～LWLam及全局字线GWLa0～GWLam之间的多个字线选择晶体管STWa0～STWam。这些多个字线选择晶体管STWa0～STWam的栅极电极共通地连接有字线选择线SGWa0～SGWal。另外，晶体管组TG具备分别连接在多个局部字线LWLb0～LWLbm及全局字线GWLb0～GWLbm之间的多个字线选择晶体管STWb0～STWbm。这些多个字线选择晶体管STWb0～STWbm的栅极电极共通地连接有字线选择线SGWb0～SGWbl。
接下来，参照图3～图10对本实施方式的半导体存储装置的构成例进行说明。
图3是用以对本实施方式的半导体存储装置的构成例进行说明的示意性立体图。图4是从图3所示的构造中省略了设置位线BL0～BLl的位线层BLL及设置全局字线GWLa0～GWLam、GWLb0～GWLbm的字线层WLL而成的示意性立体图。图5是从图4所示的构造中省略了晶体管层TL而成的示意性立体图。此外，在图4中，省略了多个导电部220中的一部分。关于图3，也同样如此。
图6是用以对本实施方式的半导体存储装置的构成例进行说明的示意性YZ剖视图。图6中以虚线表示的构成是将与图6所示的截面不同的截面中出现的构成以示意的方式示出。图7是用以对本实施方式的半导体存储装置的构成例进行说明的示意性XZ剖视图。
图8及图9是表示存储器层ML0～MLk的一部分的构成的示意性XY剖视图。图10是与晶体管层TL的一部分的构成对应的示意性XY剖视图。
像图3所示那样，本实施方式的半导体存储装置具备衬底S及设置在衬底S上方的存储单元阵列MCA。存储单元阵列MCA具备：沿Z方向排列的多个存储器层ML0～MLk、设置在多个存储器层ML0～MLk上方的晶体管层TL、设置在晶体管层TL上方的字线层WLL及设置在字线层WLL上方的位线层BLL。以下，对这些构成依序进行说明。
首先，对存储器层ML0～MLk进行说明。存储器层ML0～MLk像图5所示那样分别具备：沿X方向排列且沿Y方向延伸的多个半导体部110、在这些多个半导体部110之间沿Y方向排列的多个导电部120的一部分、以及设置在半导体部110及导电部120之间的栅极绝缘膜130。另外，存储器层ML0～MLk分别具备：与沿X方向排列的多个半导体部110的Y方向的端部对向的导电部140以及设置在半导体部110及导电部140之间的栅极绝缘膜150。
半导体部110例如包含多晶硅(Si)等。半导体部110的X方向一侧的侧面与多个导电部120对向，作为存储单元MCa0～MCam的通道区域发挥功能。半导体部110的X方向另一侧的侧面与多个导电部120对向，作为存储单元MCb0～MCbm的通道区域发挥功能。半导体部110的Y方向的一端部的X方向两侧面及Y方向的侧面与导电部140对向，作为漏极选择晶体管STD的通道区域发挥功能。另外，像图6所示那样，半导体部110的Y方向的另一端部也与导电部140对向，作为源极选择晶体管STS的通道区域发挥功能。此外，半导体部110的一端部及另一端部分别连接于导电部420及导电部330。
导电部120例如包括氮化钛(TiN)及钨(W)的积层构造等。像图8所示那样，导电部120例如具有大致四角柱状的形状。此外，在图示的例子中，导电部120的存储器层ML0～MLk中所含的部分的X方向宽度小于未包含在存储器层ML0～MLk中的部分的X方向宽度。在沿Y方向排列的2个导电部120之间设置氧化硅(SiO2)等绝缘部121。像图7所示那样，导电部120沿Z方向延伸，作为局部字线LWLay或局部字线LWLby(y为0以上m以下的整数)发挥功能。另外，例如与局部字线LWLay对应的导电部120的X方向一侧的侧面与存储器层ML0～MLk中所含的半导体部110的侧面对向，作为连接于位线BLx的存储单元MCa0～MCam的栅极电极发挥功能。另外，导电部120的X方向另一侧的侧面与存储器层ML0～MLk中所含的半导体部110的侧面对向，作为连接于位线BLx－1的存储单元MCa0～MCam的栅极电极发挥功能。同样地，与局部字线LWLay对应的导电部120的X方向侧面与存储器层ML0～MLk中所含的半导体部110的侧面对向，作为连接于位线BLx及位线BLx+1的存储单元MCb0～MCbm的栅极电极发挥功能。
此外，与局部字线LWLa0～LWLam对应的导电部120沿X方向及Y方向呈矩阵状排列。另外，与局部字线LWLb0～LWLbm对应的导电部120沿X方向及Y方向呈矩阵状排列。另外，与局部字线LWLa0～LWLam对应的导电部120和与局部字线LWLb0～LWLbm对应的导电部120在Y方向上的位置不同。例如，与局部字线LWLa0对应的导电部120在Y方向上的位置(例如XY截面中的中心位置或重心的位置)设置在与局部字线LWLb0对应的导电部120在Y方向上的位置及与局部字线LWLb1对应的导电部120在Y方向上的位置之间。
栅极绝缘膜130像图8所示那样例如具备铁电体部131及氧化硅等绝缘膜132。铁电体部131例如为以铪(Hf)及氧(O)作为主成分且添加硅(Si)、钪(Sc)、钇(Y)、钛(Ti)、钒(V)、铌(Nb)、钽(Ta)、锆(Zr)、铝(Al)、锶(Sr)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)及镥(Lu)中的至少一种作为添加物而成的膜等。铁电体部131例如包含Hf1－xMxO2－y(M为所述添加物中的任一种，x大于0且小于1，y大于0且小于2)。
导电部140(图9)例如包括氮化钛(TiN)及钨(W)的积层构造等。导电部140例如像图9所示那样具有大致梳状的形状。也就是说，具备沿X方向排列且沿Y方向延伸的多个第1部分141及沿X方向延伸且连接于多个第1部分141的第2部分142。多个第1部分141分别与半导体部110的一端部或另一端部的X方向侧面对向，作为漏极选择晶体管STD或源极选择晶体管STS的栅极电极发挥功能。第2部分142作为漏极选择线SGDz或源极选择线SGSz发挥功能。此外，像图6所例示那样，配置在各存储器层ML0～MLk的导电部140分别连接有接点143。
栅极绝缘膜150例如包含氧化硅等。
接下来，对晶体管层TL进行说明。晶体管层TL像图4所示那样具备：多个半导体部210，与导电部120对应并沿X方向及Y方向排列；及多个导电部220，沿X方向排列，沿Y方向延伸，且与多个半导体部210的一侧或另一侧的侧面对向。另外，晶体管层TL像图10所示那样具备设置在半导体部210及导电部220之间的栅极绝缘膜230。
半导体部210例如包含多晶硅(Si)等。半导体部210的X方向的两侧面与导电部220对向，作为字线选择晶体管STWay、STWby的通道区域发挥功能。在沿Y方向排列的2个半导体部210之间设置绝缘部121。像图7所示那样，半导体部210与多个导电部120对应而设置，半导体部210的下端连接于导电部120。因此，像图10所示那样，连接于与局部字线LWLa0～LWLam对应的导电部120的半导体部210在Y方向上的位置和连接于与局部字线LWLb0～LWLbm对应的导电部120的半导体部210在Y方向上的位置是在Y方向上的位置不同。
导电部220例如包括氮化钛(TiN)及钨(W)的积层构造等。像图10所示那样，导电部220沿Y方向延伸，作为字线选择线SGWax、SGWbx(x为0以上l以下的整数)发挥功能。另外，导电部220与沿Y方向排列的多个半导体部210的X方向侧面对向，作为字线选择晶体管STWa0～STWam、STWb0～STWbm的栅极电极发挥功能。在沿X方向排列的2个导电部220之间设置有氧化硅等绝缘部221。
栅极绝缘膜230例如包含氧化硅等。像图7所示那样，本实施方式的栅极绝缘膜230覆盖导电部220的上表面、下表面及X方向的侧面。但是，栅极绝缘膜230的具体构成可进行适当变更，也可不覆盖导电部220的上表面及下表面。
接下来，对字线层WLL进行说明。字线层WLL例如像图6所示那样具备沿Y方向排列的多个导电部310及导电部320。
导电部310例如包括氮化钛(TiN)及钨(W)的积层构造等。导电部310例如像图7所示那样沿X方向延伸，且共通地连接于沿X方向排列的多个半导体部210的上端。导电部310分别作为全局字线GWLay、GWLby发挥功能。
导电部320(图6)例如包括氮化钛(TiN)及钨(W)的积层构造等。导电部320例如像图6所示那样经由沿Z方向延伸的导电部330共通地连接于存储器层ML0～MLk的半导体部110。导电部320作为源极线SL发挥功能。导电部330作为源极线接点SLC发挥功能。
接下来，对位线层BLL进行说明。位线层BLL例如像图3所示那样具备沿X方向排列且沿Y方向延伸的多个导电部410。
导电部410例如包括氮化钛(TiN)及钨(W)的积层构造等。像图6所示那样，导电部410经由沿Z方向延伸的导电部420共通地连接于存储器层ML0～MLk的半导体部110。导电部410作为位线BLx发挥功能。导电部420作为位线接点BLC发挥功能。
[制造方法]
接下来，参照图11～图39来例示参照图3～图10所说明的构成的制造方法。图11、图15、图19、图21、图23、图25、图27、图29～图33是与图7对应的XZ剖视图。图12、图13、图34、图35是与图6对应的YZ剖视图。图14、图18、图20、图22、图24、图26、图28是与图8对应的XY剖视图。图16、图17、图36～图39是与图9对应的XY剖视图。
在所述制造方法中，例如像图11所例示那样在衬底S(图3)的上方交替地形成多个半导体部110A及绝缘部111。另外，在该结构的上表面形成绝缘部111、氮化硅(Si3N4)等牺牲膜220A、及绝缘部111。该工序例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法进行。
接下来，对图11所例示的构造形成未图示的通孔，像图12所例示那样经由该通孔将半导体部110A的一部分选择性地去除。通孔的形成例如通过RIE(Reactive IonEtching，反应离子蚀刻)等方法进行。半导体部110A的去除例如通过湿式蚀刻等方法进行。
接下来，例如像图13所例示那样，经由所述通孔在绝缘部111的上表面及下表面以及半导体部110A的侧面形成氧化硅等绝缘部150A以及氮化钛及钨导电部140A。该工序例如通过CVD方法进行。
接下来，例如像图14及图15所例示那样，对图13所例示的构造形成多个存储器沟槽MT。存储器沟槽MT沿X方向排列，沿Z方向及Y方向延伸。由此，沿Z方向积层的多个半导体部110A沿X方向被分断，而形成多个半导体部110。
此外，例如像图16及图17所例示那样，存储器沟槽MT的Y方向的端部到达导电部140A。因此，如果形成存储器沟槽MT，那么导电部140A形成为大致梳状。
接下来，例如像图18及图19所例示那样，在存储器沟槽MT形成绝缘部121。另外，形成沿Z方向延伸且贯通绝缘部121的孔AH。绝缘部121的形成例如通过CVD等方法进行。孔AH的形成例如通过RIE等方法进行。
接下来，例如像图20及图21所例示那样，经由孔AH将半导体部110的一部分选择性地去除。该工序例如通过湿式蚀刻等方法进行。
接下来，例如像图22及图23所例示那样，经由孔AH对半导体部110及绝缘部111的露出面形成绝缘膜132。该工序例如通过CVD等方法进行。绝缘膜132形成为薄至不将孔AH填埋的程度。
接下来，例如像图24及图25所例示那样，经由孔AH在绝缘膜132形成铁电体部131。该工序例如通过CVD等方法进行。铁电体部131形成为薄至不将孔AH填埋的程度。
接下来，例如像图26及图27所例示那样，经由孔AH将铁电体部131及绝缘膜132的一部分去除，而将铁电体部131及绝缘膜132沿Z方向分断。该工序例如通过湿式蚀刻等方法进行。
接下来，例如像图28及图29所示那样，经由孔AH将绝缘部111的一部分选择性地去除。该工序例如通过湿式蚀刻等方法进行。此外，图28中以虚线表示的部分是以示意的方式表示在与图28所示的截面不同的截面中出现的孔AH的内周面。
接下来，例如像图30所例示那样，在孔AH的内部形成导电部120。该工序例如通过CVD及湿式蚀刻等方法进行。由此，形成像图8所例示那样的构造。
接下来，例如像图31所例示那样，将导电部120的一部分去除，在孔AH的内部形成半导体部210。导电部120的去除例如通过湿式蚀刻等方法进行。半导体部210的形成例如通过CVD及RIE的回蚀等方法进行。
接下来，例如像图32所例示那样，形成沟槽GT。沟槽GT设置在沿X方向相邻的2个绝缘部121(存储器沟槽MT)之间，沿Z方向及Y方向延伸。由此，将牺牲膜220A沿X方向分断。
接下来，例如像图33所例示那样，经由沟槽GT将牺牲膜220A去除，形成栅极绝缘膜230及导电部220，在所形成的导电部220之间形成绝缘部221。牺牲膜220A的去除例如通过湿式蚀刻等方法进行。栅极绝缘膜230及导电部220的形成例如通过CVD及湿式蚀刻等方法进行。绝缘部221的形成例如通过CVD等方法进行。由此，形成像图10所例示那样的构造。此外，栅极绝缘膜230的形成例如也可通过氧化等方法进行，也可在图31所例示的工序中在即将形成半导体部210之前通过CVD等方法进行。
接下来，例如像图34所例示那样，形成位线接触孔BLCH及源极线接触孔SLCH。位线接触孔BLCH及源极线接触孔SLCH分别沿Z方向延伸，且贯通沿Z方向排列的多个导电部140A。该工序例如通过RIE等方法进行。
接下来，例如像图35及图36所例示那样，经由位线接触孔BLCH及源极线接触孔SLCH将导电部140A的一部分选择性地去除。该工序例如通过湿式蚀刻等方法进行。
接下来，例如像图37所例示那样，经由位线接触孔BLCH及源极线接触孔SLCH在绝缘部121的侧面选择性地形成氮化钛及钨的积层构造等。该工序例如通过CVD等方法进行。
接下来，例如像图38所例示那样，经由位线接触孔BLCH及源极线接触孔SLCH将绝缘部150A的一部分选择性地去除。该工序例如通过湿式蚀刻等方法进行。
接下来，例如像图39所例示那样，经由位线接触孔BLCH及源极线接触孔SLCH在导电部140的X方向及Y方向的侧面形成栅极绝缘膜150。该工序例如通过选择性氧化或选择性成膜来进行。
然后，例如通过经由位线接触孔BLCH及源极线接触孔SLCH的CVD等方法来形成半导体部110的Y方向的端部。由此，形成像图9所例示那样的构造。然后，通过形成参照图6等所说明的导电部310、导电部320、导电部330、导电部410、导电部420等的构成，而形成参照图3～图10所说明的构造。
[效果]
图40是表示比较例的半导体存储装置的构成例的示意性XZ剖视图。比较例的半导体存储装置基本上来说与第1实施方式的半导体存储装置同样地构成。但是，比较例的半导体存储装置不具有晶体管层TL，作为局部字线LWLay、LWLby发挥功能的导电部120'直接连接于作为全局字线GWLay、GWLby发挥功能的导电部310'。
比较例的半导体存储装置与第1实施方式同样地具备铁电体部131。具备铁电体部131的半导体存储装置与利用例如氮化硅等电荷蓄积膜的半导体存储装置相比，被期待在低功耗下进行动作。
在这种半导体存储装置的写入动作中，例如考虑向导电部120'供给具有正极性的写入电压，向半导体部110供给接地电压或具有负极性的电压。由此产生介电极化，在铁电体部131的半导体部110侧的面诱发正电荷。伴随于此，在半导体部110的铁电体部131侧的面诱发负电荷。因此，存储单元MC的阈值电压成为负值大小，存储单元MC在不向导电部120'施加电压的状态下也成为ON(接通)状态。
另外，在这种半导体存储装置的删除动作中，例如考虑向导电部120'供给接地电压或具有负极性的电压，向半导体部110供给具有正极性的删除电压。由此产生介电极化，在铁电体部131的半导体部110侧的面诱发负电荷。伴随于此，在半导体部110的铁电体部131侧的面诱发正电荷。因此，存储单元MC的阈值电压成为正值大小，存储单元MC在不向导电部120'施加电压的状态下成为OFF(断开)状态。
此处，例如在对铁电体部131进行写入动作的情况下，有半导体部110中的电子经由绝缘膜132穿隧至铁电体部131并在铁电体部131中蓄积的情况。如果电子在铁电体部131中蓄积，那么有如下情况：因与该电子的排斥导致无法在半导体部110的铁电体部131侧的面适当地诱发负电荷，而无法适当地执行写入动作。另外，有如下情况：因为同样的现象，无法适当地进行删除动作。
此处，为了使铁电体部131产生介电极化所需的电压脉冲的脉冲宽度(供给电压的时间)与为了使电荷蓄积在铁电体部131中所需的电压脉冲的脉冲宽度大幅度不同。例如，在指定条件下，铁电体部131中的介电极化是通过向铁电体部131供给具有数ns左右的脉冲宽度的电压脉冲而产生。另一方面，电子等向铁电体部131的蓄积是如果不向铁电体部131供给具有数μs左右的脉冲宽度的电压脉冲便不会产生。因此，为了提供适当地动作的半导体存储装置，而考虑使供给至导电部120'的电压脉冲的脉冲宽度变得足够小。
但是，在比较例的半导体存储装置中，因为所有的局部字线LWLay、LWLby直接连接于全局字线GWLay、GWLby，所以有局部字线LWLay、LWLby及全局字线GWLay、GWLby的布线电容变大的情况。因此，有无法使供给至导电部120'的电压脉冲的脉冲宽度变得足够小的情况。
因此，在第1实施方式的半导体存储装置中，在局部字线LWLay、LWLby与全局字线GWLay、GWLby之间设置有字线选择晶体管STWay、STWby。根据这种构成，通过使与多个位线BL0～BLl中的指定位线BLx对应的局部字线LWLay、LWLby选择性地与全局字线GWLay、GWLby导通，能够大幅度地削减局部字线LWLay、LWLby的布线电容，而高速地控制它们的电压。由此，可提供一种使供给至导电部120的电压脉冲的脉冲宽度变得足够小，抑制电子等向铁电体部131的蓄积，而适当地动作的半导体存储装置。此外，考虑将在写入动作及删除动作时供给至导电部120的电压脉冲的脉冲宽度例如设为未达1μs。
此外，为了将局部字线LWLay、LWLby的布线电容削减至最小限度，而考虑例如在写入动作中，选择性地将多个字线选择线SGWa1～SGWal中的1条字线选择线SGWax设为“H”状态。但是，认为即使例如在字线选择线设置有数千条的情况下(“l”为数千的情况下)，将其中的数十条左右设为“H”状态，也可充分地削减局部字线LWLay、LWLby的布线电容。另外，认为根据详细的构成或动作条件等，通过将多条字线选择线同时设为“H”状态，可实现动作的高速化。
另外，这种方法不仅可应用于写入动作，也可应用于删除动作。在该情况下，供给至铁电体部131的电场的方向与写入动作成反方向。在这种方法中，也能期待与写入动作相同的效果。
[第2实施方式]
图41是第2实施方式的半导体存储装置的示意性YZ剖视图。图42及图43是用以对第2实施方式的半导体存储装置的构成例进行说明的示意性XZ剖视图。
像图41所示那样，第2实施方式的半导体存储装置具备：沿Z方向排列的多个存储器层ML0～MLk、设置在多个存储器层ML0～MLk上方的晶体管层TL0、设置在晶体管层TL0上方的字线层WLL0及设置在字线层WLL0上方的位线层BLL。另外，本实施方式的半导体存储装置具备：设置在存储器层ML0～MLk下方的晶体管层TL1及设置在晶体管层TL1下方的字线层WLL1。
存储器层ML0～MLk及位线层BLL与第1实施方式的存储器层ML0～MLk及位线层BLL同样地构成。
此处，像参照图6所说明那样，第1实施方式的晶体管层TL包括与字线选择晶体管STWa0～STWam对应的构成及与字线选择晶体管STWb0～STWbm对应的构成两者。另一方面，像图41所示那样，本实施方式的晶体管层TL0包括与字线选择晶体管STWb0～STWbm对应的构成，本实施方式的晶体管层TL1包括与字线选择晶体管STWa0～STWam对应的构成。
也就是说，晶体管层TL0例如像图41及图42所示那样具备：多个半导体部213，沿X方向及Y方向排列；多个导电部223，沿X方向排列，沿Y方向延伸，且与多个半导体部213的外周面对向；及氧化硅等栅极绝缘膜233，设置在半导体部213及导电部223之间。
半导体部213例如包含多晶硅等。半导体部213的外周面与导电部223对向，作为字线选择晶体管STWbx的通道区域发挥功能。半导体部213的下端连接于导电部120。
导电部223例如包括氮化钛及钨的积层构造等。导电部223沿Y方向延伸，作为字线选择线SGWbx发挥功能。另外，导电部223与沿Y方向排列的多个半导体部213的外周面对向，作为字线选择晶体管STWb0～STWbm的栅极电极发挥功能。
另外，晶体管层TL1例如像图41及图43所示那样具备：多个半导体部214，沿X方向及Y方向排列；多个导电部224，沿X方向排列，沿Y方向延伸，且与多个半导体部214的外周面对向；及氧化硅等栅极绝缘膜234，设置在半导体部214及导电部224之间。
半导体部214例如包含多晶硅等。半导体部214的外周面与导电部224对向，作为字线选择晶体管STWax的通道区域发挥功能。半导体部214的上端连接于导电部120。
导电部224例如包括氮化钛及钨的积层构造等。导电部224沿Y方向延伸，作为字线选择线SGWax发挥功能。另外，导电部224与沿Y方向排列的多个半导体部214的外周面对向，作为字线选择晶体管STWa0～STWam的栅极电极发挥功能。
另外，像参照图6等所说明那样，第1实施方式的字线层WLL包括与全局字线GWLa0～GWLam对应的构成及与全局字线GWLb0～GWLbm对应的构成两者。另一方面，像图41所示那样，本实施方式的字线层WLL0包括与全局字线GWLb0～GWLbm对应的构成，本实施方式的字线层WLL1包括与全局字线GWLa0～GWLam对应的构成。
也就是说，字线层WLL0例如像图41所示那样具备沿Y方向排列的多个导电部313及导电部320。
导电部313例如包括氮化钛(TiN)及钨(W)的积层构造等。导电部313沿X方向延伸，且共通地连接于沿X方向排列的多个半导体部213的上端。导电部313分别作为全局字线GWLby发挥功能。
字线层WLL1具备沿Y方向排列的多个导电部314。
导电部314例如包括氮化钛(TiN)及钨(W)的积层构造等。导电部314沿X方向延伸，且共通地连接于沿X方向排列的多个半导体部214的下端。导电部314分别作为全局字线GWLay发挥功能。
通过这种构成，也可制造起到与第1实施方式相同的效果的半导体存储装置。另外，根据这种构成，通过将字线选择线SGWb0～SGWbl设置在晶体管层TL0，将字线选择线SGWa0～SGWal设置在晶体管层TL1，可制造一种使在X方向上相邻的字线选择线间的距离变大，削减这些布线间的静电电容，而更适当地动作的半导体存储装置。
[其它实施方式]
以上，对第1实施方式及第2实施方式的半导体存储装置进行了说明。但是，以上所说明的构成仅为例示，例如可像以下内容那样适当变更具体构成。
[晶体管层]
例如，在第1实施方式及第2实施方式中，仅导电部120的上端及下端的其中一端连接有字线选择晶体管。但是，也可例如像图44所例示那样在导电部120的上端及下端两端连接有字线选择晶体管。
图44所例示的构成具备第1实施方式的晶体管层TL及字线层WLL以及晶体管层TL2及字线层WLL2。晶体管层TL2及字线层WLL2基本上来说与第2实施方式的晶体管层TL1及字线层WLL1同样地构成。但是，晶体管层TL2与第1实施方式的晶体管层TL同样地包括与字线选择晶体管STWa0～STWam对应的构成及与字线选择晶体管STWb0～STWbm对应的构成两者。另外，字线层WLL2与第1实施方式的字线层WLL同样地包括与全局字线GWLa0～GWLam对应的构成及与全局字线GWLb0～GWLbm对应的构成两者。
根据这种构成，例如通过预先向导电部313及导电部314供给不同的电压，切换字线选择晶体管的栅极电极(导电部223、224)的电压，可更高速地控制导电部120的电压。另外，也可向非选择的导电部120供给电压。
另外，例如在第1实施方式中，像参照图10等所说明那样，字线选择晶体管的栅极电极被沿X方向分割。也就是说，设置有与构成字线选择晶体管的通道区域的半导体部210的X方向的两侧面对向的2个导电部220。但是，例如像图45所例示那样，字线选择晶体管的栅极电极也可具备所谓的环栅型构造。例如，也可设置覆盖沿Y方向排列的多个半导体部210的外周面的导电部222来代替导电部220。此外，例如像参照图43～图44所说明那样的连接于导电部120下端的字线选择晶体管的栅极电极也可被沿X方向分割，也可具备所谓的环栅型构造。
另外，在以上所例示的构成中，相当于字线选择晶体管的栅极电极的导电部220等构成沿Y方向延伸，相当于字线选择晶体管的漏极电极的导电部313等构成沿X方向延伸。但是，相当于字线选择晶体管的栅极电极的导电部220等构成也可沿X方向延伸，相当于字线选择晶体管的漏极电极的导电部313等构成也可沿Y方向延伸。
[存储单元MC]
在例如参照第1实施方式的图28及图29所说明的工序中，也可将栅极绝缘膜130的绝缘膜132的一部分去除。由此，可例如像图46所例示那样使导电部120与铁电体部131的对向面积增大。
另外，也可例如像图47所例示那样在半导体部110及绝缘部121之间设置绝缘部122。绝缘部122的X方向宽度例如与栅极绝缘膜130的X方向宽度为相同程度。
另外，栅极绝缘膜130的膜构成等也可进行适当变更。也可例如像图48所示那样在铁电体部131及导电部120之间设置氧化硅等绝缘膜133。另外，也可在例如图48所例示的构成中，设置多晶硅等半导体部或其它导电部代替铁电体部131作为浮置栅极，设置铁电体部代替绝缘膜133。
另外，在以上内容中例示了栅极绝缘膜130包括铁电体部131的构成。但是，栅极绝缘膜130也可例如包括多晶硅等浮置栅极、或氮化硅等绝缘性电荷蓄积膜等铁电体部131以外的构成。
此外，如上所述，包括铁电体部131的半导体存储装置与利用例如氮化硅等电荷蓄积膜的半导体存储装置相比，被期待在低功耗下进行动作。例如在利用氮化硅等电荷蓄积膜的半导体存储装置中，存在如下情况：在写入动作及删除动作时，在半导体存储装置的内部产生大于电源电压(供给至电源垫的电压)的电压(例如15V～25V左右的电压)，这种电压被供给至全局字线、源极线等布线。另一方面，在包括铁电体部131的半导体存储装置中，存在如下情况：在写入动作及删除动作时供给至全局字线、源极线等布线的电压为电源电压或小于该电源电压的电压。
[其它]
虽然已经描述了某些实施例，但是这些实施例仅作为示例呈现，并且不旨在限制本发明的范围。实际上，本文中描述的新颖方法和系统能够以各种其他形式体现；此外，在不脱离本发明的精神的情况下，可以对本文中描述的方法和系统的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或修改。

Claims (13)

1.一种半导体存储装置，具备：
衬底；
多个第1半导体部，沿与所述衬底的表面交叉的第1方向排列；
第1栅极电极，沿所述第1方向延伸，且从与所述第1方向交叉的第2方向与所述多个第1半导体部对向；
第1绝缘部，设置在所述第1半导体部及所述第1栅极电极之间；
第1布线，在所述第1方向上与所述第1栅极电极隔开；
第2半导体部，连接于所述第1栅极电极的所述第1方向的一端及所述第1布线；
第2栅极电极，与所述第2半导体部对向；及
第2绝缘部，设置在所述第2半导体部及所述第2栅极电极之间。
2.根据权利要求1所述的半导体存储装置，其中
所述第1布线沿所述第2方向、以及与所述第1方向及所述第2方向交叉的第3方向中的一方向延伸，且
所述第2栅极电极沿所述第2方向及所述第3方向中的另一方向延伸。
3.根据权利要求1所述的半导体存储装置，其
具备在与所述第1方向及所述第2方向交叉的第3方向上隔开的第1接点及第2接点，
所述第1半导体部
沿所述第3方向延伸，且
具备连接于所述第1接点的第1部分、
连接于所述第2接点的第2部分、及
设置在所述第1部分及所述第2部分之间的第3部分，
所述第1栅极电极与所述第1半导体部的第3部分对向。
4.根据权利要求1所述的半导体存储装置，其具备：
所述多个第1半导体部，沿与所述第1方向及所述第2方向交叉的第3方向延伸；
多个第3半导体部，在所述第2方向上与所述多个第1半导体部相邻，沿所述第1方向排列，沿所述第3方向延伸；
多个第4半导体部，在所述第2方向上与所述多个第3半导体部相邻，沿所述第1方向排列，沿所述第3方向延伸；
所述第1栅极电极，设置在所述第1半导体部及所述第3半导体部之间；
第3栅极电极，设置在所述第1半导体部及所述第3半导体部之间，在所述第3方向上与所述第1栅极电极相邻；及
第4栅极电极，设置在所述第3半导体部及所述第4半导体部之间，且以在所述第3方向上的位置成为所述第1栅极电极在所述第3方向上的位置及所述第3栅极电极在所述第3方向上的位置之间的方式设置。
5.根据权利要求4所述的半导体存储装置，其具备：
第2布线，在所述第3方向上与所述第1布线相邻，在所述第1方向上与所述第4栅极电极隔开；
第5半导体部，连接于所述第4栅极电极的所述第1方向的一端及所述第2布线；
第5栅极电极，与所述第5半导体部对向；
第3绝缘部，设置在所述第5半导体部及所述第5栅极电极之间；
第3布线，在所述第3方向上与所述第2布线相邻，在所述第1方向上与所述第3栅极电极隔开；
第6半导体部，连接于所述第3栅极电极的所述第1方向的一端及所述第3布线；
所述第2栅极电极，与所述第2半导体部及所述第6半导体部对向；及
第4绝缘部，设置在所述第6半导体部及所述第2栅极电极之间；且
所述第6半导体部在所述第3方向上与所述第2半导体部相邻，
所述第5半导体部在所述第3方向上的位置成为所述第2半导体部在所述第3方向上的位置及所述第6半导体部在所述第3方向上的位置之间。
6.根据权利要求1所述的半导体存储装置，其具备：
第6栅极电极，沿所述第1方向延伸，从所述第2方向与所述多个第1半导体部对向；
第5绝缘部，设置在所述第1半导体部及所述第6栅极电极之间；
第4布线，在所述第1方向上与所述第6栅极电极隔开；
第7半导体部，连接于所述第6栅极电极的所述第1方向的一端及所述第4布线；
第7栅极电极，与所述第7半导体部对向；及
第6绝缘部，设置在所述第7半导体部及所述第7栅极电极之间；且
所述第1布线较所述第1栅极电极及所述第6栅极电极距离所述衬底更远，
所述第4布线较所述第1栅极电极及所述第6栅极电极更接近所述衬底。
7.根据权利要求6所述的半导体存储装置，其中
在与所述第1方向及所述第2方向交叉的第3方向上，
所述第6栅极电极与所述第1栅极电极相邻。
8.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘部包含铪(Hf)及氧(O)。
9.根据权利要求8所述的半导体存储装置，其中
所述第1绝缘部包含硅(Si)、钪(Sc)、钇(Y)、钛(Ti)、钒(V)、铌(Nb)、钽(Ta)、锆(Zr)、铝(Al)、锶(Sr)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)及镥(Lu)中的至少一种。
10.根据权利要求8所述的半导体存储装置，其
具备设置在所述第1半导体部及所述第1绝缘部之间的第7绝缘部。
11.根据权利要求10所述的半导体存储装置，其
具备设置在所述第7绝缘部及所述第1绝缘部之间的导电部。
12.根据权利要求1所述的半导体存储装置，其具备：
第8绝缘部，设置在所述第1半导体部及所述第1绝缘部之间；及
电荷蓄积部，设置在所述第8绝缘部及所述第1绝缘部之间。
13.根据权利要求1所述的半导体存储装置，其中
在写入动作时，向所述第1栅极电极供给写入脉冲，且
所述写入脉冲的脉冲宽度为1微秒以下。
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