CN110476248B - 半导体存储元件、半导体存储装置、半导体系统和控制方法 - Google Patents

半导体存储元件、半导体存储装置、半导体系统和控制方法 Download PDF

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Abstract

[技术问题]为了提供一种允许以稳定的方式写入信息的半导体存储元件，半导体存储装置，半导体系统和控制方法。[技术方案]提供一种半导体存储元件，其包括：第一晶体管，信息写入到所述第一晶体管中，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜；以及第二晶体管，其通过源极或漏极的一个连接到所述第一晶体管的源极或漏极。在写入信息和擦除信息时所述第一晶体管的阈值电压小于0V。

Description

半导体存储元件、半导体存储装置、半导体系统和控制方法
技术领域
本申请涉及半导体存储元件，半导体存储装置，半导体系统和控制方法。
背景技术
在CMOS(互补MOS)电路中，N型MOSFET(金属氧化物半导体场效应晶体管)和P型MOSFET设置在同一衬底上，CMOS(互补MOS)电路广泛用于许多LSI(大规模集成)配置装置中，其原因在于具有低功耗，并且易于小型化和高集成度，同时能够实现高速操作。特别地，CMOS电路与模拟电路和存储器一起安装在一个芯片上的LSI已经作为片上系统(SoC)商业化。到目前为止，在如上所述的LSI中，还安装了静态随机存取存储器(SRAM)作为存储器。然而，近年来，为了降低成本和降低功耗的目的，已经考虑了各种类型存储器的混合安装。
例如，以下被认为是SRAM的替代品：安装已经投入实际使用的动态RAM(DRAM)；以及安装允许高速写入/读取的磁RAM(MRAM)或铁电RAM(FeRAM)，并且具有足够大的重写次数。另外，这些存储器不仅可以作为SoC用于混合安装而且还可以作为存储器芯片单独使用。
例如，FeRAM包括使用铁电膜作为电容器的一晶体管一电容器(1T1C)型，和使用铁电膜作为栅极绝缘膜的一晶体管(1T)型。
在1T型中，通过晶体管的阈值电压(Vt)的变化将信息存储在一个存储器单元中，这是使用根据栅极电压的方向改变极化方向的铁电物质的特性引起的。另外，在1T型中，存储器单元用作“增益单元”，其通过晶体管放大由极化引起的电荷的微小变化。这种1T型在一个存储单元中包括少量元件并且经过少量处理，因此具有作为低成本技术的优点。
然而，在1T型中，多个存储器单元共享字线和位线。在将信息写入存储器单元的情况下，这导致电压不仅施加到所选择的存储器单元而且施加到共享字线和位线的未选择的存储器单元。因此，存在这样的情况：写入所选择的存储单元导致重写存储在未选择的存储单元中的信息(写入干扰)。以下PTL1至PTL3和NPTL1均公开了一种提供针对这种写入干扰的措施的技术。
以下NPTL1和PTL1公开了当将信息写入存储器单元时，将电压Vdd施加到所选择的存储器单元，并且将电压(例如1/3Vdd，1/2Vdd和2/3Vdd)施加到未选择的存储器单元。根据这些专利文献中公开的技术，在仅对所选择的存储单元中的铁电膜施加允许反转极化方向的可逆电压的同时，可以将施加到未选择的存储单元中的铁电膜的电压抑制到可逆电压以下。以这种方式，可以避免写入干扰的发生。
另外，以下PTL2和PTL3公开了在存储器单元中设置连接到具有铁电膜的晶体管的栅极的附加晶体管。根据这些专利文献中公开的技术，当将信息写入存储器单元时，可以通过附加晶体管来防止等于或高于可逆电压的电压施加到未选择的存储单元中的铁电膜，以避免发生写入干扰。
对比文件列表
专利文献
PTL1：WO No.1999/26252
PTL2：日本未审查专利申请公开No.2009-230834
PTL3：日本未审查专利申请公开No.H08-139286
非专利文献
NPTL1：J.Muller等，“Ferroelectric Hafnium Oxide:A CMOS-compatible andhighly scalable approach to future ferroelectric memories”Tech.Dig.IEDM，p.280(2013)
发明内容
本发明要解决的技术问题
在上述专利文献中公开的技术中，具有铁电膜的晶体管的阈值电压的漂移是由存储单元的制造偏差和铁电膜的极化引起的。取决于施加的电压，这可能导致晶体管中的铁电膜无法在期望的方向上极化。换而言之，在前述技术的存储器单元中，存在难以执行稳定的信息写入的情况。
因此，本申请提出了一种新颖的和改进的半导体存储元件，半导体存储装置，半导体系统和控制方法，并且使得可以执行稳定的信息写入。
解决问题的方法
根据本申请，提供了一种半导体存储元件，其包括：第一晶体管，其具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管；以及第二晶体管，其在源极和漏极的一个处连接到所述第一晶体管的源极或漏极。所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压。
另外，根据本申请，提供了一种半导体存储装置，其包括以矩阵布置的多个半导体存储元件。所述多个半导体存储元件各自包括第一晶体管和第二晶体管，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管，所述第二晶体管在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压。
另外，根据本申请，提供了一种半导体系统，其包括半导体存储装置，以及连接到所述半导体存储装置的运算装置。所述半导体存储装置和运算装置安装在一个半导体芯片上。所述半导体存储装置包括以矩阵布置的多个半导体存储元件，所述多个半导体存储元件各自包括第一晶体管和第二晶体管，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管，所述第二晶体管在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压。
此外，根据本申请，提供了一种控制半导体元件的方法，其为控制包括晶体管的半导体存储元件的方法，所述晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述晶体管是写入信息的晶体管，所述方法包括：在写入和在读取信息时，通过向设置有半导体存储元件的半导体衬底施加电压，来控制晶体管的阈值电压。
技术效果
如上所述，根据本申请，可以提供能够稳定地写入信息的半导体存储元件，半导体存储装置，半导体系统和控制方法。
应当注意，上述效果不一定是限制性的，并且除了上述效果之外或者代替上述效果，可以具有本文所述的任何效果或者可以从本说明书中理解的任何其他效果。
附图说明
[图1]图1是示出根据本申请第一实施方案的半导体存储元件1的电路配置的电路图。
[图2]图2是示意性地示出根据该实施方案的半导体存储装置10的平面结构的说明图。
[图3]图3是示出根据该实施方案的半导体存储元件1的擦除操作的说明图。
[图4]图4是示出根据该实施方案的半导体存储元件1的写入操作的说明图。
[图5]图5是示出根据该实施方案的半导体存储装置10的平面结构和截面结构的说明图。
[图6]图6是描述根据该实施方案的半导体存储装置10的制造工艺的平面图和截面图(1)。
[图7]图7是描述根据该实施方案的半导体存储装置10的制造工艺的平面图和截面图(2)。
[图8]图8是描述根据该实施方案的半导体存储装置10的制造工艺的平面图和截面图(3)。
[图9]图9是描述根据该实施方案的半导体存储装置10的制造工艺的平面图和截面图(4)。
[图10]图10是描述根据该实施方案的半导体存储装置10的制造工艺的平面图和截面图(5)。
[图11]图11是描述根据该实施方案的半导体存储装置10的制造工艺的平面图和截面图(6)。
[图12]图12是描述根据该实施方案的半导体存储装置10的制造工艺的平面图和截面图(7)。
[图13]图13是示出根据本申请第二实施方案的半导体存储元件1a的电路配置的电路图。
[图14]图14是示意性地示出根据该实施方案的半导体存储装置10a的平面结构的说明图。
[图15]图15是示出根据该实施方案的半导体存储装置10a的平面结构和截面结构的说明图。
[图16]图16是描述根据该实施方案的半导体存储装置10a的制造工艺的平面图和截面图(1)。
[图17]图17是描述根据该实施方案的半导体存储装置10a的制造工艺的平面图和截面图(2)。
[图18]图18是描述根据该实施方案的半导体存储装置10a的制造工艺的平面图和截面图(3)。
[图19]图19是示出根据本申请实施方案的半导体存储元件1中的栅极电压(Vg)与漏极电流(Log(Id))之间的关系的曲线图。
具体实施方式
在下文中，参考附图描述了本申请的一些优选实施方案。应当注意，在本说明书和附图中，相同的附图标记表示具有基本相同的功能配置的组件，从而省略重复的描述。
另外，在以下描述中要参考的附图旨在描述本申请的实施方案并且促进对其的理解，并且在一些情况下，为了更好地理解，附图中示出的形状，尺寸，比例等与现实不同。此外，考虑到以下描述和现有技术，可以在适当的情况下改变附图中所示的半导体存储元件等的设计。另外，在以下的描述中，半导体存储元件等的堆叠结构的竖直方向对应于在假设其上设置有半导体存储元件的衬底表面作为顶表面的情况下的相对方向，并且在某些情况下，不同于根据实际的重力加速度的竖直方向。
此外，在本说明书中，当描述电路配置时，除非另有说明，否则“连接”是指多个元件之间的电连接。此外，在下面的描述中，“连接”不仅包括直接和电连接多个元件的情况，还包括通过另一个元件间接和电连接多个元件的情况。
应当注意，在本说明书中，“栅极”表示场效应晶体管的栅极电极。另外，“漏极”表示场效应晶体管的漏极电极或漏极区域，“源极”表示场效应晶体管的源极电极或源极区域。另外，“第一导电类型”表示“P型”和“N型”中的一个，“第二导电类型”表示“P型”和“N型”中的与“第一导电类型”不同的另一个。
应当注意，说明书按以下顺序给出。
1.第一实施方案
1.1.半导体存储元件和半导体存储装置概述
1.2.半导体存储元件的操作
1.3.半导体存储装置的结构
1.4.制造半导体存储装置的方法
2.第二实施方案
2.1.半导体存储元件和半导体存储装置概述
2.2半导体存储装置的结构
2.3制造半导体存储装置的方法
3.第三实施方案
3.1.写入操作
3.2读取操作
4.发明内容
5.补充
下面描述的本申请的实施方案涉及半导体存储元件。详细地，本实施方案涉及使用金属氧化物半导体场效应晶体管(MOSFET)的非易失性存储器的配置和操作，所述金属氧化物半导体场效应晶体管(MOSFET)具有至少部分地包括铁电材料的栅极绝缘膜。
[1.第一实施方案]
[1.1.半导体存储元件和半导体存储装置概述]
首先，参考图1和图2描述根据本申请第一实施方案的半导体存储元件的概述。图1是示出根据本实施方案的半导体存储元件1的电路配置的电路图。另外，图2是示意性地示出根据本实施方案的半导体存储装置10的平面结构的说明图。
如图1所示，根据本实施方案的半导体存储元件1包括第一晶体管T1和连接至第一晶体管T1的漏极的第二晶体管T2。应当注意，第一晶体管T1具有经由选择晶体管Ts连接至电源Vs的源极，选择晶体管Ts设置在半导体存储元件1的外部。在以下描述中，第一晶体管T1和第二晶体管T2是相同导电类型的晶体管(例如，N型晶体管)。然而，在本实施方案中，这不是限制性的，第一晶体管T1和第二晶体管T2可以是彼此不同的导电类型的晶体管，或者可以是P型晶体管。
第一晶体管T1是场效应晶体管，其具有至少部分地包括铁电材料的栅极电极膜，并且根据栅极电极膜的剩余极化方向存储信息。换而言之，根据本实施方案的半导体存储元件1是具有使用第一晶体管T1作为存储元件的1T配置的FeRAM。另外，第一晶体管T1具有连接到第二字线WL2的栅极，并且沟道的导通和截止由从第二字线WL2施加的电压控制。
此外，在根据本实施方案的第一晶体管T1中，阈值电压(Vt)是允许第一晶体管T1导通的栅极电压，即使在发生偏差的情况下，在任何写入和擦除状态下阈值电压(Vt)也小于或者等于0V。
第二晶体管T2是场效应晶体管，其在源极和漏极中的一个处连接到第一晶体管T1的漏极，并且在源极和漏极中的另一个处连接到位线BL。另外，第二晶体管T2具有连接到第一字线WL1的栅极，并且沟道的导通和截止由从第一字线WL1施加的电压控制。
此外，优选地，第二晶体管T2具有阈值电压(Vt)，阈值电压(Vt)可以抑制来自第二晶体管T2的泄漏电流。例如，将第二晶体管T2形成为具有较高的阈值电压可以抑制泄漏电流。例如，优选地，第二晶体管T2的阈值电压高于第一晶体管T1的阈值电压。
因此，在本实施方案中，在向半导体存储元件1写入信息的情况下，将电压施加到第一字线WL1和第二字线WL2，从而导通第一晶体管T1和第二晶体管T2中的沟道。以这种方式，可以通过外部电场控制第一晶体管T1中的栅极绝缘膜的剩余极化方向，并且将信息写入半导体存储元件1。应当注意，稍后描述在将信息写入根据本实施方案的半导体存储元件1时的操作的细节。
随后，参考图2，描述了半导体存储装置10的示意性结构，该半导体存储装置10包括多个半导体存储元件1，每个半导体存储元件1具有图1所示的电路配置。如图2所示，半导体存储装置10包括以阵列布置的大量场效应晶体管。具体地，半导体存储装置10设置在图2中由虚线分开的区域中，第一晶体管T1和第二晶体管T2设置在该区域内。
第一晶体管T1通过在以第二导电类型掺杂的激活区域22上方设置栅极电极110来形成。另外，夹着栅极电极110的激活区域22的每一个以第一导电类型掺杂，以包括在第一晶体管T1的漏极区域和源极区域中。
第一晶体管T1的源极区域经由接触插塞300连接到选择晶体管Va(未示出)和设置在外部的电源Vs(未示出)。第一晶体管T1的漏极区域在延伸地设置的激活区域22中连接到第二晶体管T2的源极区域和漏极区域之一。
第二晶体管T2通过在以第二导电类型掺杂的激活区域22上方设置栅极电极112来形成。另外，夹着栅极电极112的激活区域22的每一个以第一导电类型掺杂，以包括在第二晶体管T2的漏极区域和源极区域中。
如上所述，第二晶体管T2的源极区域和漏极区域之一在延伸地设置的激活区域22中连接到第一晶体管T1的源极区域。同时，第二晶体管T2的源极区域和漏极区域的另一个经由接触插塞302连接到位线BL(未示出)。
例如，多个半导体存储元件1(其每一个包括如上所述的第一晶体管和第二晶体管)以矩阵形式布置在半导体衬底上，因此用作存储各种信息组的半导体存储装置10。
[1.2.半导体存储元件的操作]
接下来，详细描述根据本实施方案的半导体存储元件1的写入和擦除信息的操作。在下面的描述中，涉及将相对于衬底的正电压施加到第一晶体管T1的栅极并且使包括在第一晶体管T1中的包括铁电材料的膜(在下文中，称为铁电膜)极化的操作称为写入(编程)。同时，涉及将相对于衬底的负电压施加到第一晶体管T1的栅极并且使第一晶体管T1中的铁电膜在与上述方向相反的方向上极化的操作称为擦除(擦除)。
首先，参考图3描述根据本实施方案的半导体存储元件1的擦除操作。图3描述了根据本实施方案的半导体存储元件1的擦除操作。
这里，通过擦除操作使处于写入状态的第一晶体管T1变为擦除状态。首先，如图3的左侧所示，第一晶体管T1中的铁电膜处于写入状态，因此具有向下的剩余极化。这种向下的剩余极化可能在第一晶体管T1的栅极电极110下方的半导体衬底20的表面中引起负电荷，这可能形成沟道(反型层)500。因此，第一晶体管T1的阈值电压(Vt)处于较低的状态。
然后，通过擦除操作，如图3的中间所示，例如，将0V的电压施加到第一晶体管T1的栅极电极110，并且将3V的电压施加到第一晶体管T1的源极/漏极。在这种情况下，如果处于初始状态的第一晶体管T1的阈值电压足够低，则沟道500形成在第一晶体管T1的栅极电极110下方的半导体衬底20的表面中。
此外，形成在半导体衬底20的表面中的沟道500与第一晶体管T1的源极/漏极处于相同的电位，因此，在栅极电极110下方的半导体衬底20的表面与栅极电极110之间产生3V的电位差。如图3的右侧所示，该电位差使第一晶体管T1中的铁电膜向上极化，从而变为擦除状态。
接下来，参考图4描述根据本实施方案的半导体存储元件1的写入操作。图4是示出根据本实施方案的半导体存储元件1的写入操作的说明图。详细地，图4中的上面的行中的图描述了根据比较示例的半导体存储元件的写入操作，而图4中的下面的行中的图描述了根据本实施方案的半导体存储元件1的写入操作。应当注意，根据比较示例的半导体存储元件的电路配置和结构类似于根据图1和图2所示的本实施方案的半导体存储元件的电路配置和结构，但是第一晶体管T1a的阈值电压高于根据本实施方案的第一晶体管T1的阈值电压。
这里，通过写入操作使处于擦除状态的第一晶体管T1和T1a变为写入状态。首先，如图4的左上侧和左下侧所示，第一晶体管T1和T1a中的铁电膜处于擦除状态，因此具有向上的剩余极化。这种向上的剩余极化不太可能在第一晶体管T1和T1a的栅极电极110和110a下方的半导体衬底20和20a的表面中引起负电荷，这不太可能形成沟道500。因此，这使得第一晶体管T1和T1a各自具有更高的阈值电压(Vt)。另外，还存在微制造半导体存储元件1导致第一晶体管T1和T1a各自的阈值电压偏差较大的情况，从而导致较高的阈值电压。
在这种状态下，通过写入操作，如图4的上面中间和下面中间所示，例如，将3V的电压施加到第一晶体管T1和T1a的栅极电极110和110a，并且向第一晶体管T1和T1a的源极/漏极施加0V的电压。此时，在根据比较示例的第一晶体管T1a的栅极电极110a下方的半导体衬底20a的表面中，存在由于高阈值电压(Vt)而未形成沟道500的情况。在这种情况下，即使在栅极电极110a与半导体衬底20a之间存在3V的电位差，也不形成沟道500，从而在栅极电极110a下方的半导体衬底20a的表面与栅极电极110a之间仅产生3V或更小的电位差。结果，如图4的上面右侧所示，存在这样的情况：小的电位差使得根据比较示例的第一晶体管T1a中的铁电膜向下极化，并且不会变成写入状态。
另一方面，在本实施方案中，如前所述，第一晶体管T1形成为在写入和擦除状态中的任何一个中具有0V或更小的阈值电压(Vt)。因此，如图4的下面中间所示，在写入操作期间，沟道500恒定地形成在第一晶体管T1的栅极电极110下方的半导体衬底20的表面中。因此，在将3V的电压施加至第一晶体管T1的栅极电极110并且将0V的电压施加至第一晶体管T1的源极/漏极的情况下，沟道500处于与第一晶体管T1的源极/漏极相同的电位，从而在栅极电极110下方的半导体基底20的表面与栅极电极110之间产生3V的电位差。然后，如图4的下面右侧所示，该电位差使第一晶体管T1中的铁电膜向下极化，从而变为写入状态。应当注意，沟道500形成在第一晶体管T1的栅极电极110下方的半导体衬底20的表面中，从而可以向第一晶体管T1中的铁电膜均匀地施加电压。如上所述，在根据本实施方案的半导体存储元件1中，可以执行稳定的信息写入。
另外，在本实施方案中，当从半导体存储元件1读取信息时，电压被施加到图1所示的第一字线WL1和第二字线WL2，以导通第一晶体管T1和第二晶体管T2中的沟道。接下来，通过导通选择晶体管Vs中的沟道使电流从第一晶体管T1的漏极流到源极，然后向位线BL施加电压。在第一晶体管T1中，阈值电压(Vt)根据铁电膜的剩余极化方向而变化，从而可以通过测量第一晶体管T1中流动的电流，来从半导体存储元件1中读取信息。
在本实施方案中，第一晶体管T1形成为在写入和擦除状态中的任何一个中具有0V或更小的阈值电压(Vt)。因此，根据本实施方案，当读取信息时，即使将要施加到第一晶体管T1的栅极的电压设定得较低，也使得电流在第一晶体管T1中流动，从而可以读取信息。结果，由于在读取时施加较低的电压，所以可以减小施加电压对第一晶体管T1中的铁电膜造成的应力，从而可以提高第一晶体管T1的可靠性。
此外，在本实施方案中，第二晶体管T2的阈值电压设定为高于第一晶体管T1的阈值电压。因此，可以抑制由第一晶体管T1的低阈值电压导致的泄漏电流。另外，当读取信息时，阈值不会发生电压降，从而可以将期望的电压施加到第一晶体管T1。结果，根据本实施方案，可以有效地从第一晶体管T1读取信息。
同时，在前述PTL2中，当读取信息时，存在由来自未选择的存储器单元(半导体存储元件)中的晶体管的泄漏电流沿着位线产生噪声的情况。为了准确地读取信息，需要确保由泄漏电流和读取电流引起的噪声之间的较大的差异(S/N比)，但是在上述PTL2中，难以确保较大的S/N比。然而，在本实施方案中，第二晶体管T2形成为具有可以抑制来自第二晶体管T2的泄漏电流的阈值电压(Vt)。在这种方式中，当从半导体存储元件1读取信息时，来自第二晶体管T2的泄漏电流很小，因此可以确保由于泄漏电流和读取电流引起的噪声之间的较大的差异(S/N比)。
[1.3.半导体存储装置的结构]
随后，参考图5描述根据本实施方案的半导体存储装置10的具体结构。图5是示出根据本实施方案的半导体存储装置10的平面结构和截面结构的说明图。详细地，图5的下面左侧的平面图示出了半导体存储装置10的平面结构，在上面左侧示出了在平面图中沿线A-A'截取的截面图，在下面右侧示出了在平面图中沿线B-B'截取的截面图。
如图5所示，在半导体衬底20上，激活区域22以彼此平行的条带设置，栅极电极110和112设置在每个激活区域22上方，从而形成第一晶体管T1和第二晶体管T2。此外，第一晶体管T1的栅极、源极和漏极各自通过接触插塞300连接到相应的一条布线(wiring line)；第二晶体管T2的栅极、源极和漏极各自通过接触插塞302连接到的相应的一条布线，从而配置具有图1所示的电路配置的半导体存储元件1。此外，大量半导体存储元件1像这样以阵列形式集成在半导体衬底20上，从而配置成半导体存储装置10。
半导体衬底20是其上形成有半导体存储元件1和半导体存储装置10的支撑衬底。对于半导体衬底20，可以使用包括各种类型的半导体的衬底，例如，可以使用包括多晶硅、单晶硅或非晶硅(Si)的衬底。另外，半导体衬底20可以是SOI(绝缘体上硅)衬底，SOI(绝缘体上硅)衬底是其中插有绝缘膜(例如SiO2)的硅衬底。
激活区域22每个都是第二导电类型的区域，并且设置为由元件隔离区域26彼此隔离的条带。例如，可以通过将第二导电类型的杂质(例如P型杂质，例如硼(B))引入到半导体衬底20中，来形成激活区域22。应当注意，激活区域22用作第一晶体管T1和第二晶体管T2中的沟道区域。
元件隔离区域26是具有绝缘特性的区域，并且通过将激活区域22彼此电隔离而将激活区域22上的晶体管T1和T2彼此电隔离。具体地，元件隔离区域26可以包括具有绝缘特性的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)。例如，元件隔离区域26可以使用STI(浅沟槽隔离)方法，通过蚀刻等去除期望区域中的半导体衬底20的一部分，然后将氧化硅(SiOx)嵌入由于蚀刻产生的开口中来形成。另外，元件隔离区域26可以使用LOCOS(硅的局部氧化)方法，通过热氧化将预定区域中的半导体衬底20转换成氧化物来形成。
第一栅极绝缘膜140是第一晶体管T1中的栅极绝缘膜，并且设置在激活区域22上。由于第一晶体管T1用作存储信息的存储元件，所以第一栅极绝缘膜140至少部分地包括自发地极化并且允许通过外部电场控制极化方向的铁电材料。例如，第一栅极绝缘膜140可以包括具有钙钛矿结构的铁电材料，例如锆钛酸铅(Pb(Zr，Ti)O3:PZT)或者锶铋钽(SrBi2Ta2O9:SBT)。另外，第一栅极绝缘膜140可以是通过热处理等转换包括高介电材料(例如HfOx，ZrOx，或者HfZrOx)的膜而获得的铁电膜，或者可以是通过在包括上述高介电材料的膜中掺杂例如镧(La)、硅(Si)或钆(Gd)元素而形成的铁电膜。另外，第一栅极绝缘膜140可以包括多个层。例如，第一栅极绝缘膜140可以包括膜叠层(film stack)，该膜叠层包括具有铁电材料的膜和例如氧化硅(SiOx)或氮化硅(SiNx)的绝缘膜。
栅极电极110是第一晶体管T1的栅极电极，并且为每个半导体存储元件1单独设置在第一栅绝缘膜140上。例如，栅极电极110可以包括多晶硅等，或者可以包括电阻值比多晶硅更低的金属。另外，栅极电极110可以具有堆叠结构，该堆叠结构包括多个层，所述多个层包括金属层和包括多晶硅的层。例如，栅极电极110可以具有堆叠结构，在该堆叠结构中包括TiN或TaN的金属层和包括多晶硅的层设置在第一栅极绝缘膜140上。这种堆叠结构使栅极电极110能够防止由于施加的电压而在包括多晶硅的层中形成耗尽层。
第二栅极绝缘膜142是第二晶体管T2中的栅极绝缘膜，并且设置在激活区域22上。由于第二晶体管T2用作控制施加到第一晶体管T1的电压的开关元件，所以第二栅极绝缘膜142包括通常用作场效应晶体管中的栅极绝缘膜的绝缘材料。例如，第二栅极绝缘膜142可以包括具有绝缘特性的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)，或者可以包括具有比氧化硅等更高的介电常数的氧化铪等。
然而，不必说的是，第二栅极绝缘膜142可以包括与第一栅极绝缘膜140一样的铁电材料。在这种情况下，可以同时形成第二栅极绝缘膜142和第一栅极绝缘膜140，从而可以简化半导体存储元件1的制造过程。
栅极电极112是第二晶体管T2的栅极电极，并且设置在第二栅极绝缘膜142上，以在多个半导体存储元件1上延伸。应当注意，栅极电极112可以包括与包括在栅极电极110中的材料类似的材料。在多个半导体存储元件1上延伸的栅极电极112用作第一字线WL1，因此可以省略用于设置单独的字线的工艺，并且可以减小半导体存储元件1的平面面积。
第一源极区域220是第一导电类型的区域，并且用作第一晶体管T1的源极区域。例如，可以通过将第一导电类型的杂质(例如N型杂质，例如磷(P)或砷(As))引入到激活区域22中的预定区域来形成第一源极区域220。第一源极区域220设置在激活区域22中在隔着栅极电极110与栅极电极112所设置的一侧相对的一侧上。第一源极区域220通过接触插塞300连接到设置在外部的选择晶体管Ts(未示出)和电源Vs(未示出)。
第一漏极区域222是第一导电类型的区域，并且用作第一晶体管T1的漏极区域和第二晶体管T2的源极或漏极区域之一。例如，可以通过将第一导电类型的杂质引入到激活区域22中的预定区域来形成第一漏极区222。第一漏极区域222设置在激活区域22中在栅极电极110与栅极电极112之间，并且连接第一晶体管T1的漏极和第二晶体管T2的源极和漏极中的一个。
在本实施方案中，即使在发生偏差的情况下，第一晶体管T1也形成为在写入和擦除状态的任何一个中具有0V或更小的阈值电压(Vt)。阈值电压(Vt)是允许第一晶体管T1导通的栅极电压。例如，在本实施方案中，第一晶体管T1的栅极电极110下方的区域中的第二导电类型的杂质(例如P型杂质，例如硼(B))的浓度设定为低于第二晶体管T2的栅极下方的区域中的第二导电类型的杂质的浓度。可选择地，将第一导电类型的杂质注入到第一晶体管T1的栅极电极110下方的区域中(反向掺杂)。此时，第一晶体管T1的栅极电极110下方的区域中的第一导电类型的杂质的浓度设定为低于第一源极区域220和第一漏极区域222中的第一导电类型的杂质的浓度。
第二源极/漏极区域224是第一导电类型的区域，并且用作第二晶体管T2的源极区域或漏极区域。例如，可以通过将前述第一导电类型的杂质引入激活区域22中的预定区域来形成第二源极/漏极区域224。第二源极/漏极区域224设置在激活区域22中在隔着栅极电极112与栅极电极110所设置的一侧相对的一侧上。第二源极/漏极区域224通过接触插塞302连接到位线BL(未示出)。
此外，优选地，第二晶体管T2形成为具有抑制泄漏电流的阈值电压(Vt)。因此，例如，第二晶体管T2形成为在第二晶体管T2的栅极电极112下方的区域中包括优选浓度的第二导电类型的杂质。
接触区域110S、112S、220S、222S和224S各自设置在栅极电极110和112、第一源极区域220、第一漏极区域222、和第二源极/漏极区域224中对应的一个的表面中，从而降低其接触电阻。具体地，接触区域110S、112S、220S、222S和224S可以包括半导体衬底20和栅极电极110和112中包括的半导体或金属的合金，以及耐高温金属，例如Ni。例如，接触区域110S、112S、220S、222S和224S可以包括耐高温金属硅化物，例如NiSi。
侧壁绝缘膜150和152各自是设置在每个栅极电极110和112的侧面上的侧壁，并且包括绝缘膜。具体地，可以通过在包括栅极电极110和112的区域中形成绝缘膜然后执行具有竖直各向异性的蚀刻，来形成侧壁绝缘膜150和152。例如，侧壁绝缘膜150和152可以形成为包括单层或多层，使用具有绝缘特性的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)。
侧壁绝缘膜150和152具有在将杂质引入半导体衬底20时阻挡注入的杂质的功能。因此，这使得侧壁绝缘膜150和152能够对引入杂质的第一源极区域220、第一漏极区域222、和第二源极/漏极区域224中的每一个与栅极电极110和112的每一个之间的位置关系执行自对准控制(自对准)。另外，侧壁绝缘膜150和152可以在源极和漏极区域与每一个晶体管中的栅极电极之间形成LDD(轻掺杂漏极)区域，LDD(轻掺杂漏极)区域具有与源极和漏极区域相同的导电率并且具有较低的浓度。
平坦化膜30是在半导体衬底20的整个表面上设置在栅极电极110和112上的绝缘层。平坦化膜30嵌入在第一晶体管T1和第二晶体管T2之间，以使设置在平坦化膜30上的布线与第一晶体管T1和第二晶体管T2电绝缘。例如，平坦化膜30可以包括具有绝缘性质的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)。
应当注意，尽管图5中未示出，但是可以在半导体衬底20的整个表面上在栅极电极110和112与平坦化膜30之间设置包括绝缘材料的衬垫层(liner layer)。当形成接触插塞300和302时，衬垫层在接触插塞300和302与平坦化膜30之间提供高蚀刻选择性，从而防止蚀刻的过度进展。例如，衬垫层可以包括具有绝缘特性的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)。
另外，前述衬垫层可以形成为向第一栅极绝缘膜140和第二栅极绝缘膜142施加压缩应力或拉伸应力的层。在这种情况下，通过压电效应，衬垫层可以增强第一栅极绝缘膜140的极化特性，并且可以增强第二栅极绝缘膜142的载流子迁移率。
接触插塞300和302设置为通过平坦化膜30。接触插塞300与第一源极区域220的连接使第一晶体管T1的源极与设置在外部的选择晶体管Ts(未示出)和电源Vs(未示出)的每一个电连接。另外，接触插塞302与第二源极/漏极区域224的连接使第二晶体管T2的源极和漏极中的另一个与位线BL(未示出)电连接。
应当注意，前述接触插塞300和302可以包括例如钛(Ti)或钨(W)的低电阻金属，或者例如氮化钛(TiN)的金属化合物。另外，接触插塞300和302可以具有包括多个层的堆叠结构。更具体地，接触插塞300和302可以具有包括Ti或TiN和W的堆叠结构。
布线层42设置在平坦化膜30上，在与激活区域22延伸的方向垂直的方向上延伸。布线层42将接触插塞300与设置在外部的选择晶体管Ts(未示出)和电源Vs(未示出)中的每一个电连接。换而言之，布线层42将半导体存储元件1中的每一个第一晶体管T1的源极与设置在外部的选择晶体管Ts和电源Vs中的每一个连接。例如，布线层42可以包括金属材料，例如铜(Cu)或铝(Al)。
布线(例如布线层42)嵌入层间绝缘膜40中，层间绝缘膜40在半导体衬底20的整个表面上设置在平坦化膜30上。例如，层间绝缘膜40可以包括具有绝缘特性的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)。
触点52设置为通过层间绝缘膜50，以使设置在层间绝缘膜40中的布线层42与设置在层间绝缘膜50上的布线层62电连接。与接触插塞300和302一样，触点52可以包括例如Ti或W的低电阻金属，或例如TiN的金属化合物。另外，触点52可以具有包括多个层的堆叠结构。具体地，触点52可以具有包括Ti或TiN和W的堆叠结构，或者可以与布线层62同时形成为包括Cu的双镶嵌结构。
层间绝缘膜50在半导体衬底20的整个表面上设置在层间绝缘膜40上。例如，层间绝缘膜50可以包括具有绝缘特性的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)。
布线层62设置在层间绝缘膜50上，在与激活区域22延伸的方向平行的方向上延伸。另外，布线层62电连接到触点52，触点52电连接到接触插塞302。布线层62用作位线BL，位线BL电连接到半导体存储元件1中的每一个第二晶体管T2的源极和漏极中的另一个。例如，布线层62可以包括金属材料，例如铜(Cu)或铝(Al)。
布线(例如布线层62)嵌入层间绝缘膜60中，层间绝缘膜60在半导体衬底20的整个表面上设置在层间绝缘膜50上。例如，层间绝缘膜60可以包括具有绝缘特性的氮氧化物，例如氧化硅(SiOx)或氮化硅(SiNx)。
根据上述结构，可以在较小的平面区域中配置能够执行稳定的信息写入的半导体存储元件1。因此，根据本实施方案，可以提高半导体存储元件1的集成度，从而可以提高半导体存储装置10(其中集成有半导体存储元件1)的存储密度。例如，在前述NPTL1和PTL1中公开的技术中，对应于可逆电压的三分之一的电压施加到未选择的存储器单元(半导体存储元件)，这导致复杂的电路配置和增加存储器单元的平面区域。另外，在前述PTL2和PTL3中公开的技术涉及提供额外的晶体管和布线，其为每个存储器单元连接额外的晶体管和存储器单元，这导致由每个存储器单元覆盖的平面区域的增加。然而，根据本实施方案，不提供复杂的电路配置或额外的晶体管等，因此可以避免半导体存储元件1的平面面积的增加。此外，在前述NPTL1和PTL1中公开的技术中，提供了用于施加电压的前述电路配置，这导致功耗的相应增加。然而，根据本实施方案，没有提供前述电路配置，因此可以避免功耗的增加。
[1.4.半导体存储装置的制造方法]
参考图6至图12，随后描述根据本实施方案的半导体存储装置10的制造方法。图6至图12分别是描述根据本实施方案的半导体存储装置10的每一个制造工艺的平面图和截面图。
首先，如图6所示，激活区域22和元件隔离区域26形成在半导体衬底20中。
具体地，在包括硅(Si)的半导体衬底20上，通过干氧化等形成SiO2膜，并且通过低压CVD(化学气相淀积)方法等进一步形成Si3N4膜。随后，在Si3N4膜上，形成图案化的抗蚀剂层以保护包括在激活区域22中的区域，并且以350nm至400nm的深度蚀刻SiO2膜、Si3N4膜、和半导体衬底20。
接下来，将SiO2形成为膜厚度为650nm至700nm的膜，以嵌入由于蚀刻形成的开口中，从而形成元件隔离区域26。在形成SiO2膜时，例如，可以使用高密度等离子体CVD方法。该方法可以形成具有令人满意的阶梯覆盖率和高密度的SiO2膜。
随后，通过使用CMP(化学机械抛光)方法等进行抛光来使半导体衬底20的表面平坦化。通过CMP抛光去除从开口突出的SiO2膜。另外，例如，上述抛光进行至使SiO2膜能够从Si3N4膜上去除的程度。
此外，使用热磷酸等去除Si3N4膜。应当注意，为了增加元件隔离区域26中的SiO2膜的密度，或者为了使激活区域22的角部变圆，可以在去除Si3N4膜之前在N2，O2，或H2/O2的环境下对半导体衬底20进行退火。
接下来，通过将对应于半导体衬底20中的激活区域22的区域氧化约10nm来形成牺牲氧化膜(未示出)，然后，进行第二导电类型的杂质(例如，硼(B)等)的离子注入，以形成第二导电类型的激活区域22。
在本实施方案中，即使在发生偏差的情况下，第一晶体管T1也形成为在写入和擦除状态的任何一个中具有0V或更小的阈值电压(Vt)。阈值电压(Vt)是允许第一晶体管T1导通的栅极电压。因此，例如，第一晶体管T1的栅极下方的区域中的第二导电类型的杂质的浓度设定为低于第二晶体管T2的栅极下方的区域中的第二导电类型的杂质的浓度。可选择地，将第一导电类型的杂质(例如，磷(P)，砷(As)等)注入到第一晶体管T1的栅极下方的区域中(反向掺杂)。此时，第一晶体管T1的栅极下方的区域中的第一导电类型的杂质的浓度设定为低于第一源极区域220和第一漏极区域222中的第一导电类型的杂质的浓度。
另外，在本实施方案中，优选地，第二晶体管T2形成为具有抑制泄漏电流的阈值电压(Vt)。因此，例如，优选为进行离子注入，以产生在第二晶体管T2的栅极下方的区域中的第二导电类型的杂质的优选浓度。
接下来，如图7所示，形成第一栅极绝缘膜140和第二栅极绝缘膜142，然后分别在第一栅极绝缘膜140和第二栅极绝缘膜142上形成栅极电极110和112。
具体地，首先，用氢氟酸溶液等剥离覆盖半导体衬底20的表面的牺牲氧化膜。随后，使用例如RTO(快速热氧化)处理、氧等离子体处理、或由含有过氧化氢的化学品进行的处理，在半导体衬底20上以0.5nm至1.5nm的膜厚度形成用作第一栅极绝缘膜140和第二栅极绝缘膜142的基底的SiO2膜。随后，使用CVD方法或ALD(原子层沉积)方法等将氧化铪(HfOx)形成为膜，氧化铪(HfOx)为高介电物质。这形成第一栅极绝缘膜140和第二栅极绝缘膜142。
应当注意，在本实施方案中，代替氧化铪，可以使用氧化锆(ZrOx)，铪-锆氧化物(HfZrOx)等。另外，将这些高介电物质可以通过在其中掺杂镧(La)，硅(Si)或钆(Gd)等来转换成铁电膜，从而形成第一栅极绝缘膜140和第二栅极绝缘膜142。
接下来，使用溅射方法、CVD方法或ALD方法等形成膜厚度为5nm至20nm的TiN膜，然后例如使用SiH4气体的低压CVD方法，在580℃至620℃的成膜温度下，将多晶硅形成为膜厚度为50nm到150nm的膜。此外，在作为掩模的图案化抗蚀剂上进行使用HBr气体或含Cl气体的各向异性蚀刻，从而形成栅极电极110和112。应当注意，在本实施方案中，也可以使用TaN等代替Tin。
另外，在本实施方案中，在图案化抗蚀剂之后，还可以通过O2等离子体对抗蚀剂进行修整处理，从而减小会在各向异性蚀刻之后形成的栅极电极110和112的宽度。例如，在32nm工艺中，栅极电极可以具有20nm至30nm的宽度(栅极长度)。
应当注意，在前面的描述中，第一晶体管T1和第二晶体管T2同时形成，但是本实施方案不限于此，而且第一晶体管T1和第二晶体管T2可以通过单独的工艺形成。
接下来，如图8所示，在侧壁绝缘膜150和152形成在每个栅极电极110和122的两侧之后，形成第一源极区域220、第一漏极区域222、和第二源极/漏极区域224。
具体地，首先，例如，使用低压CVD方法将Si3N4形成为膜厚度为5nm至15nm的膜，然后进行各向异性蚀刻。以这种方式，在每个栅极电极110和122的两侧形成偏移间隔物(未示出)。
接下来，在5keV至10keV下以5至20×1014离子/cm2的浓度进行第一导电类型的杂质(磷(P)，砷(As)等)的离子注入，以形成LDD区域。在形成偏移间隔物之后形成LDD区域可以抑制短沟道效应，从而可以抑制第一晶体管T1和第二晶体管T2中的特性偏差。
随后，通过等离子体CVD方法以10nm至30nm的膜厚度将SiO2形成为膜，并且通过等离子体CVD方法以30nm至50nm的膜厚度进一步将Si3N4形成为膜，然后进行各向异性蚀刻，从而在每个栅极电极110和122的两侧形成侧壁绝缘膜150和152。
随后，在40keV至50keV下以1至2×1015离子/cm2的浓度进行第一导电类型的杂质(磷(P)，砷(As)等)的离子注入，从而将第一导电类型的杂质引入激活区域22中的暴露区域。此外，在1000℃下进行五秒钟RTA(快速热退火)，从而激活离子注入的杂质。这形成了第一晶体管T1和第二晶体管T2中的源极区域和漏极区域220、222和224。应当注意，在本实施方案中，为了防止杂质扩散到非预期区域，还可以通过Spike RTA激活杂质。另外，可以通过退火(热处理)将第一栅极绝缘膜140转换为铁电物质。在形成第一栅极绝缘膜140之后的任何时间，可以执行退火并将第一栅极绝缘膜140转换为铁电物质。
随后，如图9所示，接触区域110S、112S、220S、222S和224S形成在栅极电极110和112、第一源极区域220、第一漏极区域222、和第二源极/漏极区域224的表面中。
具体地，在使用溅射方法等将镍(Ni)形成为膜厚度为6nm至8nm的膜之后，在300℃至450℃下进行RTA10秒至60秒，从而将Si上的镍(Ni)与Si结合(换而言之，硅化)。这形成了具有低电阻的接触区域110S、112S、220S、222S和224S。应当注意，可以使用H2SO4/H2O2去除元件隔离区域26等上的未反应的Ni。
这里，通过代替Ni、钴(Co)或镍铂(NiPt)形成膜，也可以在CoSi2或NiSi中形成接触区域110S、112S、220S、222S和224S。优选地，此时的RTA的条件根据进行硅化的金属适当地设定。
应当注意，在前述工艺的同时，还可以在除了形成有半导体存储元件1的区域之外的区域中，形成包括在逻辑电路(例如CMOS)中的场效应晶体管。以这种方式，可以通过较少数量的处理制造安装有包括半导体存储元件1的半导体存储装置10和逻辑电路(例如CMOS)的LSI。然而，在包括在逻辑电路中的场效应晶体管中，栅极绝缘膜包括例如氧化物膜的绝缘体而不是铁电物质。
接下来，如图10所示，在半导体衬底20的整个表面上形成平坦化膜30，并且进一步形成接触插塞300和302。
这里，可以通过使用等离子体CVD方法将SiN形成为膜厚度为10nm至50nm的膜来形成衬垫层。另外，还可以通过低压CVD方法或ALD方法形成衬垫层。在设置衬垫层的情况下，通过在能够对衬垫层和平坦化膜30实现高选择性的条件下进行蚀刻，可以防止过度蚀刻并且以更好的可控性进行蚀刻。另外，还可以将衬垫层形成为施加压缩应力或拉伸应力的层。例如，在以下示例条件下，可以将衬垫层形成为施加压缩应力或拉伸应力的层。
例如，在将衬垫层形成为施加拉伸应力的层的情况下，足以将氮气(N2)气体(500cm3/min至2000cm3/min)、氨气(NH3)气体(500cm3/min至1500cm3/min)、和甲硅烷(SiH4)气体(50cm3/min至300cm3/min)供应到腔室中，以在半导体衬底20的温度为200℃至400℃，成膜压力为0.67kPa至2.0kPa，RF功率为50W至500W下，通过等离子体CVD方法通过化学反应形成膜。此外，在形成膜之后，还可以通过供应氦气(He)气体(10L/min至20L/min)，并且在灯功率为1kW至10kW、温度为400℃至600℃、压力为0.67kPa至2.0kPa下进行紫外线(UltraViolet:Uv)照射处理，来形成施加拉伸应力的衬垫层。
另外，在将衬垫层形成为施加压缩应力的层的情况下，氢气(H2)气体(1000cm3/min至5000cm3/min)、氮气(N2)气体(500cm3/min至2500cm3/min)、氩气(Ar)气体(1000cm3/min至5000cm3/min)、氨气(NH3)气体(50cm3/min至250cm3/min)、和三甲基硅烷((CH3)3SiH)气体(10cm3/min至50cm3/min)供应到腔室中，以在半导体衬底20的温度在400℃至600℃，成膜压力为0.13kPa至0.67kPa，RF功率为50W至500W下，通过等离子体CVD方法通过化学反应形成膜，从而可以形成施加压缩应力的衬里层。
接下来，使用CVD方法等以100nm至500nm的膜厚度将SiO2形成为膜，然后通过CMP方法进行平坦化，从而形成平坦化膜30。随后，在平坦化膜30上进行蚀刻，以在第一源极区域220和第二源极/漏极区域224上方形成开口。
接下来，在通过蚀刻形成的开口处，通过CVD方法等将钛(Ti)和氮化钛(TiN)形成为膜。然后，钨(W)进一步形成膜，并且通过CMP方法进行平坦化，从而形成接触插塞300和302。应当注意，可以使用IMP(离子金属等离子体)等通过溅射方法将Ti和TiN形成为膜。另外，可以通过完全回蚀法来代替CMP方法来进行平坦化。
随后，如图11所示，在平坦化膜30上设置包括布线层42的布线。具体地，通过大马士革镶嵌(damascene)方法，使用例如铜(Cu)的布线材料形成包括布线层42的布线。布线层42形成在每个半导体存储元件1中的接触插塞300上方，因此用作将第一晶体管T1中的第一源极区域220和设置在外部的电源Vs连接的布线。另外，形成在接触插塞302上方的布线用作会在随后的阶段中形成的位线BL的基底。应当注意，包括布线层42的布线可以包括铝(Al)等。
接下来，如图12所示，形成层间绝缘膜50，并且在接触插塞302上方进一步形成触点52。
具体地，使用CVD方法等以100nm至500nm的膜厚度将SiO2形成为膜，然后通过CMP方法进行平坦化，从而形成层间绝缘膜50。
随后，在层间绝缘膜50上进行蚀刻，以在接触插塞302上方的区域中形成开口。接下来，在通过蚀刻形成的开口处，通过CVD方法等将钛(Ti)和氮化钛(TiN)形成为膜。然后，钨(W)进一步形成膜，并且通过CMP方法进行平坦化，从而形成触点52。
随后，在层间绝缘膜50上，形成包括布线层62的层间绝缘膜60。具体地，通过大马士革镶嵌方法，使用例如铜(Cu)的布线材料形成包括布线层62的布线。另外，使用CVD方法等以50nm至200nm的膜厚度将SiO2形成为膜，以掩埋包括布线层62的布线，从而形成层间绝缘膜60。以这种方式，形成如图5所示的根据本实施方案的半导体存储装置10。
布线层62形成在每个半导体存储元件1中的接触插塞302上方，因此用作连接到第二晶体管T2的源极和漏极中的另一个的位线BL。应当注意，包括布线层62的布线可以包括铝(Al)等。另外，通过使用例如铜(Cu)的布线材料同时掩埋触点52和布线层62，还可以将触点52和布线层62形成为双大马士革(dual-damascene)结构。在这种情况下，可以将布线层62形成为具有较低电阻的布线。
[2.第二实施方案]
[2.1.半导体存储元件和半导体存储装置概述]
在本实施方案中，与前述第一实施方案相比，进一步设置第三晶体管T3，以防止写入电压施加到所选择的半导体存储元件1中的第一晶体管T1中的铁电膜。在本实施方案中，设置第三晶体管T3防止外部电场施加到未被选择的半导体存储元件1a，从而可以防止重写存储的信息。在下文中，参考图13和图14，描述根据本申请第二实施方案的半导体存储元件1a和半导体存储装置10a的概述。图13是示出根据本实施方案的半导体存储元件1a的电路配置的电路图。另外，图14是示意性地示出根据本实施方案的半导体存储装置10a的平面结构的说明图。
如图13所示，根据本实施方案的半导体存储元件1a包括第一晶体管T1，连接到第一晶体管T1的漏极的第二晶体管T2，以及连接到第一晶体管T1的栅极的第三晶体管T3。应当注意，与第一实施方案一样，第一晶体管T1的源极经由设置在半导体存储元件1外部的选择晶体管Ts连接到电源Vs。
与第一实施方案一样，同样在本实施方案中，第一晶体管T1是具有至少部分地包括铁电材料的栅极电极膜的场效应晶体管。第二晶体管T2是场效应晶体管，其源极和漏极中的一个连接到第一晶体管的漏极，而源极和漏极中的另一个连接到第二位线BL2。另外，第二晶体管T2具有连接到字线WL的栅极，并且由从字线WL施加的电压来控制沟道的导通和截止。
与第一实施方案一样，在根据本实施方案的第一晶体管T1中，即使在发生偏差的情况下，第一晶体管T1也在写入和擦除状态的任何一个中具有0V或更小的阈值电压(Vt)。另外，在本实施方案中，与第一实施方案中一样，优选地，第二晶体管T2具有抑制泄漏电流的阈值电压。
此外，第三晶体管T3是场效应晶体管，其源极和漏极中的一个连接到第一晶体管T1的栅极，而源极和漏极中的另一个连接到第一位线BL1。另外，第三晶体管T3具有连接到字线WL的栅极，并且由从字线WL施加的电压来控制沟道的导通和截止。
因此，在本实施方案中，在向半导体存储元件1a写入信息的情况下，首先，从字线WL施加电压，以导通第二晶体管T2和第三晶体管T3的每一个中的沟道。接下来，将预定电压施加到第一位线BL1和第二位线BL2，从而将电场施加到第一晶体管T1中的栅极绝缘膜。以这种方式，可以通过外部电场控制第一晶体管T1中的栅极绝缘膜的剩余极化方向，并且将信息写入半导体存储元件1a。
此时，在连接到所选择的字线WL的另一个半导体存储元件1a中，没有电压施加到第一位线BL1和第二位线BL2，因此，不会使电场施加到第一晶体管T1中的栅极绝缘膜。另外，在连接到被选择的第一位线BL1和第二位线BL2的另一个半导体存储元件1a中，尽管电压施加到第一位线BL1和第二位线BL2，但是第二晶体管T2和第三晶体管T3中的沟道截止，因此不会使电场施加到第一晶体管T1中的栅极绝缘膜。因此，在根据本实施方案的半导体存储元件1a中，外部电场不施加到未被选择的半导体存储元件1a，从而可以防止重写存储的信息。
另外，在本实施方案中，当从半导体存储元件1a读取信息时，首先，通过向字线WL施加电压来导通第二晶体管T2和第三晶体管T3中的沟道，并且通过向第一位线BL1施加电压来导通第一晶体管T1中的沟道。接下来，在本实施方案中，选择晶体管Ts中的沟道导通，然后将电压施加到第二位线BL2，从而使电流从第一晶体管T1中的漏极流到源极。然后，可以通过测量在第一晶体管T1中流动的电流，来从半导体存储元件1a读取信息。
此时，在连接到所选择的字线WL的另一个半导体存储元件1a中，没有电压施加到第一位线BL1和第二位线BL2，因此，不会使电场施加到第一晶体管T1。另外，在连接到所选择的第一位线BL1和第二位线BL2的另一个半导体存储元件1a中，尽管电压施加到第一位线BL1和第二位线BL2，但是第二晶体管T2和第三晶体管T3中的沟道截止，因此不会使电场施加到第一晶体管T1。因此，在根据本实施方案的半导体存储元件1a中，即使在读取信息时，外部电场也不会施加到未被选择的半导体存储元件1a，因此可以防止包括在栅极绝缘膜中的铁电膜劣化。
例如，在前述NPTL1和PTL1中公开的技术中，虽然电压低于允许反转极化方向的可逆电压(Vdd)(例如，1/3Vdd、1/2Vdd、2/3Vdd等)，但是电压仍施加至未选择的存储单元(半导体存储元件)中的铁磁膜。因此，重复施加电压有可能导致铁电膜劣化，这导致存储在存储单元中的信息的可靠性降低。然而，在本实施方案中，没有电压施加到未被选择的半导体存储元件1a，因此可以抑制铁电膜的劣化，并且避免存储在半导体存储元件1a中的信息的可靠性降低。
随后，参考图14，描述包括多个半导体存储元件1a的半导体存储装置10a的示意性结构，每个半导体存储元件1a具有图13所示的电路配置。应当注意，在以下描述中，对于与根据第一实施方案的半导体存储元件1的共同点，省略其描述。
如图14所示，半导体存储装置10a包括以阵列布置的多个半导体存储元件1a。具体地，每个半导体存储元件1a设置在图12中由虚线分开的区域中。此外，在该区域中，设置第一晶体管T1，第二晶体管T2和第三晶体管T3。
第一晶体管T1的栅极电极110超出具有绝缘特性的元件隔离区而延伸到激活区域24，并且在共用触点160中连接到第二晶体管T2的源极区域和漏极区域之一。应当注意，第一晶体管T1的栅极电极110为每个半导体存储元件1a单独设置，而不与另一个半导体存储元件1a中的第一晶体管T1的栅极电极110连接。以这种方式，这使得第一晶体管T1能够向每个半导体存储元件1a中的栅极电极110施加电压，从而可以在写入或读取存储在栅极绝缘膜中的信息时抑制对另一个半导体存储元件1a的影响。
第三晶体管T3通过在以第二导电类型掺杂的激活区域24上方设置栅极电极112来形成。另外，夹着栅极电极112的激活区域24的每一个以第一导电类型掺杂，并且包括在第三晶体管T3的漏极区域和源极区域中。
另外，如上所述，第三晶体管T3的源极区域和漏极区域中的一个在共用触点160中连接到第一晶体管T1的栅极电极110。同时，第三晶体管T3的源极区域和漏极区域的另一个经由接触插塞302连接到第一位线BL1。另外，第三晶体管T3的栅极电极112超出具有绝缘特性的元件隔离区域而延伸到激活区域22，并且兼作第二晶体管T2的栅极电极。栅极电极112超出元件隔离区域进一步延伸到另一个半导体存储元件，并且用作字线WL。
例如，多个半导体存储元件1a(其每一个都包括如上所述的第一晶体管T1、第二晶体管T2、和第三晶体管T3)以矩阵形式布置在半导体衬底上，因此用作存储各种信息组的半导体存储装置10a。
[2.2.半导体存储装置的结构]
随后，参考图15描述根据本实施方案的半导体存储装置10a的具体结构。图15是示出根据本实施方案的半导体存储装置10a的平面结构和截面结构的说明图。详细地，图15的下面左侧的平面图示出了半导体存储装置10a的平面结构，在上面左侧示出了在平面图中沿线A-A'截取的截面图，在下面右侧示出了在平面图中沿线B-B'截取的截面图。应当注意，除非另有说明，第三晶体管T3的配置与第二晶体管T2的配置类似。
如图15所示，在半导体衬底20上，激活区域22和24以彼此平行的条带设置，栅极电极110和112设置在激活区域22和24上方，从而形成第一晶体管T1，第二晶体管T2，和第三晶体管T3。此外，第一晶体管T1的栅极，源极和漏极各自通过接触插塞230连接到相应的一条布线；第二晶体管T2的栅极、源极和漏极各自通过接触插塞300连接到相应的一条布线；第三晶体管T3的栅极、源极和漏极各自通过接触插塞302连接到的相应的一条布线，从而配置具有图13所示的电路配置的半导体存储元件1a。此外，大量半导体存储元件1a以阵列形式集成在半导体衬底20上，从而配置成半导体存储装置10a。
激活区域22和24中的每一个都是第二导电类型的区域，并且设置为通过元件隔离区域26彼此隔离的条带。应当注意，激活区域24用作第一晶体管T1和第二晶体管T2中的沟道区域，并且激活区域22用作第三晶体管T3中的沟道区域。
第三源极/漏极区域226是第一导电类型的区域，并且用作第三晶体管T3中的源极区域或漏极区域。第三源极/漏极区域226设置在激活区域24中相对于栅极电极112与栅极电极110设置在同一侧，并且经由共用触点160连接到栅极电极110。
另外，不必说的是，与第一晶体管T1一样，第三晶体管T3中的栅极绝缘膜可以包括铁电材料。以这种方式，可以同时在第一晶体管T1和第三晶体管T3中形成栅极绝缘膜，从而可以简化半导体存储元件1的制造过程。
设置在第三源极/漏极区域226的表面中的接触区域226S降低了接触电阻。另外，接触插塞230设置为通过平坦化膜30。接触插塞230电连接第三晶体管T3的源极和漏极中的另一个以及第一位线BL1(未示出)。
共用触点160设置为通过平坦化膜30，以在栅极电极110和第三源极/漏极区域226上方延伸，以电连接栅极电极110和第三源极/漏极区域226。这使得可以电连接栅极电极110和第三源极/漏极区域226而无需设置单独的布线，从而可以减小半导体存储元件1a的面积。
根据前述结构，可以在较小的平面区域中配置半导体存储元件1a，该半导体存储元件1a可以防止向未被选择的半导体存储元件1a施加电压并且仅向所选择的半导体存储元件1a施加电压。因此，根据本实施方案，可以提高半导体存储元件1a的集成度，从而可以提高半导体存储装置10a(其中集成有半导体存储元件1a)的存储密度。
[2.3.半导体存储装置的制造方法]
随后，参考图16至图18描述制造根据本实施方案的半导体存储装置10a的方法。图14至图16分别是描述根据本实施方案的半导体存储装置10a的每一个制造工艺的平面图和截面图。应当注意，根据本实施方案的制造方法包括与根据如图6至图9所示的第一实施方案的半导体存储装置10的制造方法相同的过程，因此省略对这些过程的描述。
首先，在本实施方案中，还进行根据如图6至图9所示的第一实施方案的半导体存储装置10的每一个制造过程。然后，如图16所示，形成平坦化膜30和接触插塞230、300和302。该过程与根据如图10所示的前述第一实施方案的制造过程类似地进行。应当注意，此时，栅极电极110和第三源极/漏极区域226可以用双插塞直接地连接至彼此，而不通过布线层(共用触点)。以这种方式，可以减小布线区域的面积。
然后，如图17所示，形成布线层42。该过程与根据如图11所示的前述第一实施方案的制造过程类似地进行。应当注意，形成的布线层42连接到第一晶体管T1的源极，以成为连接到电源Vs的电源线。
接下来，如图18所示，形成层间绝缘膜50，并且在接触插塞302上方进一步形成触点52。该过程与根据如图12所示的前述第一实施方案的制造过程类似地进行。
此外，与第一实施方案中一样，形成布线层62，从而可以获得图15所示的半导体存储装置10a。
[3.第三实施方案]
[3.1.写入操作]
作为本申请的第三实施方案，参考图4描述半导体存储元件1的写入操作，其允许通过向半导体衬底20施加偏置电压来执行更稳定的写入。应当注意，写入操作适用于根据前述第一和第二实施方案的任何半导体存储元件1和1a。
如前所述，如图4中的上排所示，当在擦除状态下写入第一晶体管T1时，第一晶体管T1中的铁电膜的向上剩余极化不太可能形成沟道500，这导致第一晶体管T1的阈值电压(Vt)更高。另外，微制造半导体存储元件1导致第一晶体管T1的阈值电压的偏差较大。因此，即使在半导体存储元件1上进行写入操作，由于剩余极化和偏差导致的阈值电压的漂移，存在第一晶体管T1的栅极电极110下方的半导体衬底20的表面中没有形成沟道500的情况。在这种情况下，即使在栅极电极110和半导体衬底20之间存在期望的电位差，也不形成沟道500，因此在栅极电极110下方的半导体衬底20的表面与栅电极110之间仅产生等于或低于期望电位差的电位差。结果，由于施加的电位差较小，存在第一晶体管T1中的铁电膜变成向下极化而不会变为写入状态的情况。
因此，在本实施方案中，在写入操作期间，偏置电压施加到半导体衬底20。更具体地，在如图4所示的写入操作中，例如，高于源电压的电压施加到半导体衬底20。以这种方式，将第一晶体管T1的阈值电压(Vt)控制成较低，从而在第一晶体管T1的栅极电极110下方的半导体衬底20的表面中形成沟道500。因此，沟道500的形成在栅极电极110下方的半导体衬底20的表面与栅极电极110之间产生期望的电位差。然后，该电位差使第一晶体管T1中的铁电膜会在所期望的方向上极化，从而可以将信息写入半导体存储元件1。换而言之，根据本实施方案，可以通过向半导体衬底20施加偏置电压来进行半导体存储元件1的稳定写入。
[3.2读取操作]
接下来，作为本实施方案，参考图19，描述半导体存储元件1的读取操作，其允许通过向半导体衬底20施加偏置电压来执行更稳定的读取。应当注意，读取操作适用于根据前述第一和第二实施方案的任何半导体存储元件1和1a。
另外，图19是示出根据本实施方案的半导体存储元件1中的栅极电压(Vg)与漏极电流(Log(Id))之间的关系的曲线图。另外，在图19中，横坐标表示栅极电压，纵坐标表示漏极电流的对数刻度。另外，右侧的实线所表示的带610表示半导体存储元件1在写入状态下的栅极电压和漏极电流的范围，其中考虑了半导体存储元件1的制造偏差。左侧的虚线所表示的带620表示半导体存储元件1在擦除状态下的栅极电压和漏极电流的范围，其中考虑了半导体存储元件1的制造偏差。因此，带610与带620之间的差异对应于存储窗口600，存储窗口600为阈值电压的漂移量。
如图19所示，半导体存储元件1中的制造偏差使存储窗口600变窄，这导致由半导体存储元件1的极化状态的差异引起的电流差异较小，从而使得难以确定半导体存储元件1的状态。
更具体地，例如，在想要以0V的栅极电压(Vg)从半导体存储元件1读取信息的情况下，存储窗口600的狭窄使得难以确定半导体存储元件1的状态。对此的一个原因在于，在本申请的本实施方案中，第一晶体管T1设定为具有较小的阈值电压(Vt)，因此导致处于写入状态的半导体存储元件1的阈值电压较小。然后，这相应地导致写入状态中的读取电流更高。
然后，在本实施方案中，在读取操作期间，偏置电压施加到半导体衬底20。更具体地，在读取操作中，低于源电压的电压施加到半导体衬底20。以这种方式将第一晶体管T1的阈值电压(Vt)控制为较高。由于这允许在写入状态下为半导体存储元件1设定较低的读取电流，因此可以扩大存储窗口600。换而言之，通过如上所述施加偏置电压来执行读取的状态与在图19中由Vread表示的电压执行读取的状态相同。因此，根据本实施方案，可以通过向半导体衬底20施加偏置电压来进行半导体存储元件1的稳定读取。
[4.总结]
如上所述，在本申请的实施方案中，即使存在制造偏差，第一晶体管T1也形成为在写入和擦除状态的任何一个中具有0V或更小的阈值电压(Vt)。因此，根据本实施方案，在写入和擦除状态的任何一个中，沟道500恒定地形成在第一晶体管T1的栅极电极110下方的半导体衬底20的表面中，并且在栅极电极110和半导体衬底20的表面之间施加期望的电位差。结果，根据本实施方案，可以对第一晶体管T1中的铁电膜进行稳定的写入。
此外，根据本实施方案的半导体存储装置10可以与包括在运算装置等中的半导体电路一起安装在同一个半导体芯片上，以包括在半导体系统中(片上系统：SoC)。另外，根据本实施方案的半导体存储装置10可以安装在允许安装半导体存储装置的各种类型的电气设备中。例如，半导体存储装置10可以安装在各种类型的移动设备(智能电话，平板电脑(个人计算机)等)，膝上型计算机，可穿戴设备，游戏设备，音乐设备，视频设备，数码相机等中，作为用于临时存储储存器或者作为存储器。
[5.补充]
尽管以上参考附图详细描述了本申请的一些优选实施方案，但是本申请的技术范围不限于这些示例。显然，本申请技术领域的普通技术人员将容易在权利要求所描述的技术范围内进行各种改变或修改，并且应当理解，这些自然属于本申请的技术范围。
另外，应当注意，本文描述的效果仅是描述性或说明性的，而不是限制性的。换而言之，除了上述效果之外或代替上述效果，根据本申请的技术可以具有从本文的描述中对于本领域技术人员显而易见的其他效果。
应当注意，以下配置也属于本申请的技术范围。
(1)
一种半导体存储元件，其包括：
第一晶体管，其具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管；以及
第二晶体管，其在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，
所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压。
(2)
根据(1)所述的半导体存储元件，其中
所述第二晶体管具有至少部分地包括铁电材料的栅极绝缘膜。
(3)
根据(1)或(2)所述的半导体存储元件，其中
第一晶体管和第二晶体管是相同导电类型的晶体管。
(4)
根据(3)所述的半导体存储元件，其中
第一晶体管和第二晶体管的每一个都是第一导电类型的晶体管，
第一晶体管的沟道区域包括第二导电类型的杂质，第一晶体管的沟道区域包括的第二导电类型的杂质的浓度低于第二晶体管中的沟道区域包括的第二导电类型的杂质的浓度，第二导电类型是与第一导电类型相反的导电类型。
(5)
根据(1)至(3)中任一项所述的半导体存储元件，其中
第一晶体管是第一导电类型的晶体管，
第一晶体管的沟道区域包括第一导电类型的杂质，第一晶体管的沟道区域包括的第一导电类型的杂质的浓度低于第一晶体管的源极/漏极区域中包括的第一导电类型的杂质的浓度。
(6)
根据(1)至(5)中任一项所述的半导体存储元件，进一步包括第三晶体管，所述第三晶体管在源极和漏极中的一个处连接到所述第一晶体管的栅极。
(7)
根据(6)所述的半导体存储元件，其中
所述第三晶体管具有至少部分地包括铁电材料的栅极绝缘膜。
(8)
一种半导体存储装置，其包括以矩阵布置的多个半导体存储元件，
所述多个半导体存储元件各自包括第一晶体管和第二晶体管，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管，所述第二晶体管在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压。
(9)
一种半导体系统，其包括：
半导体存储装置；以及
运算装置，其连接到所述半导体存储装置，
所述半导体存储装置和运算装置安装在一个半导体芯片上，
所述半导体存储装置包括以矩阵布置的多个半导体存储元件，所述多个半导体存储元件各自包括第一晶体管和第二晶体管，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管，所述第二晶体管在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压。
(10)
一种控制半导体元件的方法，其为控制包括晶体管的半导体存储元件的方法，所述晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述晶体管是写入信息的晶体管，所述方法包括：
在写入和在读取信息时，通过向设置有半导体存储元件的半导体衬底施加电压，来控制晶体管的阈值电压。
[附图标记]
1，1a 半导体存储元件
10、10a 半导体存储装置
20、20a 半导体衬底
22、24 激活区域
26 元件隔离区域
30 平坦化膜
40、50、60 层间绝缘膜
42、62、64 布线层
52 触点
110、110A、112 栅极电极
110S、112S、220S、222S、224S、226S 接触区域
140 第一栅极绝缘膜
142 第二栅极绝缘膜
150、152 侧壁绝缘膜
160 共用触点
220 第一源极区域
222 第一漏极区域
224 第二源极/漏极区域
226 第三源极/漏极区域
230、300、302 接触插塞
500 沟道
600 存储窗口
610、620 带
BL 位线
BL1 第一位线
BL2 第二位线
T1、T1a 第一晶体管
T2 第二晶体管
T3 第三晶体管
Ts 选择晶体管
WL 字线
WL1 第一字线
WL2 第二字线
Vs 电源。

Claims (8)

1.一种半导体存储元件，其包括：
第一晶体管，其具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管；以及
第二晶体管，其在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，
所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压，
所述第一晶体管和所述第二晶体管各自都是第一导电类型的晶体管，
所述第一晶体管的沟道区域包括第二导电类型的杂质，所述第一晶体管的沟道区域包括的第二导电类型的杂质的浓度低于第二晶体管中的沟道区域包括的第二导电类型的杂质的浓度，第二导电类型是与第一导电类型相反的导电类型。
2.根据权利要求1所述的半导体存储元件，其中，
所述第二晶体管具有至少部分地包括铁电材料的栅极绝缘膜。
3.根据权利要求1所述的半导体存储元件，其中，
所述第一晶体管的沟道区域包括第一导电类型的杂质，所述第一晶体管的沟道区域包括的第一导电类型的杂质的浓度低于第一晶体管的源极/漏极区域中包括的第一导电类型的杂质的浓度。
4.根据权利要求1所述的半导体存储元件，进一步包括第三晶体管，所述第三晶体管在源极和漏极中的一个处连接到所述第一晶体管的栅极。
5.根据权利要求4所述的半导体存储元件，其中，
所述第三晶体管具有至少部分地包括铁电材料的栅极绝缘膜。
6.一种半导体存储装置，其包括以矩阵布置的多个半导体存储元件，
所述多个半导体存储元件各自包括第一晶体管和第二晶体管，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管，所述第二晶体管在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压，
所述第一晶体管和所述第二晶体管各自都是第一导电类型的晶体管，
所述第一晶体管的沟道区域包括第二导电类型的杂质，所述第一晶体管的沟道区域包括的第二导电类型的杂质的浓度低于第二晶体管中的沟道区域包括的第二导电类型的杂质的浓度，第二导电类型是与第一导电类型相反的导电类型。
7.一种半导体系统，其包括：
半导体存储装置；以及
运算装置，其连接到所述半导体存储装置，
所述半导体存储装置和运算装置安装在一个半导体芯片上，
所述半导体存储装置包括以矩阵布置的多个半导体存储元件，所述多个半导体存储元件各自包括第一晶体管和第二晶体管，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管，所述第二晶体管在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压，
所述第一晶体管和所述第二晶体管是第一导电类型的晶体管，
所述第一晶体管的沟道区域包括第二导电类型的杂质，所述第一晶体管的沟道区域包括的第二导电类型的杂质的浓度低于第二晶体管中的沟道区域包括的第二导电类型的杂质的浓度，第二导电类型是与第一导电类型相反的导电类型。
8.一种控制半导体元件的方法，其为控制包括第一晶体管和第二晶体管的半导体存储元件的方法，所述第一晶体管具有至少部分地包括铁电材料的栅极绝缘膜，所述第一晶体管是写入信息的晶体管，所述第二晶体管在源极和漏极的一个处连接到所述第一晶体管的源极或漏极，所述第一晶体管在写入信息时具有小于0V的阈值电压，在擦除信息时具有小于0V的阈值电压，
所述第一晶体管和所述第二晶体管各自都是第一导电类型的晶体管，
所述第一晶体管的沟道区域包括第二导电类型的杂质，所述第一晶体管的沟道区域包括的第二导电类型的杂质的浓度低于第二晶体管中的沟道区域包括的第二导电类型的杂质的浓度，第二导电类型是与第一导电类型相反的导电类型，
所述方法包括：
在写入和在读取所述信息时，通过向设置有所述半导体存储元件的半导体衬底施加电压，来控制所述第一晶体管的阈值电压。
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