JP2020161816A - 半導体記憶装置 - Google Patents

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Yu Sakuma
悠 佐久間
英典 宮川
Hidenori Miyagawa
英典 宮川
章輔 藤井
Akisuke Fujii
章輔 藤井
究 佐久間
Kiwamu Sakuma
究 佐久間
史隆 荒井
Fumitaka Arai
史隆 荒井
都文 鈴木
Kunifumi Suzuki
都文 鈴木
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Abstract

【課題】好適に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された複数の第１半導体部と、第１方向に延伸し第１方向と交差する第２方向から複数の第１半導体部に対向する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられた第１絶縁部と、第１方向において第１ゲート電極と離間する第１配線と、第１ゲート電極の第１方向の一端及び第１配線に接続された第２半導体部と、第２半導体部に対向する第２ゲート電極と、第２半導体部及び第２ゲート電極の間に設けられた第２絶縁部と、を備える。【選択図】図７

Description

以下に記載された実施形態は、半導体記憶装置に関する。
三次元状に配列された複数のメモリトランジスタを含む半導体記憶装置が知られている。この様な半導体記憶装置では、例えば、メモリトランジスタのチャネル領域として機能する半導体部、又は、メモリトランジスタのゲート電極として機能する導電部が、基板の表面と交差する方向に延伸している。また、メモリトランジスタのゲート絶縁膜は、フローティングゲート又は窒化シリコン部等の電荷蓄積部、強誘電体部、又はその他のデータの記録が可能なメモリ部を含む。
特開２０１６−１７１２４３号公報
好適に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された複数の第１半導体部と、第１方向に延伸し第１方向と交差する第２方向から複数の第１半導体部に対向する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられた第１絶縁部と、第１方向において第１ゲート電極と離間する第１配線と、第１ゲート電極の第１方向の一端及び第１配線に接続された第２半導体部と、第２半導体部に対向する第２ゲート電極と、第２半導体部及び第２ゲート電極の間に設けられた第２絶縁部と、を備える。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向において基板から離間して設けられ、第１方向と交差する第２方向に延伸する第１半導体部と、第１方向に延伸する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられ、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含み、結晶構造として直方晶を含む第１絶縁部と、第１半導体部及び第１絶縁部の間に設けられた第１導電部と、第１半導体部及び第１導電部の間に設けられた第２絶縁部と、を備える。第１導電部の第１半導体部に対する対向面の面積は、第１導電部の第１ゲート電極に対する対向面の面積よりも大きい。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１半導体部と、第１方向と交差する第２方向に延伸する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられ、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含み、結晶構造として直方晶を含む第１絶縁部と、第１半導体部及び第１絶縁部の間に設けられた第１導電部と、第１半導体部及び第１導電部の間に設けられた第２絶縁部と、を備える。第１方向、並びに、第１方向及び第２方向と交差する第３方向に延伸し、第１半導体部の一部、第１ゲート電極の一部、第１絶縁部の一部、第１導電部の一部及び第２絶縁部の一部を含む断面を第１の断面とすると、第１半導体部は、第１の断面において、第１方向に延伸する第１部分と、第１部分に接続され第３方向における位置が第１部分の第３方向における位置よりも第１ゲート電極に近く第１導電部の第１方向の一方側の側面に対向する第２部分と、第１部分に接続され第３方向における位置が第１部分の第３方向における位置よりも第１ゲート電極に近く第１導電部の第１方向の他方側の側面に対向する第３部分と、を備える。
一の実施形態に係る半導体記憶装置は、第１方向に延伸し第１方向と交差する第２方向において隣り合う第１半導体部及び第２半導体部と、第１半導体部及び第２半導体部の間に設けられ第１方向において隣り合う第１ゲート電極及び第２ゲート電極と、を備える。また、この半導体記憶装置は、第１半導体部及び第１ゲート電極の間に設けられた第１絶縁部、第１半導体部及び第１絶縁部の間に設けられた第１導電部、及び、第１半導体部及び第１導電部の間に設けられた第２絶縁部を備える。また、この半導体記憶装置は、第１半導体部及び第２ゲート電極の間に設けられた第３絶縁部、第１半導体部及び第３絶縁部の間に設けられた第２導電部、及び、第１半導体部及び第２導電部の間に設けられた第４絶縁部を備える。また、この半導体記憶装置は、第２半導体部及び第１ゲート電極の間に設けられた第５絶縁部、第２半導体部及び第５絶縁部の間に設けられた第３導電部、及び、第２半導体部及び第３導電部の間に設けられた第６絶縁部を備える。また、この半導体記憶装置は、第２半導体部及び第２ゲート電極の間に設けられた第７絶縁部、第２半導体部及び第７絶縁部の間に設けられた第４導電部、及び、第２半導体部及び第４導電部の間に設けられた第８絶縁部を備える。第１絶縁部、第３絶縁部、第５絶縁部及び第７絶縁部は、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含み、結晶構造として直方晶を含む。第１半導体部は、第１導電部に対向する第１部分と、第２導電部に対向する第２部分と、第１部分及び第２部分の間に設けられた第３部分と、を備える。第２半導体部は、第３導電部に対向する第４部分と、第４導電部に対向する第５部分と、第４部分及び第５部分の間に設けられた第６部分と、を備える。第１導電部、第１絶縁部、第１ゲート電極、第５絶縁部及び第３導電部の第２方向における長さを第１の長さとし、第２導電部、第３絶縁部、第２ゲート電極、第７絶縁部及び第４導電部の第２方向における長さを第２の長さとし、第１半導体部の第３部分及び第２半導体部の第６部分の間の第２方向における距離を第１の距離とすると、第１の長さは第１の距離よりも大きく、第２の長さは第１の距離よりも大きい。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向において基板から離間して設けられ、第１方向と交差する第２方向に延伸する第１半導体部と、第１方向に延伸する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられ、強誘電体を含む第１絶縁部と、第１半導体部及び第１絶縁部の間に設けられた第１導電部と、第１半導体部及び第１導電部の間に設けられた第２絶縁部と、を備える。第１導電部の第１半導体部に対する対向面の面積は、第１導電部の第１ゲート電極に対する対向面の面積よりも大きい。
一の実施形態に係る半導体記憶装置は、第１方向に延伸する第１半導体部と、第１方向と交差する第２方向に延伸する第１ゲート電極と、第１半導体部及び第１ゲート電極の間に設けられ、強誘電体を含む第１絶縁部と、第１半導体部及び第１絶縁部の間に設けられた第１導電部と、第１半導体部及び第１導電部の間に設けられた第２絶縁部と、を備える。第１方向、並びに、第１方向及び第２方向と交差する第３方向に延伸し、第１半導体部の一部、第１ゲート電極の一部、第１絶縁部の一部、第１導電部の一部及び第２絶縁部の一部を含む断面を第１の断面とすると、第１半導体部は、第１の断面において、第１方向に延伸する第１部分と、第１部分に接続され第３方向における位置が第１部分の第３方向における位置よりも第１ゲート電極に近く第１導電部の第１方向の一方側の側面に対向する第２部分と、第１部分に接続され第３方向における位置が第１部分の第３方向における位置よりも第１ゲート電極に近く第１導電部の第１方向の他方側の側面に対向する第３部分と、を備える。
第１実施形態に係る半導体記憶装置の模式的な図である。 同半導体記憶装置の模式的な等価回路である。 同半導体記憶装置の構成例を示す模式的な斜視図である。 同構成例を示す模式的な斜視図である。 同構成例を示す模式的な斜視図である。 同構成例を示す模式的なＹＺ断面図である。 同構成例を示す模式的なＸＺ断面図である。 同構成例を示す模式的なＸＹ断面図である。 同構成例を示す模式的なＸＹ断面図である。 同構成例を示す模式的なＸＹ断面図である。 同構成例の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置を示す模式的なＸＺ断面図である。 第２実施形態に係る半導体記憶装置の構成例を示す模式的なＹＺ断面図である。 同構成例を示す模式的なＸＺ断面図である。 同構成例を示す模式的なＸＺ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＺ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＹ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＺ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＹ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＹ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＹ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＹ断面図である。 変形例に係る半導体記憶装置の構成例を示す模式的なＸＺ断面図である。 第３実施形態に係る半導体記憶装置の構成例を示す模式的なＸＺ断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、各図面は模式的なものであり、一部の構成等が省略される場合がある。また、各実施形態において共通の部分には共通の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の模式的な図である。本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに電圧を供給する図示しない周辺回路と、を備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０〜ＭＬｋ（ｋは自然数）と、トランジスタ層ＴＬと、を備える。
複数のメモリ層ＭＬ０〜ＭＬｋには、それぞれ、ドレイン選択線ＳＧＤ０〜ＳＧＤｋと、ソース選択線ＳＧＳ０〜ＳＧＳｋと、が接続されている。また、複数のメモリ層ＭＬ０〜ＭＬｋには、複数のビット線ＢＬ０〜ＢＬｌ（ｌは自然数）と、ソース線ＳＬと、が共通に接続されている。
トランジスタ層ＴＬには、複数のグローバルワード線ＧＷＬａ０〜ＧＷＬａｍ，ＧＷＬｂ０〜ＧＷＬｂｍ（ｍは自然数）が接続されている。また、トランジスタ層ＴＬには、複数のワード線選択線ＳＧＷａ０〜ＳＧＷａｌ，ＳＧＷｂ０〜ＳＧＷｂｌが接続されている。
図２は、ビット線ＢＬ１及びソース線ＳＬの間に接続された構成を例示する模式的な等価回路図である。図２にはビット線ＢＬ１及びソース線ＳＬの間に接続された構成を例示しているが、その他のビット線ＢＬ０，ＢＬ２〜ＢＬｌ及びソース線ＳＬの間にも、同様の構成が接続されている。
ビット線ＢＬ１及びソース線ＳＬの間には、メモリ層ＭＬ０〜ＭＬｋに対応する複数のメモリグループＭＧが並列に接続されている。また、これら複数のメモリグループＭＧには、トランジスタ層ＴＬに対応するトランジスタグループＴＧが共通に接続されている。
メモリグループＭＧは、ビット線ＢＬ１及びソース線ＳＬの間に並列に接続された２つのメモリストリングＭＳａ，ＭＳｂを備える。また、メモリグループＭＧは、メモリストリングＭＳａ，ＭＳｂ及びビット線ＢＬの間に設けられたドレイン選択トランジスタＳＴＤと、メモリストリングＭＳａ，ＭＳｂ及びソース線ＳＬの間に設けられたソース選択トランジスタＳＴＳと、を備える。
メモリストリングＭＳａは、直列に接続された複数のメモリセルＭＣａ０〜ＭＣａｍを備える。これら複数のメモリセルＭＣａ０〜ＭＣａｍは、半導体部と、この半導体部に対向するゲート電極と、これら半導体部及びゲート電極の間に設けられたゲート絶縁膜と、を備える電界効果型のトランジスタである。ゲート絶縁膜の電気的特性は書込動作及び消去動作に応じて変化し、これに伴ってメモリセルＭＣのしきい値電圧も変化する。メモリセルＭＣａ０〜ＭＣａｍは、これによって１ビット又は複数ビットのデータを記憶可能である。メモリセルＭＣａ０〜ＭＣａｍのゲート電極には、それぞれ、ローカルワード線ＬＷＬａ０〜ＬＷＬａｍが接続されている。これら複数のローカルワード線ＬＷＬａ０〜ＬＷＬａｍは、それぞれ、各メモリ層ＭＬ０〜ＭＬｋに含まれる複数のメモリセルＭＣａ０〜ＭＣａｍのゲート電極に共通に接続されている。
メモリストリングＭＳｂは、直列に接続された複数のメモリセルＭＣｂ０〜ＭＣｂｍを備える。これら複数のメモリセルＭＣｂ０〜ＭＣｂｍは、メモリセルＭＣａ０〜ＭＣａｍと同様に構成されている。メモリセルＭＣｂ０〜ＭＣｂｍのゲート電極には、それぞれ、ローカルワード線ＬＷＬｂ０〜ＬＷＬｂｍが接続されている。これら複数のローカルワード線ＬＷＬｂ０〜ＬＷＬｂｍは、それぞれ、各メモリ層ＭＬ０〜ＭＬｋに含まれる複数のメモリセルＭＣｂ０〜ＭＣｂｍのゲート電極に共通に接続されている。
ドレイン選択トランジスタＳＴＤのゲート電極には、ドレイン選択線ＳＧＤ０〜ＳＧＤｋのいずれかが接続されている。尚、同一のメモリ層ＭＬｚ（ｚは０以上ｋ以下の整数）に含まれる複数のドレイン選択トランジスタＳＴＤのゲート電極には、それぞれ、ドレイン選択線ＳＧＤｚが共通に接続されている。
ソース選択トランジスタＳＴＳのゲート電極には、ソース選択線ＳＧＳ０〜ＳＧＳｋのいずれかが接続されている。尚、同一のメモリ層ＭＬｚに含まれる複数のソース選択トランジスタＳＴＳのゲート電極には、それぞれ、ソース選択線ＳＧＳｚが共通に接続されている。
トランジスタグループＴＧは、複数のローカルワード線ＬＷＬａ０〜ＬＷＬａｍ及びグローバルワード線ＧＷＬａ０〜ＧＷＬａｍの間にそれぞれ接続された複数のワード線選択トランジスタＳＴＷａ０〜ＳＴＷａｍを備える。これらのゲート電極には、ワード線選択線ＳＧＷａ０〜ＳＧＷａｌが共通に接続されている。また、トランジスタグループＴＧは、複数のローカルワード線ＬＷＬｂ０〜ＬＷＬｂｍ及びグローバルワード線ＧＷＬｂ０〜ＧＷＬｂｍの間にそれぞれ接続された複数のワード線選択トランジスタＳＴＷｂ０〜ＳＴＷｂｍを備える。これらのゲート電極には、ワード線選択線ＳＧＷｂ０〜ＳＧＷｂｌが共通に接続されている。
次に、図３〜図１０を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。
図３は、本実施形態に係る半導体記憶装置の構成例について説明するための模式的な斜視図である。図４は、図３に示した構造から、ビット線ＢＬ０〜ＢＬｌが設けられるビット線層ＢＬＬ、及び、グローバルワード線ＧＷＬａ０〜ＧＷＬａｍ，ＧＷＬｂ０〜ＧＷＬｂｍが設けられるワード線層ＷＬＬを省略した模式的な斜視図である。図５は、図４に示した構造からトランジスタ層ＴＬを省略した模式的な斜視図である。尚、図４においては、複数の導電部２２０のうちの一部が省略されている。図３についても同様である。
図６は、同構成例について説明するための模式的なＹＺ断面図である。図６中に点線で示した構成は、図６に示す断面と異なる断面に表れる構成を模式的に示している。図７は、同構成例について説明するための模式的なＸＺ断面図である。
図８及び図９は、メモリ層ＭＬ０〜ＭＬｋの一部の構成を示す模式的なＸＹ断面図である。図１０は、トランジスタ層ＴＬの一部の構成に対応する模式的なＸＹ断面図である。
図３に示す様に、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられたメモリセルアレイＭＣＡと、を備える。メモリセルアレイＭＣＡは、Ｚ方向に配列された複数のメモリ層ＭＬ０〜ＭＬｋと、その上方に設けられたトランジスタ層ＴＬと、その上方に設けられたワード線層ＷＬＬと、その上方に設けられたビット線層ＢＬＬと、を備える。以下、これらの構成について、順に説明する。
まず、メモリ層ＭＬ０〜ＭＬｋについて説明する。メモリ層ＭＬ０〜ＭＬｋは、図５に示す様に、それぞれ、Ｘ方向に配列されＹ方向に延伸する複数の半導体部１１０と、これら複数の半導体部１１０の間においてＹ方向に配列された複数の導電部１２０の一部と、半導体部１１０及び導電部１２０の間に設けられたゲート絶縁膜１３０と、を備える。また、メモリ層ＭＬ０〜ＭＬｋは、それぞれ、Ｘ方向に並ぶ複数の半導体部１１０のＹ方向の端部に対向する導電部１４０と、半導体部１１０及び導電部１４０の間に設けられたゲート絶縁膜１５０と、を備える。
半導体部１１０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体部１１０のＸ方向の一方側の側面は複数の導電部１２０と対向し、メモリセルＭＣａ０〜ＭＣａｍのチャネル領域として機能する。半導体部１１０のＸ方向の他方側の側面は複数の導電部１２０と対向し、メモリセルＭＣｂ０〜ＭＣｂｍのチャネル領域として機能する。半導体部１１０のＹ方向の一端部のＸ方向の両側面及びＹ方向の側面は導電部１４０と対向し、ドレイン選択トランジスタＳＴＤのチャネル領域として機能する。また、図６に示す様に、半導体部１１０のＹ方向の他端部も導電部１４０と対向し、ソース選択トランジスタＳＴＳのチャネル領域として機能する。尚、半導体部１１０の一端部及び他端部は、それぞれ、導電部４２０及び導電部３３０に接続されている。
導電部１２０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。図８に示す様に、導電部１２０は例えば、略四角柱状の形状を有する。尚、図示の例において、導電部１２０のメモリ層ＭＬ０〜ＭＬｋに含まれる部分のＸ方向の幅は、メモリ層ＭＬ０〜ＭＬｋに含まれない部分のＸ方向の幅よりも小さい。Ｙ方向に並ぶ２つの導電部１２０の間には、酸化シリコン（ＳｉＯ２）等の絶縁部１２１が設けられる。図７に示す様に、導電部１２０はＺ方向に延伸し、ローカルワード線ＬＷＬａｙ又はローカルワード線ＬＷＬｂｙ（ｙは０以上ｍ以下の整数）として機能する。また、例えばローカルワード線ＬＷＬａｙに対応する導電部１２０のＸ方向の一方側の側面はメモリ層ＭＬ０〜ＭＬｋに含まれる半導体部１１０の側面に対向し、ビット線ＢＬｘに接続されたメモリセルＭＣａ０〜ＭＣａｍのゲート電極として機能する。また、導電部１２０のＸ方向の他方側の側面はメモリ層ＭＬ０〜ＭＬｋに含まれる半導体部１１０の側面に対向し、ビット線ＢＬｘ−１に接続されたメモリセルＭＣａ０〜ＭＣａｍのゲート電極として機能する。同様に、ローカルワード線ＬＷＬａｙに対応する導電部１２０のＸ方向の側面はメモリ層ＭＬ０〜ＭＬｋに含まれる半導体部１１０の側面に対向し、ビット線ＢＬｘ及びビット線ＢＬｘ＋１に接続されたメモリセルＭＣｂ０〜ＭＣｂｍのゲート電極として機能する。
尚、ローカルワード線ＬＷＬａ０〜ＬＷＬａｍに対応する導電部１２０は、Ｘ方向及びＹ方向にマトリクス状に配列されている。また、ローカルワード線ＬＷＬｂ０〜ＬＷＬｂｍに対応する導電部１２０は、Ｘ方向及びＹ方向にマトリクス状に配列されている。また、ローカルワード線ＬＷＬａ０〜ＬＷＬａｍに対応する導電部１２０と、ローカルワード線ＬＷＬｂ０〜ＬＷＬｂｍに対応する導電部１２０とでは、Ｙ方向における位置が異なっている。例えば、ローカルワード線ＬＷＬａ０に対応する導電部１２０のＹ方向における位置（例えば、ＸＹ断面における中心位置又は重心の位置）は、ローカルワード線ＬＷＬｂ０に対応する導電部１２０のＹ方向における位置、及び、ローカルワード線ＬＷＬｂ１に対応する導電部１２０のＹ方向における位置の間に設けられている。
ゲート絶縁膜１３０は、図８に示す様に、例えば、強誘電体部１３１と、酸化シリコン等の絶縁膜１３２と、を備える。
強誘電体部１３１は、例えば、直方晶の酸化ハフニウムを含んでも良い。強誘電体膜に含まれる酸化ハフニウムは直方晶を主とするものでも良い。より具体的には、強誘電体膜に含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）を主とするものでも良い。強誘電体膜に含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多くても良い。なお、直方晶は斜方晶とも称される。
また、強誘電体部１３１は、例えば、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、シリコン（Ｓｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）及びバリウム（Ｂａ）の少なくとも一つが添加物として添加された膜等である。強誘電体部１３１は、例えば、Ｈｆ１−ｘＭｘＯ２−ｙ（Ｍは上記添加物のいずれか。ｘは０より大きく１より小さい。ｙは０より大きく２より小さい。）を含む。
酸化ハフニウムに強誘電性を発現させる観点から、上記添加元素の濃度は０．１原子％以上６０％以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、添加元素の種類によって異なる。例えば、添加元素がシリコン（Ｓｉ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、３原子％以上７原子％以下である。例えば、添加元素がバリウム（Ｂａ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、０．１原子％以上３原子％以下である。例えば、添加元素がジルコニウム（Ｚｒ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、１０原子％以上６０原子％以下である。
導電部１４０（図９）は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電部１４０は、例えば図９に示す様に、略櫛状の形状を備える。即ち、Ｘ方向に配列されＹ方向に延伸する複数の第１部分１４１と、Ｘ方向に延伸し複数の第１部分１４１に接続された第２部分１４２と、を備える。複数の第１部分１４１は、それぞれ半導体部１１０の一端部又は他端部のＸ方向の側面に対向し、ドレイン選択トランジスタＳＴＤ又はソース選択トランジスタＳＴＳのゲート電極として機能する。第２部分１４２は、ドレイン選択線ＳＧＤｚ又はソース選択線ＳＧＳｚとして機能する。尚、図６に例示する様に、各メモリ層ＭＬ０〜ＭＬｋに配置された導電部１４０には、それぞれ、コンタクト１４３が接続されている。
ゲート絶縁膜１５０は、例えば、酸化シリコン等を含む。
次に、トランジスタ層ＴＬについて説明する。トランジスタ層ＴＬは、図４に示す様に、導電部１２０に対応してＸ方向及びＹ方向に配列された複数の半導体部２１０と、Ｘ方向に配列されＹ方向に延伸し複数の半導体部２１０の一方側又は他方側の側面に対向する複数の導電部２２０と、を備える。また、トランジスタ層ＴＬは、図１０に示す様に、半導体部２１０及び導電部２２０の間に設けられたゲート絶縁膜２３０を備える。
半導体部２１０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体部２１０のＸ方向の両側面は導電部２２０に対向し、ワード線選択トランジスタＳＴＷａｙ，ＳＴＷｂｙのチャネル領域として機能する。Ｙ方向に並ぶ２つの半導体部２１０の間には、絶縁部１２１が設けられる。図７に示す様に、半導体部２１０は複数の導電部１２０に対応して設けられ、半導体部２１０の下端は導電部１２０に接続されている。従って、図１０に示す様に、ローカルワード線ＬＷＬａ０〜ＬＷＬａｍに対応する導電部１２０に接続された半導体部２１０のＹ方向における位置と、ローカルワード線ＬＷＬｂ０〜ＬＷＬｂｍに対応する導電部１２０に接続された半導体部２１０のＹ方向における位置とでは、Ｙ方向における位置が異なっている。
導電部２２０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。図１０に示す様に、導電部２２０はＹ方向に延伸し、ワード線選択線ＳＧＷａｘ，ＳＧＷｂｘ（ｘは０以上ｌ以下の整数）として機能する。また、導電部２２０はＹ方向に配列された複数の半導体部２１０のＸ方向の側面に対向し、ワード線選択トランジスタＳＴＷａ０〜ＳＴＷａｍ，ＳＴＷｂ０〜ＳＴＷｂｍのゲート電極として機能する。Ｘ方向に並ぶ２つの導電部２２０の間には、酸化シリコン等の絶縁部２２１が設けられている。
ゲート絶縁膜２３０は、例えば、酸化シリコン等を含む。図７に示す様に、本実施形態に係るゲート絶縁膜２３０は、導電部２２０の上面、下面及びＸ方向の側面を覆う。ただし、ゲート絶縁膜２３０の具体的な構成は適宜変更可能であり、導電部２２０の上面及び下面を覆っていなくても良い。
次に、ワード線層ＷＬＬについて説明する。ワード線層ＷＬＬは、例えば図６に示す様に、Ｙ方向に並ぶ複数の導電部３１０及び導電部３２０を備える。
導電部３１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電部３１０は、例えば図７に示す様にＸ方向に延伸し、Ｘ方向に並ぶ複数の半導体部２１０の上端に共通に接続されている。導電部３１０は、それぞれ、グローバルワード線ＧＷＬａｙ，ＧＷＬｂｙとして機能する。
導電部３２０（図６）は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電部３２０は、例えば図６に示す様に、Ｚ方向に延伸する導電部３３０を介して、メモリ層ＭＬ０〜ＭＬｋの半導体部１１０に共通に接続されている。導電部３２０はソース線ＳＬとして機能する。導電部３３０はソース線コンタクトＳＬＣとして機能する。
次に、ビット線層ＢＬＬについて説明する。ビット線層ＢＬＬは、例えば図３に示す様に、Ｘ方向に並びＹ方向に延伸する複数の導電部４１０を備える。
導電部４１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。図６に示す様に、導電部４１０は、Ｚ方向に延伸する導電部４２０を介して、メモリ層ＭＬ０〜ＭＬｋの半導体部１１０に共通に接続されている。導電部４１０は、ビット線ＢＬｘとして機能する。導電部４２０はビット線コンタクトＢＬＣとして機能する。
［製造方法］
次に、図１１〜図３９を参照して、図３〜図１０を参照して説明した構成の製造方法を例示する。図１１、図１５、図１９、図２１、図２３、図２５、図２７、図２９〜図３３、は、図７に対応するＸＺ断面図である。図１２、図１３、図３４、図３５は、図６に対応するＹＺ断面図である。図１４、図１８、図２０、図２２、図２４、図２６、図２８は、図８に対応するＸＹ断面図である。図１６、図１７、図３６〜図３９は、図９に対応するＸＹ断面図である。
同製造方法においては、例えば図１１に例示する様に、基板Ｓ（図３）の上方に複数の半導体部１１０Ａ及び絶縁部１１１を交互に形成する。また、この構造の上面に、絶縁部１１１と、窒化シリコン（Ｓｉ３Ｎ４）等の犠牲膜２２０Ａと、絶縁部１１１と、を形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、図１１に例示する構造に対して図示しないビアホールを形成し、図１２に例示する様に、このビアホールを介して半導体部１１０Ａの一部を選択的に除去する。ビアホールの形成は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。半導体部１１０Ａの除去は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１３に例示する様に、上記ビアホールを介して、絶縁部１１１の上面及び下面、並びに、半導体部１１０Ａの側面に、酸化シリコン等の絶縁部１５０Ａと、窒化チタン及びタングステンの導電部１４０Ａと、を形成する。この工程は、例えば、ＣＶＤの方法によって行う。
次に、例えば図１４及び図１５に例示する様に、図１３に例示した構造に対して複数のメモリトレンチＭＴを形成する。メモリトレンチＭＴは、Ｘ方向に配列され、Ｚ方向及びＹ方向に延伸する。これにより、Ｚ方向に積層された複数の半導体部１１０ＡがＸ方向に分断され、複数の半導体部１１０が形成される。
尚、例えば図１６及び図１７に例示する様に、メモリトレンチＭＴのＹ方向の端部は、導電部１４０Ａに達する。従って、メモリトレンチＭＴが形成されると、導電部１４０Ａは略櫛状に形成される。
次に、例えば図１８及び図１９に例示する様に、メモリトレンチＭＴに絶縁部１２１を形成する。また、Ｚ方向に延伸し絶縁部１２１を貫通するホールＡＨを形成する。絶縁部１２１の形成は、例えば、ＣＶＤ等の方法によって行われる。ホールＡＨの形成は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図２０及び図２１に例示する様に、ホールＡＨを介して、半導体部１１０の一部を選択的に除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２２及び図２３に例示する様に、ホールＡＨを介して、半導体部１１０及び絶縁部１１１の露出面に対して絶縁膜１３２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。絶縁膜１３２は、ホールＡＨが埋め込まれない程度に薄く形成される。
次に、例えば図２４及び図２５に例示する様に、ホールＡＨを介して、絶縁膜１３２に強誘電体部１３１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。強誘電体部１３１は、ホールＡＨが埋め込まれない程度に薄く形成される。
次に、例えば図２６及び図２７に例示する様に、ホールＡＨを介して強誘電体部１３１及び絶縁膜１３２の一部を除去し、強誘電体部１３１及び絶縁膜１３２をＺ方向に分断する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２８及び図２９に例示する様に、ホールＡＨを介して絶縁部１１１の一部を選択的に除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。尚、図２８中に点線で示した部分は、図２８に示す断面と異なる断面に表れるホールＡＨの内周面を模式的に示している。
次に、例えば図３０に例示する様に、ホールＡＨの内部に導電部１２０を形成する。この工程は、例えば、ＣＶＤ及びウェットエッチング等の方法によって行われる。これにより、図８に例示した様な構造が形成される。
次に、例えば図３１に例示する様に、導電部１２０の一部を除去し、ホールＡＨの内部に半導体部２１０を形成する。導電部１２０の除去は、例えば、ウェットエッチング等の方法によって行われる。半導体部２１０の形成は、例えば、ＣＶＤ及びＲＩＥによるエッチバック等の方法によって行われる。
次に、例えば図３２に例示する様に、トレンチＧＴを形成する。トレンチＧＴは、Ｘ方向に隣り合う２つの絶縁部１２１（メモリトレンチＭＴ）の間に設けられ、Ｚ方向及びＹ方向に延伸する。これにより、犠牲膜２２０ＡがＸ方向に分断される。
次に、例えば図３３に例示する様に、トレンチＧＴを介して犠牲膜２２０Ａを除去し、ゲート絶縁膜２３０及び導電部２２０を形成し、形成された導電部２２０の間に絶縁部２２１を形成する。犠牲膜２２０Ａの除去は、例えば、ウェットエッチング等の方法によって行われる。ゲート絶縁膜２３０及び導電部２２０の形成は、例えば、ＣＶＤ及びウェットエッチング等の方法によって行われる。絶縁部２２１の形成は、例えば、ＣＶＤ等の方法によって行われる。これにより、図１０に例示した様な構造が形成される。尚、ゲート絶縁膜２３０の形成は、例えば、酸化等の方法によって行われても良いし、図３１に例示した工程において半導体部２１０の形成の直前にＣＶＤ等の方法によって行われても良い。
次に、例えば図３４に例示する様に、ビット線コンタクトホールＢＬＣＨ及びソース線コンタクトホールＳＬＣＨを形成する。ビット線コンタクトホールＢＬＣＨ及びソース線コンタクトホールＳＬＣＨは、それぞれＺ方向に延伸し、Ｚ方向に配列された複数の導電部１４０Ａを貫通する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図３５及び図３６に例示する様に、ビット線コンタクトホールＢＬＣＨ及びソース線コンタクトホールＳＬＣＨを介して、導電部１４０Ａの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図３７に例示する様に、ビット線コンタクトホールＢＬＣＨ及びソース線コンタクトホールＳＬＣＨを介して、絶縁部１２１の側面に、窒化チタン及びタングステンの積層構造等を選択的に形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図３８に例示する様に、ビット線コンタクトホールＢＬＣＨ及びソース線コンタクトホールＳＬＣＨを介して、絶縁部１５０Ａの一部を選択的に除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図３９に例示する様に、ビット線コンタクトホールＢＬＣＨ及びソース線コンタクトホールＳＬＣＨを介して、導電部１４０のＸ方向及びＹ方向の側面にゲート絶縁膜１５０を形成する。この工程は、例えば、選択酸化又は選択的な成膜によって行われる。
その後、例えばビット線コンタクトホールＢＬＣＨ及びソース線コンタクトホールＳＬＣＨを介したＣＶＤ等の方法によって半導体部１１０のＹ方向の端部が形成される。これにより、図９に例示した様な構造が形成される。その後、図６等を参照して説明した導電部３１０、導電部３２０、導電部３３０、導電部４１０、導電部４２０等の構成を形成することにより、図３〜図１０を参照して説明した構造が形成される。
［効果］
図４０は、比較例に係る半導体記憶装置の構成例を示す模式的なＸＺ断面図である。比較例に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、比較例に係る半導体記憶装置はトランジスタ層ＴＬを有しておらず、ローカルワード線ＬＷＬａｙ，ＬＷＬｂｙとして機能する導電部１２０´が、グローバルワード線ＧＷＬａｙ，ＧＷＬｂｙとして機能する導電部３１０´に直接接続されている。
比較例に係る半導体記憶装置は、第１実施形態と同様に、強誘電体部１３１を備える。強誘電体部１３１を備える半導体記憶装置は、例えば窒化シリコン等の電荷蓄積膜を利用する半導体記憶装置と比較して、低消費電力での動作が期待されている。
この様な半導体記憶装置の書込動作では、例えば、導電部１２０´に正の極性を有する書込電圧を供給し、半導体部１１０に接地電圧又は負の極性を有する電圧を供給することが考えられる。これにより誘電分極が生じ、強誘電体部１３１の半導体部１１０側の面に正電荷が誘起される。これに伴い、半導体部１１０の強誘電体部１３１側の面に負電荷が誘起される。従って、メモリセルＭＣのしきい値電圧は負の大きさとなり、メモリセルＭＣは導電部１２０´に電圧を印加しない状態でもＯＮ状態となる。
また、この様な半導体記憶装置の消去動作では、例えば、導電部１２０´に接地電圧又は負の極性を有する電圧を供給し、半導体部１１０に正の極性を有する消去電圧を供給することが考えられる。これにより誘電分極が生じ、強誘電体部１３１の半導体部１１０側の面に負電荷が誘起される。これに伴い、半導体部１１０の強誘電体部１３１側の面に正電荷が誘起される。従って、メモリセルＭＣのしきい値電圧は正の大きさとなり、メモリセルＭＣは導電部１２０´に電圧を印加しない状態でＯＦＦ状態となる。
ここで、例えば強誘電体部１３１に対して書込動作を行う場合、半導体部１１０中の電子が絶縁膜１３２を介して強誘電体部１３１にトンネルしてしまい、強誘電体部１３１に蓄積されてしまう場合がある。強誘電体部１３１に電子が蓄積されてしまうと、この電子との反発によって半導体部１１０の強誘電体部１３１側の面に好適に負電荷を誘起出来なくなってしまい、書込動作が好適に実行出来なくなってしまう場合があった。また、同様の現象により、消去動作が好適に実行出来なくなってしまう場合があった。
ここで、強誘電体部１３１に誘電分極を発生させるために必要な電圧パルスのパルス幅（電圧が供給される時間）と、強誘電体部１３１に電荷を蓄積させるために必要な電圧パルスのパルス幅とは、大幅に異なる。例えば、所定の条件下において、強誘電体部１３１における誘電分極は、強誘電体部１３１に数ｎｓ程度のパルス幅を有する電圧パルスを供給することによって発生する。一方、強誘電体部１３１への電子等の蓄積は、強誘電体部１３１に数μｓ程度のパルス幅を有する電圧パルスを供給しないと生じない。従って、好適に動作する半導体記憶装置の提供のためには、導電部１２０´に供給される電圧パルスのパルス幅を十分小さくすることが考えられる。
しかしながら、比較例に係る半導体記憶装置では、全てのローカルワード線ＬＷＬａｙ，ＬＷＬｂｙがグローバルワード線ＧＷＬａｙ，ＧＷＬｂｙに直接接続されているため、ローカルワード線ＬＷＬａｙ，ＬＷＬｂｙ及びグローバルワード線ＧＷＬａｙ，ＧＷＬｂｙの配線容量が大きくなってしまう場合がある。従って、導電部１２０´に供給される電圧パルスのパルス幅を、十分小さくすることが出来ない場合がある。
そこで、第１実施形態に係る半導体記憶装置では、ローカルワード線ＬＷＬａｙ，ＬＷＬｂｙとグローバルワード線ＧＷＬａｙ，ＧＷＬｂｙとの間に、ワード線選択トランジスタＳＴＷａｙ，ＳＴＷｂｙを設けている。この様な構成によれば、複数のビット線ＢＬ０〜ＢＬｌのうち、所定のビット線ＢＬｘに対応するローカルワード線ＬＷＬａｙ，ＬＷＬｂｙを選択的にグローバルワード線ＧＷＬａｙ，ＧＷＬｂｙと導通させることにより、ローカルワード線ＬＷＬａｙ，ＬＷＬｂｙの配線容量を大幅に削減して、これらの電圧を高速に制御することが可能となる。これにより、導電部１２０に供給される電圧パルスのパルス幅を十分小さくして、強誘電体部１３１への電子等の蓄積を抑制し、好適に動作する半導体記憶装置を提供することが可能となる。尚、書込動作及び消去動作に際して導電部１２０に供給される電圧パルスのパルス幅は、例えば、１μｓ未満とすることが考えられる。
尚、ローカルワード線ＬＷＬａｙ，ＬＷＬｂｙの配線容量を最小限まで削減するためには、例えば書込動作において、複数のワード線選択線ＳＧＷａ１〜ＳＧＷａｌのうちの１本のワード線選択線ＳＧＷａｘを選択的に“Ｈ”状態とすることが考えられる。しかしながら、例えばワード線選択線が数千本設けられる場合（“ｌ”が数千である場合）、そのうちの数十本程度を“Ｈ”状態としても、ローカルワード線ＬＷＬａｙ，ＬＷＬｂｙの配線容量を十分削減可能であると考えられる。また、詳細な構成や動作条件等によっては、複数本のワード線選択線を同時に“Ｈ”状態とすることにより、動作の高速化を実現可能であると考えられる。
また、この様な方法は、書込動作だけでなく、消去動作についても適用可能である。この場合には、強誘電体部１３１に供給される電界の方向が、書込動作とは逆方向になる。この様な方法でも、書込動作と同様の効果が期待される。
［第２実施形態］
図４１は、第２実施形態に係る半導体記憶装置の模式的なＹＺ断面図である。図４２及び図４３は、同構成例について説明するための模式的なＸＺ断面図である。
図４１に示す様に、第２実施形態に係る半導体記憶装置は、Ｚ方向に配列された複数のメモリ層ＭＬ０〜ＭＬｋと、その上方に設けられたトランジスタ層ＴＬ０と、その上方に設けられたワード線層ＷＬＬ０と、その上方に設けられたビット線層ＢＬＬと、を備える。また、本実施形態に係る半導体記憶装置は、メモリ層ＭＬ０〜ＭＬｋの下方に設けられたトランジスタ層ＴＬ１と、その下方に設けられたワード線層ＷＬＬ１と、を備える。
メモリ層ＭＬ０〜ＭＬｋ及びビット線層ＢＬＬは、第１実施形態に係るメモリ層ＭＬ０〜ＭＬｋ及びビット線層ＢＬＬと同様に構成されている。
ここで、図６等を参照して説明した様に、第１実施形態に係るトランジスタ層ＴＬは、ワード線選択トランジスタＳＴＷａ０〜ＳＴＷａｍに対応する構成と、ワード線選択トランジスタＳＴＷｂ０〜ＳＴＷｂｍに対応する構成と、の双方を含んでいる。一方、図４１に示す様に、本実施形態に係るトランジスタ層ＴＬ０はワード線選択トランジスタＳＴＷｂ０〜ＳＴＷｂｍに対応する構成を含み、本実施形態に係るトランジスタ層ＴＬ１はワード線選択トランジスタＳＴＷａ０〜ＳＴＷａｍに対応する構成を含んでいる。
即ち、トランジスタ層ＴＬ０は、例えば図４１及び図４２に示す様に、Ｘ方向及びＹ方向に配列された複数の半導体部２１３と、Ｘ方向に配列されＹ方向に延伸し複数の半導体部２１３の外周面に対向する複数の導電部２２３と、半導体部２１３及び導電部２２３の間に設けられた酸化シリコン等のゲート絶縁膜２３３と、を備える。
半導体部２１３は、例えば、多結晶シリコン等を含む。半導体部２１３の外周面は導電部２２３に対向し、ワード線選択トランジスタＳＴＷｂｘのチャネル領域として機能する。半導体部２１３の下端は導電部１２０に接続されている。
導電部２２３は、例えば、窒化チタン及びタングステンの積層構造等を含む。導電部２２３はＹ方向に延伸し、ワード線選択線ＳＧＷｂｘとして機能する。また、導電部２２３はＹ方向に配列された複数の半導体部２１３の外周面に対向し、ワード線選択トランジスタＳＴＷｂ０〜ＳＴＷｂｍのゲート電極として機能する。
また、トランジスタ層ＴＬ１は、例えば図４１及び図４３に示す様に、Ｘ方向及びＹ方向に配列された複数の半導体部２１４と、Ｘ方向に配列されＹ方向に延伸し複数の半導体部２１４の外周面に対向する複数の導電部２２４と、半導体部２１４及び導電部２２４の間に設けられた酸化シリコン等のゲート絶縁膜２３４と、を備える。
半導体部２１４は、例えば、多結晶シリコン等を含む。半導体部２１４の外周面は導電部２２４に対向し、ワード線選択トランジスタＳＴＷａｘのチャネル領域として機能する。半導体部２１４の上端は導電部１２０に接続されている。
導電部２２４は、例えば、窒化チタン及びタングステンの積層構造等を含む。導電部２２４はＹ方向に延伸し、ワード線選択線ＳＧＷａｘとして機能する。また、導電部２２４はＹ方向に配列された複数の半導体部２１４の外周面に対向し、ワード線選択トランジスタＳＴＷａ０〜ＳＴＷａｍのゲート電極として機能する。
また、図６等を参照して説明した様に、第１実施形態に係るワード線層ＷＬＬは、グローバルワード線ＧＷＬａ０〜ＧＷＬａｍに対応する構成と、グローバルワード線ＧＷＬｂ０〜ＧＷＬｂｍに対応する構成と、の双方を含んでいる。一方、図４１に示す様に、本実施形態に係るワード線層ＷＬＬ０はグローバルワード線ＧＷＬｂ０〜ＧＷＬｂｍに対応する構成を含み、本実施形態に係るワード線層ＷＬＬ１はグローバルワード線ＧＷＬａ０〜ＧＷＬａｍに対応する構成を含んでいる。
即ち、ワード線層ＷＬＬ０は、例えば図４１に示す様に、Ｙ方向に並ぶ複数の導電部３１３及び導電部３２０を備える。
導電部３１３は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電部３１３は、Ｘ方向に延伸し、Ｘ方向に並ぶ複数の半導体部２１３の上端に共通に接続されている。導電部３１３は、それぞれ、グローバルワード線ＧＷＬｂｙとして機能する。
ワード線層ＷＬＬ１は、Ｙ方向に並ぶ複数の導電部３１４を備える。
導電部３１４は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電部３１４は、Ｘ方向に延伸し、Ｘ方向に並ぶ複数の半導体部２１４の下端に共通に接続されている。導電部３１４は、それぞれ、グローバルワード線ＧＷＬａｙとして機能する。
この様な構成によっても、第１実施形態と同様の効果を奏する半導体記憶装置を製造可能である。また、この様な構成によれば、ワード線選択線ＳＧＷｂ０〜ＳＧＷｂｌをトランジスタ層ＴＬ０に設け、ワード線選択線ＳＧＷａ０〜ＳＧＷａｌをトランジスタ層ＴＬ１に設けることにより、Ｘ方向に隣り合うワード線選択線間の距離を大きくして、これら配線間の静電容量を削減し、更に好適に動作する半導体記憶装置を製造可能である。
［第１実施形態及び第２実施形態の変形例］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成はあくまでも例示であり、例えば以下の様に、具体的な構成は適宜変更可能である。
［トランジスタ層］
例えば、第１実施形態及び第２実施形態においては、導電部１２０の上端及び下端の一方のみにワード線選択トランジスタが接続されている。しかしながら、例えば図４４に例示する様に、導電部１２０の上端及び下端の双方にワード線選択トランジスタが接続されていても良い。
図４４に例示する構成は、第１実施形態に係るトランジスタ層ＴＬ及びワード線層ＷＬＬ、並びに、トランジスタ層ＴＬ２及びワード線層ＷＬＬ２を備えている。トランジスタ層ＴＬ２及びワード線層ＷＬＬ２は、基本的には第２実施形態に係るトランジスタ層ＴＬ１及びワード線層ＷＬＬ１と同様に構成されている。ただし、トランジスタ層ＴＬ２は、第１実施形態に係るトランジスタ層ＴＬと同様に、ワード線選択トランジスタＳＴＷａ０〜ＳＴＷａｍに対応する構成と、ワード線選択トランジスタＳＴＷｂ０〜ＳＴＷｂｍに対応する構成と、の双方を含んでいる。また、ワード線層ＷＬＬ２は、第１実施形態に係るワード線層ＷＬＬと同様に、グローバルワード線ＧＷＬａ０〜ＧＷＬａｍに対応する構成と、グローバルワード線ＧＷＬｂ０〜ＧＷＬｂｍに対応する構成と、の双方を含んでいる。
この様な構成によれば、例えば、予め導電部３１３及び導電部３１４に異なる電圧を供給し、ワード線選択トランジスタのゲート電極（導電部２２３，２２４）の電圧を切り換えることにより、導電部１２０の電圧を更に高速に制御することが可能である。また、非選択の導電部１２０に電圧を供給することも可能である。
また、例えば第１実施形態においては、図１０等を参照して説明した様に、ワード線選択トランジスタのゲート電極がＸ方向に分割されていた。即ち、ワード線選択トランジスタのチャネル領域を構成する半導体部２１０のＸ方向の両側面に対向する２つの導電部２２０が設けられていた。しかしながら、例えば図４５に例示する様に、ワード線選択トランジスタのゲート電極は、所謂サラウンドゲート型の構造を備えていても良い。例えば、導電部２２０のかわりに、Ｙ方向に配列された複数の半導体部２１０の外周面を覆う導電部２２２を設けても良い。尚、例えば図４３〜図４４を参照して説明した様な、導電部１２０の下端に接続されるワード線選択トランジスタのゲート電極も、Ｘ方向に分割されていても良いし、所謂サラウンドゲート型の構造を備えていても良い。
また、以上に例示した構成においては、ワード線選択トランジスタのゲート電極に相当する導電部２２０等の構成がＹ方向に延伸し、ワード線選択トランジスタのドレイン電極に相当する導電部３１３等の構成がＸ方向に延伸していた。しかしながら、ワード線選択トランジスタのゲート電極に相当する導電部２２０等の構成がＸ方向に延伸し、ワード線選択トランジスタのドレイン電極に相当する導電部３１３等の構成がＹ方向に延伸していても良い。
［メモリセルＭＣ］
例えば第１実施形態の図２３を参照して説明した工程においては、ＣＶＤ等の方法によって絶縁膜１３２を形成するのではなく、熱酸化処理等の方法によって絶縁膜１３２を形成しても良い。この様な場合、例えば図４６に例示する様に、強誘電体部１３１の上面及び下面が絶縁部１１１に接する様な構造を形成しても良い。
また、例えば第１実施形態の図２８及び図２９を参照して説明した工程においては、ゲート絶縁膜１３０の絶縁膜１３２の一部を除去しても良い。これにより、例えば図４７に例示する様に、導電部１２０と強誘電体部１３１との対向面積を増大させることが可能である。
また、例えば図４８に例示する様に、半導体部１１０及び絶縁部１２１の間に、絶縁部１２２を設けても良い。絶縁部１２２のＸ方向の幅は、例えば、ゲート絶縁膜１３０のＸ方向の幅と同程度である。
また、ゲート絶縁膜１３０の膜構成等も適宜変更可能である。例えば図４９に示す様に、強誘電体部１３１及び導電部１２０の間に酸化シリコン等の絶縁膜１３３を設けても良い。また、例えば図４９に例示した構成において、強誘電体部１３１のかわりに多結晶シリコン等の半導体部又はその他の導電部を設け、絶縁膜１３３のかわりに強誘電体部を設けても良い。
図５０は、この様な構成を有するゲート絶縁膜１３０´´の構成を示す模式的なＸＹ断面図である。図５１は、この様な構成を有するゲート絶縁膜１３０´´の構成を示す模式的なＸＺ断面図である。即ち、図５０に示すゲート絶縁膜１３０´´は、半導体部１１０と導電部１２０´´との間に設けられた強誘電体部１３４の一部と、半導体部１１０と強誘電体部１３４との間に設けられた導電部１３５と、半導体部１１０と導電部１３５との間に設けられた絶縁部１３６と、を備える。強誘電体部１３４は、基本的には強誘電体部１３１と同様に構成されている。ただし、例えば図５１に例示する様に、強誘電体部１３４は導電部１２０´´の外周面に沿ってＺ方向に延伸する。導電部１３５は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）又はタンタル（Ｔａ）の酸化物（ＴｉＯ，ＷＯ，ＴａＯ）又は窒化物（ＴｉＮ，ＷＮ，ＴａＮ）等を含む。導電部１３５のＸ方向の長さは、例えば、４ｎｍ以上であっても良い。絶縁部１３６は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）又は酸窒化シリコン（ＳｉＯＮ）等を含む。絶縁部１３６は、半導体部１１０の導電部１２０´´に対する対向面に形成されている。
ここで、例えば図５０に示す様な断面に、Ｙ方向に延伸し半導体部１１０及び複数の導電部１３５と重なる仮想的な直線ＩＬを設定した場合、半導体部１１０は、この直線ＩＬに対してＸ方向の一方側（例えば図５０の左側）に設けられた第１部分１１０ａと、Ｘ方向の他方側（例えば図５０の右側）に設けられＹ方向に並ぶ複数の第２部分１１０ｂと、を備える。第１部分１１０ａはＹ方向に延伸する。複数の第２部分１１０ｂは、それぞれ第１部分１１０ａと接続される。また、これら複数の第２部分のＸ方向における位置は、第１部分１１０ａのＸ方向における位置よりも、導電部１２０´´に近い。また、Ｙ方向において隣り合う２つの第２部分１１０ｂの間には１つの導電部１３５が設けられる。この導電部１３５のＹ方向の一方側（例えば図５０の上側）の側面は、絶縁部１３６を介して一の第２部分１１０ｂのＹ方向の側面に対向する。また、この導電部１３５のＹ方向の他方側（例えば図５０の下側）の側面は、絶縁部１３６を介して他の第２部分１１０ｂのＹ方向の側面に対向する。
また、Ｘ方向において隣り合う２つの半導体部１１０に着目した場合に、これらの間に設けられた導電部１２０´´、この導電部１２０´´のＸ方向の両側面に設けられた２つの強誘電体部１３４、及び、この２つの強誘電体部１３４のＸ方向の両側面に設けられた２つの導電部１３５を含む構成のＸ方向の長さをＬ１とする（図５０参照）。また、Ｘ方向において隣り合う２つの半導体部１１０の間の距離をＤ１とする。この場合、Ｌ１はＤ１よりも大きい。また、導電部１３５のＹ方向における長さをＬ２とし、導電部１２０´´のＹ方向における長さをＬ３とすると、Ｌ２はＬ３よりも大きい。
また、半導体部１１０と導電部１３５との対向面積をＳ１とし、導電部１２０´´と導電部１３５との対向面積をＳ２とすると、Ｓ１はＳ２の３倍以上の大きさを有していても良い。尚、Ｓ１とＳ２との面積比は、例えば、図５０に示す様なＸＹ断面に基づいて算出することが出来る。例えば、図５０に示す様なＸＹ断面において、半導体部１１０と絶縁部１３６との接触部分の長さ（図５０のＬ４）を算出し、導電部１３５のＺ方向における長さを仮にＺ１とし、これらの積Ｌ４×Ｚ１をＳ１とする。また、図５０に示す様なＸＹ断面において、導電部１２０´´のＹ方向における長さ（図５０のＬ３）を算出し、導電部１３５のＺ方向における長さを仮にＺ１とし、これらの積Ｌ３×Ｚ１をＳ２とする。次に、Ｓ１／Ｓ２＝（Ｌ４×Ｚ１）／（Ｌ３×Ｚ１）＝Ｌ４／Ｌ３を算出し、これをＳ１とＳ２との面積比とすることが出来る。
尚、上述の通り、強誘電体部１３１を含む半導体記憶装置は、例えば窒化シリコン等の電荷蓄積膜を利用する半導体記憶装置と比較して、低消費電力での動作が期待されている。例えば、窒化シリコン等の電荷蓄積膜を利用する半導体記憶装置においては、書込動作及び消去動作に際して、半導体記憶装置の内部において電源電圧（電源パッドに供給された電圧）よりも大きい電圧（例えば、１５Ｖ〜２５Ｖ程度の電圧）が生成され、この様な電圧がグローバルワード線、ソース線等の配線に供給される場合がある。一方、強誘電体部１３１を含む半導体記憶装置においては、書込動作及び消去動作に際してグローバルワード線、ソース線等の配線に供給される電圧が、電源電圧又はそれよりも小さい電圧である場合がある。
［導電部１２０］
例えば、第１実施形態及び第２実施形態においては、図７を参照して説明した様に、導電部１２０のメモリ層ＭＬ０〜ＭＬｋに含まれる部分のＸ方向の幅が、メモリ層ＭＬ０〜ＭＬｋに含まれない部分のＸ方向の幅よりも小さい。しかしながら、例えば図５１に例示する導電部１２０´´のメモリ層ＭＬ０〜ＭＬｋに含まれる部分のＸ方向の幅は、メモリ層ＭＬ０〜ＭＬｋに含まれない部分のＸ方向の幅と同程度であっても良い。この様な構成は、例えば、図２８及び図２９を参照して説明した工程を省略することにより、製造可能である。
［第３実施形態］
図５２は、第３実施形態に係る半導体記憶装置の構成例を示す模式的なＸＺ断面図である。第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、第３実施形態に係る半導体記憶装置はトランジスタ層ＴＬを有しておらず、ローカルワード線ＬＷＬａｙ，ＬＷＬｂｙとして機能する導電部１２０´´が、グローバルワード線ＧＷＬａｙ，ＧＷＬｂｙとして機能する導電部３１０´´に直接接続されている。また、第３実施形態に係る半導体記憶装置は、図５０を参照して説明した様なゲート絶縁膜１３０´´を備えている。また、本実施形態に係る導電部１２０´´は、図５１を参照して説明した様な構成を備えている。
［効果］
図８を参照して説明した様なゲート絶縁膜１３０は、上述の様に、強誘電体部１３１と、絶縁膜１３２と、を備えており、強誘電体部１３１が絶縁膜１３２に接している。ここで、例えば強誘電体部１３１がハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とする部材であり、絶縁膜１３２が酸化シリコン（ＳｉＯ２）等を主成分とする部材であった場合、絶縁膜１３２の誘電率が強誘電体部１３１の誘電率よりも小さくなってしまう場合がある。この様な構成では、半導体部１１０と導電部１２０との間に電圧を供給した場合に、絶縁膜１３２における分圧が強誘電体部１３１における分圧よりも大きくなってしまい、半導体部１１０中の電子が絶縁膜１３２を介して強誘電体部１３１と絶縁膜１３２との界面等にトンネルしてしまい、この界面に蓄積されてしまう場合がある。これにより、上述の様に、書込動作及び消去動作が好適に実行出来なくなってしまう場合がある。
そこで、本実施形態に係る半導体記憶装置は、図５０を参照して説明した様なゲート絶縁膜１３０´´を備えている。この様な構成では、強誘電体部１３４と絶縁部１３６との間に、導電部１３５が設けられている。また、半導体部１１０と導電部１３５との対向面積（Ｓ１）が、導電部１２０´´と導電部１３５との対向面積（Ｓ２）よりも大きい。従って、半導体部１１０と導電部１３５との間の静電容量を相対的に大きくして、導電部１２０´´と導電部１３５との間の静電容量を相対的に小さくすることが可能である。これにより、絶縁部１３６における分圧を相対的に小さくして、強誘電体部１３４における分圧を相対的に大きくすることが可能である。これにより、上述の様な、絶縁膜１３２を介した電子のトンネルを抑制可能である。また、半導体部１１０と導電部１２０´´との間に供給される電圧が強誘電体部１３４に効率良く供給されるため、動作の低消費電力化を実現可能である。
尚、図５０を参照して説明した様なゲート絶縁膜１３０´´を、第１実施形態、第２実施形態又はそのいずれかの変形例に適用した場合にも、同様の効果を奏することが可能である。
また、以上の各実施形態においてはゲート絶縁膜が強誘電体部を含む構成について例示した。しかしながら、ゲート絶縁膜は、例えば、多結晶シリコン等のフローティングゲートや、窒化シリコン等の絶縁性の電荷蓄積膜等、強誘電体部以外の構成を含むものであっても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｓ…基板、１１０…半導体部、１２０…導電部、１３０…ゲート絶縁膜、２１０…半導体部、２２０…導電部、２３０…ゲート絶縁膜、３１０…導電部、４１０…導電部。

Claims (16)

  1. 基板と、
    前記基板の表面と交差する第１方向に配列された複数の第１半導体部と、
    前記第１方向に延伸し、前記第１方向と交差する第２方向から前記複数の第１半導体部に対向する第１ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられた第１絶縁部と、
    前記第１方向において前記第１ゲート電極と離間する第１配線と、
    前記第１ゲート電極の前記第１方向の一端及び前記第１配線に接続された第２半導体部と、
    前記第２半導体部に対向する第２ゲート電極と、
    前記第２半導体部及び前記第２ゲート電極の間に設けられた第２絶縁部と
    を備える半導体記憶装置。
  2. 前記第１配線は、前記第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向のうちの一方の方向に延伸し、
    前記第２ゲート電極は、前記第２方向及び前記第３方向のうちの他方の方向に延伸する
    請求項１記載の半導体記憶装置。
  3. 前記第１方向及び前記第２方向と交差する第３方向に離間して配置された第１コンタクト及び第２コンタクトを備え、
    前記第１半導体部は、
    前記第３方向に延伸し、
    前記第１コンタクトに接続された第１部分と、
    前記第２コンタクトに接続された第２部分と、
    前記第１部分及び前記第２部分の間に設けられた第３部分と
    を備え、
    前記第１ゲート電極は、前記第１半導体部の第３部分に対向する
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１方向に延伸し、前記第２方向から前記複数の第１半導体部に対向する第３ゲート電極と、
    前記第１半導体部及び前記第３ゲート電極の間に設けられた第３絶縁部と、
    前記第１方向において前記第３ゲート電極と離間する第２配線と、
    前記第３ゲート電極の前記第１方向の一端及び前記第２配線に接続された第３半導体部と、
    前記第３半導体部に対向する第４ゲート電極と、
    前記第３半導体部及び前記第４ゲート電極の間に設けられた第４絶縁部と、
    を備え、
    前記第１配線及び前記第２配線の一方は、前記第１ゲート電極及び前記第３ゲート電極よりも前記基板から遠く、
    前記第１配線及び前記第２配線の他方は、前記第１ゲート電極及び前記第３ゲート電極よりも前記基板に近い
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第１絶縁部は、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含み、結晶構造として直方晶を含む
    請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記第１絶縁部は、シリコン（Ｓｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）及びバリウム（Ｂａ）の少なくとも一つを含む
    請求項５記載の半導体記憶装置。
  7. 基板と、
    前記基板の表面と交差する第１方向において前記基板から離間して設けられ、前記第１方向と交差する第２方向に延伸する第１半導体部と、
    前記第１方向に延伸する第１ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられ、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含み、結晶構造として直方晶を含む第１絶縁部と、
    前記第１半導体部及び前記第１絶縁部の間に設けられた第１導電部と、
    前記第１半導体部及び前記第１導電部の間に設けられた第２絶縁部と
    を備え、
    前記第１導電部の前記第１半導体部に対する対向面の面積は、前記第１導電部の前記第１ゲート電極に対する対向面の面積よりも大きい
    半導体記憶装置。
  8. 前記第１導電部の前記第２方向における長さは、前記第１ゲート電極の前記第２方向における長さよりも大きい
    請求項７記載の半導体記憶装置。
  9. 前記第１導電部の、前記第１方向及び前記第２方向と交差する第３方向における長さは４ｎｍ以上である
    請求項７又は８記載の半導体記憶装置。
  10. 前記第１導電部の前記第１半導体部に対する対向面の面積は、前記第１導電部の前記第１ゲート電極に対する対向面の面積の３倍以上である
    請求項７〜９のいずれか１項記載の半導体記憶装置。
  11. 第１方向に延伸する第１半導体部と、
    前記第１方向と交差する第２方向に延伸する第１ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられ、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含み、結晶構造として直方晶を含む第１絶縁部と、
    前記第１半導体部及び前記第１絶縁部の間に設けられた第１導電部と、
    前記第１半導体部及び前記第１導電部の間に設けられた第２絶縁部と
    を備え、
    前記第１方向、並びに、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１半導体部の一部、前記第１ゲート電極の一部、前記第１絶縁部の一部、前記第１導電部の一部及び前記第２絶縁部の一部を含む断面を第１の断面とすると、
    前記第１半導体部は、前記第１の断面において、
    前記第１方向に延伸する第１部分と、
    前記第１部分に接続され、前記第３方向における位置が前記第１部分の前記第３方向における位置よりも前記第１ゲート電極に近く、前記第１導電部の前記第１方向の一方側の側面に対向する第２部分と、
    前記第１部分に接続され、前記第３方向における位置が前記第１部分の前記第３方向における位置よりも前記第１ゲート電極に近く、前記第１導電部の前記第１方向の他方側の側面に対向する第３部分と
    を備える半導体記憶装置。
  12. 前記第１絶縁部は、シリコン（Ｓｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）及びバリウム（Ｂａ）の少なくとも一つを含む
    請求項７〜１１のいずれか１項記載の半導体記憶装置。
  13. 前記第２絶縁部は、シリコン（Ｓｉ）、並びに、酸素（Ｏ）及び窒素（Ｎ）の少なくとも一方を含む
    請求項７〜１２のいずれか１項記載の半導体記憶装置。
  14. 第１方向に延伸し、前記第１方向と交差する第２方向において隣り合う第１半導体部及び第２半導体部と、
    前記第１半導体部及び前記第２半導体部の間に設けられ、前記第１方向において隣り合う第１ゲート電極及び第２ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられた第１絶縁部、前記第１半導体部及び前記第１絶縁部の間に設けられた第１導電部、及び、前記第１半導体部及び前記第１導電部の間に設けられた第２絶縁部と、
    前記第１半導体部及び前記第２ゲート電極の間に設けられた第３絶縁部、前記第１半導体部及び前記第３絶縁部の間に設けられた第２導電部、及び、前記第１半導体部及び前記第２導電部の間に設けられた第４絶縁部と、
    前記第２半導体部及び前記第１ゲート電極の間に設けられた第５絶縁部、前記第２半導体部及び前記第５絶縁部の間に設けられた第３導電部、及び、前記第２半導体部及び前記第３導電部の間に設けられた第６絶縁部と、
    前記第２半導体部及び前記第２ゲート電極の間に設けられた第７絶縁部、前記第２半導体部及び前記第７絶縁部の間に設けられた第４導電部、及び、前記第２半導体部及び前記第４導電部の間に設けられた第８絶縁部と
    を備え、
    前記第１絶縁部、前記第３絶縁部、前記第５絶縁部及び前記第７絶縁部は、ハフニウム（Ｈｆ）及び酸素（Ｏ）を含み、結晶構造として直方晶を含み、
    前記第１半導体部は、
    前記第１導電部に対向する第１部分と、
    前記第２導電部に対向する第２部分と、
    前記第１部分及び前記第２部分の間に設けられた第３部分と
    を備え、
    前記第２半導体部は、
    前記第３導電部に対向する第４部分と、
    前記第４導電部に対向する第５部分と、
    前記第４部分及び前記第５部分の間に設けられた第６部分と
    を備え、
    前記第１導電部、前記第１絶縁部、前記第１ゲート電極、前記第５絶縁部及び前記第３導電部の前記第２方向における長さを第１の長さとし、
    前記第２導電部、前記第３絶縁部、前記第２ゲート電極、前記第７絶縁部及び前記第４導電部の前記第２方向における長さを第２の長さとし、
    前記第１半導体部の第３部分及び前記第２半導体部の第６部分の間の前記第２方向における距離を第１の距離とすると、
    前記第１の長さは前記第１の距離よりも大きく、
    前記第２の長さは前記第１の距離よりも大きい
    半導体記憶装置。
  15. 基板と、
    前記基板の表面と交差する第１方向において前記基板から離間して設けられ、前記第１方向と交差する第２方向に延伸する第１半導体部と、
    前記第１方向に延伸する第１ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられ、強誘電体を含む第１絶縁部と、
    前記第１半導体部及び前記第１絶縁部の間に設けられた第１導電部と、
    前記第１半導体部及び前記第１導電部の間に設けられた第２絶縁部と
    を備え、
    前記第１導電部の前記第１半導体部に対する対向面の面積は、前記第１導電部の前記第１ゲート電極に対する対向面の面積よりも大きい
    半導体記憶装置。
  16. 第１方向に延伸する第１半導体部と、
    前記第１方向と交差する第２方向に延伸する第１ゲート電極と、
    前記第１半導体部及び前記第１ゲート電極の間に設けられ、強誘電体を含む第１絶縁部と、
    前記第１半導体部及び前記第１絶縁部の間に設けられた第１導電部と、
    前記第１半導体部及び前記第１導電部の間に設けられた第２絶縁部と
    を備え、
    前記第１方向、並びに、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１半導体部の一部、前記第１ゲート電極の一部、前記第１絶縁部の一部、前記第１導電部の一部及び前記第２絶縁部の一部を含む断面を第１の断面とすると、
    前記第１半導体部は、前記第１の断面において、
    前記第１方向に延伸する第１部分と、
    前記第１部分に接続され、前記第３方向における位置が前記第１部分の前記第３方向における位置よりも前記第１ゲート電極に近く、前記第１導電部の前記第１方向の一方側の側面に対向する第２部分と、
    前記第１部分に接続され、前記第３方向における位置が前記第１部分の前記第３方向における位置よりも前記第１ゲート電極に近く、前記第１導電部の前記第１方向の他方側の側面に対向する第３部分と
    を備える半導体記憶装置。


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