KR101076125B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

실리콘 기판 위에 각각 복수의 절연막 및 전극막이 교대로 적층된 적층체를 형성한다. 전극막은, 한 방향으로 연장되는 복수의 제어 게이트 전극으로 분단한다. 또한, 적층체 내에 선택 게이트 전극 및 제어 게이트 전극을 관통하여 일단부가 소스선에 접속되고, 타단부가 비트선에 접속된 U자 필러를 형성한다. 그리고 최상층의 제어 게이트 전극에, 다른 제어 게이트 전극과는 상이한 전위를 인가한다.
절연막, 전극막, 적층체, 선택 게이트 전극, 제어 게이트 전극

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
<관련기술>
본 출원은 2008년 11월 13일에 출원된 일본 특허 출원 제2008-291140호의 우선권을 주장하고, 그 전체 내용은 본 명세서에 참조로서 포함된다.
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히 복수의 절연막 및 전극막이 교대로 적층된 불휘발성 반도체 기억 장치에 관한 것이다.
종래부터 플래시 메모리 등의 반도체 기억 장치는, 실리콘 기판의 표면에 메모리 셀을 2차원적으로 집적시킴으로써 제작되어 왔다. 이러한 반도체 기억 장치의 비트 단가를 줄이고 대용량화를 도모하기 위해서는 메모리 셀의 고집적화가 필요하지만, 최근 그러한 고집적화도 비용적, 기술적으로 곤란하게 되어 왔다.
고집적화의 한계를 돌파하는 기술로서, 메모리 셀을 적층하여 3차원적으로 집적시키는 방법이 있다. 단, 단순하게 1층씩 적층하여 가공해 가는 방법으로는, 적층 수의 증가에 수반하여 공정수가 증가해버려, 비용이 증가해버린다. 특히, 트랜지스터 구조를 패터닝하기 위한 리소그래피 공정의 증가가 비용 증가의 주된 요인이 된다. 이로 인해, 적층화에 따른 1비트당 칩 면적의 저감은, 칩 평면에 있어 서 미세화가 되는 만큼 비트의 단가가 저감되는 것도 아니어서, 대용량화의 방법으로서는 문제가 있다.
이 문제를 감안하여, 본 발명자들은 일괄 가공형 3차원 적층 메모리를 제안하였다(예를 들어, 일본 특허 공개 제2007-266143호 공보 참조). 이 기술에 있어서는, 실리콘 기판 위에 상하 방향으로 연장되는 실리콘 필러를 채널로 한 선택 트랜지스터를 형성하고, 그 위에 전극막과 절연막을 교대로 적층시켜 적층체를 형성한 후, 이 적층체에 관통 홀을 일괄 가공으로 형성한다. 그리고 관통 홀의 측면 위에 전하 축적층을 형성하고, 관통 홀의 내부에 선택 트랜지스터의 실리콘 필러에 접속되도록 새로 실리콘 필러를 매설한다. 이에 의해, 각 전극막과 실리콘 필러의 교차 부분에 메모리 트랜지스터가 형성된다. 그리고 그 위에 선택 트랜지스터를 또한 형성한다.
이 일괄 가공형 3차원 적층 메모리에 있어서는, 각 전극막 및 각 실리콘 필러의 전위를 제어함으로써 실리콘 필러로부터 전하 축적층에 대하여 전하를 출입 하여 정보를 기억시킬 수 있다. 이 기술에 따르면, 적층체를 일괄 가공하여 관통 홀을 형성하고 있기 때문에, 전극막의 적층 수가 증가해도 리소그래피 공정의 횟수는 증가하지 않아, 비용의 증가를 억제할 수 있다.
그러나, 이와 같은 일괄 가공형 3차원 적층 메모리에 있어서는, 메모리 트랜지스터에 축적된 데이터를 판독하기 위해서는, 실리콘 필러에 감지 전류를 흘릴 필 요가 있다. 그리고 데이터 판독의 신뢰성을 담보하기 위해서는, 실리콘 필러에 있어서의 선택 트랜지스터의 바디 부분과 메모리 트랜지스터의 바디 부분 사이의 접속 부분의 저항을 충분히 작게 할 필요가 있다. 그러나 이 접속 부분은 폴리실리콘끼리의 콘택트 계면을 포함하고 있어, 콘택트 저항을 저감하는 것은 매우 곤란하다.
본 발명의 일 형태에 따르면, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 전극막이 분단되어 한 방향으로 연장되는 복수의 제어 게이트 전극으로 되어 있는 적층체와, 적층체 위에 형성되고, 한 방향으로 연장되는 복수의 선택 게이트 전극과, 적층체의 적층 방향으로 연장되어, 제어 게이트 전극을 관통하는 복수의 제1 반도체 필러와, 적층체의 적층 방향으로 연장되어 선택 게이트 전극을 관통하며, 각각이 제1 반도체 필러 위에 형성된 복수의 제2 반도체 필러와, 한 방향으로 연장되어, 일부의 제2 반도체 필러의 상단부에 접속된 복수의 소스선과, 한 방향에 대하여 교차하는 방향으로 연장되어, 나머지의 제2 반도체 필러의 상단부에 접속된 복수의 비트선과, 상단부가 소스선에 접속된 1개의 제2 반도체 필러의 아래에 형성된 제1 반도체 필러의 하단부와, 상단부가 비트선에 접속된 다른 1개의 제2 반도체 필러의 아래에 형성된 제1 반도체 필러의 하단부를 서로 접속하는 접속 부재와, 제어 게이트 전극과 제1 반도체 필러 사이에 형성된 전하 축적층과, 선택 게이트 전극과 제2 반도체 필러 사이에 형성된 게이트 절연막을 포함하고, 최상층의 제어 게이트 전극에는 다른 제어 게이트 전극과는 상이한 전위를 인가하는 것이 가능한 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 일 형태에 따르면, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 전극막이 분단되어 한 방향으로 연장되는 복수의 제어 게이트 전극으로 되어 있는 적층체와, 적층체 위에 형성되고, 한 방향으로 연장되는 복수의 선택 게이트 전극과, 적층체의 적층 방향으로 연장되어, 제어 게이트 전극을 관통하는 복수의 제1 반도체 필러와, 적층체의 적층 방향으로 연장되어 선택 게이트 전극을 관통하며, 각각이 제1 반도체 필러 위에 형성된 복수의 제2 반도체 필러와, 한 방향으로 연장되어, 일부의 제2 반도체 필러의 상단부에 접속된 복수의 소스선과, 한 방향에 대하여 교차하는 방향으로 연장되어, 나머지의 제2 반도체 필러의 상단부에 접속된 복수의 비트선과, 상단부가 소스선에 접속된 1개의 제2 반도체 필러의 아래에 형성된 제1 반도체 필러의 하단부와, 상단부가 비트선에 접속된 다른 1개의 제2 반도체 필러의 아래에 형성된 제1 반도체 필러의 하단부를 서로 접속하는 접속 부재와, 제어 게이트 전극과 제1 반도체 필러 사이에 형성된 전하 축적층과, 선택 게이트 전극과 제2 반도체 필러 사이에 형성된 게이트 절연막과, 제어 게이트 전극들 중, 최상층의 제어 게이트 전극 이외의 다른 제어 게이트 전극에 대하여 제어 전위를 인가하는 제1 전위 발생 회로와, 최상층의 제어 게이트 전극에 대하여 제어 전위와는 상이한 전위를 인가하는 제2 전위 발생 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
다음에, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에 따르면, 적층체(ML)에 있어서의 최상층 이외의 제어 게이트 전극(CG1 내지 CG3)이 제어 전위 발생 회로(41)에 접속되어 있고, 최상층의 제어 게이트 전극(CG4)이 완충 전위 발생 회로(42)에 접속되어 있기 때문에, 최상층의 제어 게이트 전극(CG4)에 대하여, 다른 제어 게이트 전극(CG1 내지 CG3)과는 상이한 전위를 인가할 수 있다. 이에 의해, 기입 동작 시에 있어서, 최상층의 메모리 트랜지스터(35)를 더미 트랜지스터로서 사용할 수 있다. 즉, 최상층의 제어 게이트 전극(CG4)에 대하여, 비선택의 메모리 스트링(38)의 선택 게이트 전극(SGb 및 SGs)에 인가하는 오프 전위(Voff)(예를 들어, 0V)와, 제어 게이트 전극(CG3)에 인가하는 기입 전위(Vpgm)(예를 들어, 18V) 사이의 중간 전위를 인가할 수 있다. 그 결과, 비선택의 U자 필러(30) 내에 있어서의 선택 트랜지스터(36)와 메모리 트랜지스터(35) 사이의 전계를 완화시켜, 선택되지 않은 메모리 스트링에 있어서 오기입이 발생하는 것을 억제할 수 있다.
또한, 이 전계의 완화에 의해, Z 방향에 있어서의 선택 게이트 전극(SG)과 최상층의 제어 게이트 전극(CG4) 사이의 거리(a)를 짧게 하고, 예를 들어 Z 방향에 있어서의 제어 게이트 전극(CG) 사이의 거리(b) 이하로 할 수 있다. 그 결과, 실리콘 필러에 있어서의 선택 트랜지스터(36)와 메모리 트랜지스터(35) 사이의 부분(접속 부분)의 저항을 저감하여 데이터의 판독을 용이하게 할 수 있다. 바꾸어 말하면, 본 실시 형태에 있어서는, 최상층의 메모리 트랜지스터(35)를 더미 트랜지스터로 함으로써, 데이터의 판독을 쉽게 하기 위하여 거리(a)를 짧게 하여 접속 부분의 저항을 저감해도 접속 부분 내의 전계가 강해지는 것을 억제하여, 선택 스트링과 제어 게이트 전극을 공유하는 비선택의 메모리 스트링에 있어서, 오기입이 발생하는 것을 억제할 수 있다. 이와 같이, 본 실시 형태에 따르면, 데이터의 오기입을 방지할 수 있는 동시에 판독이 용이한 동작 신뢰성이 높은 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 접속 부분의 저항을 저감하기 위해서는, 거리(a)를 짧게 하는 대신에, 접속 부분의 불순물 농도를 높게 하는 것도 고려할 수 있다. 그러나 이 방법에서는 전계에 의해 가속된 전자에 의해 실리콘 필러 내에서 전자·정공쌍이 발생하고, 이 중 정공이 소수 캐리어가 되어, 선택 트랜지스터(36)의 컷오프 특성을 저하시키게 되는 문제가 있다. 그 결과, 선택 트랜지스터(36)의 오프 전류가 증가하여 실리콘 필러의 바디 전위를 유지하는 것이 어렵게 된다. 또한, 접속 부분의 불순물 농도를 높게 하면, 소거 동작 시에 있어서, 불순물이 정공을 전하 축적층에 주입할 때의 전위 배리어가 되어버려, 소거 동작이 곤란해진다.
또한, 본 실시 형태에 따르면, 메모리 스트링(38)을 U자형의 U자 필러(30)로 형성하고 있기 때문에, 메모리 스트링(38)의 양단부에 형성하는 더미 트랜지스터로서, 최상층의 메모리 트랜지스터(35)를 사용할 수 있다. 이에 의해, 더미 트랜지스터의 제어 게이트 전극(CG4)을 공통화할 수 있어, 더미 트랜지스터를 형성하기 위한 프로세스의 증대를 억제할 수 있다.
또한, 본 실시 형태에 있어서는, U자 실리콘 부재(33)가 U자 구멍(23)의 내부에 폴리실리콘을 매립함으로써 일체적으로 끊김 없이 형성되어 있다. 이로 인해, 예를 들어 특허 문헌 1에 기재된 적층형 기억 장치와는 달리, 관통 홀(21)의 하부에 있어서 실리콘끼리의 콘택트를 취할 필요가 없다. 따라서, 먼저 형성된 실리콘 부재의 표면으로부터 자연 산화막 등을 제거하기 위하여 불산 처리 등의 전처리를 행할 필요가 없어, 이 전처리에 의해 전하 축적층이 손상되는 일이 없다. 그 결과, 전하 축적층의 신뢰성이 높고, 또한 전하 축적층의 막 구성의 자유도가 높은 불휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 본 실시 형태에 따르면, 특허 문헌 1에 기재된 적층형 기억 장치와는 달리, 소스선을 실리콘 기판 중에 형성된 확산층이 아니고, 적층체(ML)의 상방에 배치된 금속 배선으로서 형성할 수 있다. 이에 의해, 소스선의 저항을 줄일 수 있어 데이터의 판독이 쉬워진다. 또한, 소스선을 확산층으로 형성함으로써, 이 확산층에 포함되는 불순물이 기상 중으로 탈리되어 실리콘 필러의 퇴적 중에 재부착되어, 실리콘 필러의 불순물 농도를 증가시켜버리는 일이 없다. 이로 인해, 실리콘 필러의 불순물 농도의 증가에 따라 트랜지스터의 컷오프 특성이 저하하는 일이 없다. 또한, 소스선을 적층체(ML) 위에 배치함으로써, 소스선에 접속하기 위한 비아를 얕게 할 수 있어 비아의 제작이 쉬워진다. 또한, 이에 의해, 비아를 가늘게 할 수 있기 때문에 실리콘 필러마다 복수의 소스선을 형성할 수 있다.
또한, 본 실시 형태에 따르면, 메모리 스트링을 U자형으로 형성하여 적층체(ML)의 상방에 소스선을 배치함으로써, 소스선측의 선택 게이트 전극(SGs)도 적층체(ML)의 상방에 배치할 수 있다. 이에 의해, 상층 배선을 선택 게이트 전극(SGs)에 접속하기 위한 비아가 짧아도 되므로, 종횡비를 낮게 억제한 채 가늘게 할 수 있다. 그 결과, 소스선측의 선택 게이트 전극(SGs)을 비트선측의 선택 게이트 전극(SGb)과 마찬가지로 실리콘 필러마다 분단할 수 있어, 서로 독립하여 구동할 수 있다. 이에 의해, 장치(1)의 동작의 자유도가 향상한다. 예를 들어, 판독 동작 시에 있어서, 모든 메모리 스트링이 아니고, 선택 스트링의 실리콘 필러만을 소스선(SL)에 접속할 수 있으며, 이에 의해 판독 시의 디스터브 시간을 단축할 수 있다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
도 1은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 사시도이며, 도 2는 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이며, 도 3은 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 회로도이다.
또한, 도 1에 있어서는, 도면을 보기 쉽게 하기 위해서, 도전 부분만을 도시하고, 절연 부분은 도시를 생략하고 있다. 또한, 도 3은 제어 게이트 전극을 공유하는 한 쌍의 메모리 스트링을 도시하고 있다.
본 실시 형태에 관한 불휘발성 반도체 기억 장치의 특징은, 실리콘 필러와 제어 게이트 전극의 교차 부분에 메모리 트랜지스터가 형성된 일괄 가공형의 3차원 적층형 기억 장치에 있어서, 1쌍의 실리콘 필러에 의해 U자 필러가 구성되어 있고, 최상단의 메모리 트랜지스터가 더미 트랜지스터로서 기능하는 것이다. 이하, 이 불휘발성 반도체 기억 장치의 구성을 상세하게 설명한다.
도 1 및 도 2에 도시된 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)[이하, 단순히 「장치(1)」라고도 한다]에 있어서는, 실리콘 기판(11)이 형성되어 있다. 실리콘 기판(11)에는, 메모리 셀이 형성되는 메모리 셀 형성 영역과, 주변 회로가 형성되는 주변 회로 영역(도시하지 않음)이 설정되어 있다. 주변 회로 영역은, 메모리 셀 형성 영역의 주위에 배치되어 있다.
메모리 셀 형성 영역에 있어서는, 실리콘 기판(11) 위에 절연막(10)이 형성되어 있고, 그 위에 도전막, 예를 들어 폴리실리콘막(12)이 형성되어 있고, 이것이 백 게이트(BG)로 되어 있다. 백 게이트(BG) 위에는, 각각 복수의 전극막(14)과 절연막(15)이 교대로 적층되어 있다. 그리고 각각 복수의 전극막(14) 및 절연막(15)에 의해 적층체(ML)가 구성되어 있다.
이하, 본 명세서에 있어서는, 설명의 편의상 XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는, 실리콘 기판(11)의 상면에 평행한 방향이며 서로 직교하는 2방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향의 양쪽에 대하여 직교하는 방향, 즉 각 층의 적층 방향을 Z 방향으로 한다.
전극막(14)은 예를 들어 폴리실리콘을 포함하고, Y 방향을 따라 분단되고, X 방향으로 연장되는 복수의 제어 게이트 전극(CG)으로 되어 있다. 상방, 즉 Z 방향으로부터 보아, 각 층의 전극막(14)은 동일한 패턴으로 패터닝되어 있으며, 따라서 제어 게이트 전극(CG)은 X 방향으로부터 보아 매트릭스 형상으로 배열되어 있다. 도 1 내지 도 3에 있어서는, 아래에서부터 n번째(n은 자연수)의 전극막(14)에 형성된 제어 게이트 전극(CG)을, 「제어 게이트 전극(CGn)」으로 표기하고 있다. 본 실시 형태에 기재하는 예에서는, 적층체(ML)에 있어서의 전극막(14)의 적층 수는 4이기 때문에, 적층체(ML)의 최상층의 전극막(14)에 형성된 제어 게이트 전극(이하, 「최상층의 제어 게이트 전극」이라고 한다)은 제어 게이트 전극(CG4)이다. 한편, 절연막(15)은 예를 들어 실리콘 산화물(SiO2)을 포함하고, 전극막(14)끼리를 절연하 는 층간 절연막으로서 기능한다.
적층체(ML) 위에는 절연막(16), 도전막(17) 및 절연막(18)이 이 순서대로 성막되어 있다. 도전막(17)은 예를 들어 폴리실리콘을 포함하고, Y 방향을 따라 분단되고, X 방향으로 연장되는 복수의 선택 게이트 전극(SG)으로 되어 있다. 선택 게이트 전극(SG)은 각 제어 게이트 전극(CG4)의 바로 위 영역에 2개씩 형성되어 있다. 즉, 선택 게이트 전극(SG)은 제어 게이트 전극(CG)과 동일 방향(X 방향)으로 연장되어 있지만, 배열 주기는 절반 정도이다. 또한, 후술하는 바와 같이, 선택 게이트 전극(SG)에는 비트선측의 선택 게이트 전극(SGb)과 소스선측의 선택 게이트 전극(SGs)이 있다.
그리고 Z 방향(적층 방향)에 있어서, 선택 게이트 전극(SG)과 최상층의 제어 게이트 전극(CG4) 사이의 거리(a)는 적층체(ML)의 각 층의 제어 게이트 전극(CG) 사이의 거리(b) 사이에서 a<2b의 관계를 만족하고 있다. 바람직하게는, 거리(a)는 거리(b) 이하이다. 즉, a≤b이다.
절연막(18) 위에는 절연막(19)이 형성되어 있고, 절연막(19) 위에는 X 방향으로 연장되는 소스선(SL)이 형성되어 있다. 소스선(SL)은, Y 방향을 따라 배열된 복수의 제어 게이트 전극(CG4) 중, 1개 간격의 제어 게이트 전극(CG4)의 바로 위 영역에 배치되어 있다. 또한, 절연막(19) 위에는 소스선(SL)을 덮도록 절연막(20)이 형성되어 있고, 절연막(20) 위에는 Y 방향으로 연장되는 복수의 비트선(BL)이 형성되어 있다. 소스선(SL) 및 비트선(BL)은 각각 금속막으로 형성되어 있다.
그리고 적층체(ML)를 관통하도록, 각 층의 적층 방향(Z 방향)으로 연장되는 복수의 관통 홀(21)이 형성되어 있다. 각 관통 홀(21)은 각 단의 제어 게이트 전극(CG)을 관통하여, 하단부는 백 게이트(BG)에 도달하고 있다. 또한, 관통 홀(21)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있다. 그리고 제어 게이트 전극(CG)은 X 방향으로 연장되어 있기 때문에, X 방향으로 배열된 관통 홀(21)은, 동일한 제어 게이트 전극(CG)을 관통하고 있다. 또한, Y 방향에 있어서의 관통 홀(21)의 배열 주기는, 제어 게이트 전극(CG)의 배열 주기의 절반 정도이다. 이에 의해, Y 방향으로 배열된 관통 홀(21)은 2개 1조로 되고, 동일한 조에 속하는 관통 홀(21)은 동일한 제어 게이트 전극(CG)을 관통하고 있다.
또한, 백 게이트(BG)의 상층 부분 내에는 1개의 관통 홀(21)의 하단부를, 이 관통 홀(21)로부터 보아 Y 방향으로 1열만큼 이격시킨 다른 1개의 관통 홀(21)의 하단부에 연통시키도록, 연통 구멍(22)이 형성되어 있다. 이에 의해, Y 방향에 있어서 인접하는 한 쌍의 관통 홀(21)과, 그들을 서로 연통시키는 연통 구멍(22)에 의해 1개의 연속된 U자 구멍(23)이 형성되어 있다. 적층체(ML) 내에는 복수의 U자 구멍(23)이 형성되어 있다.
U자 구멍(23)의 내면 위에는 ONO막(Oxide Nitride Oxide film: 산화물-질화물-산화물막)(24)이 형성되어 있다. ONO막(24)에 있어서는, 외측부터 순서대로 절연성의 블록층(25), 전하 축적층(26), 절연성의 터널층(27)이 적층되어 있다. 블록층(25)은 백 게이트(BG), 제어 게이트 전극(CG) 및 절연막(15)에 접하고 있다. 블록층(25) 및 터널층(27)은, 예를 들어 실리콘 산화물을 포함하고, 전하 축적층(26)은, 예를 들어 실리콘 질화물을 포함한다.
또한, U자 구멍(23)의 내부에는 불순물이 도프된 반도체 재료, 예를 들어 폴리실리콘이 매립되어 있다. 이에 의해, U자 구멍(23)의 내부에는 U자 실리콘 부재(33)가 형성되어 있다. U자 실리콘 부재(33) 중 관통 홀(21) 내에 위치하는 부분은 실리콘 필러(31)로 되어 있고, 연통 구멍(22) 내에 위치하는 부분은 접속 부재(32)로 되어 있다. 실리콘 필러(31)의 형상은 Z 방향으로 연장되는 기둥 형상이며, 예를 들어 원기둥 형상이다. 또한, 접속 부재(32)의 형상은 Y 방향으로 연장되는 기둥형이며, 예를 들어 4각 기둥형이다. U자 실리콘 부재(33)를 구성하는 2개의 실리콘 필러(31) 및 1개의 접속 부재(32)는 일체적으로 형성되어 있고, 따라서 U자 실리콘 부재(33)는 그 길이 방향을 따라 끊김 없이 연속적으로 형성되어 있다. 또한, U자 실리콘 부재(33)는 ONO막(24)에 의해 백 게이트(BG) 및 제어 게이트 전극(CG)으로부터 절연되어 있다.
또한, 절연막(16), 선택 게이트 전극(SG) 및 절연막(18)에는, 복수의 관통 홀(51)이 형성되어 있다. 각 관통 홀(51)은 각 관통 홀(21)의 바로 위 영역에 형성되어 있고, 각 관통 홀(21)에 연통되어 있다. 여기서, 선택 게이트 전극(SG)은 X 방향으로 연장되어 있기 때문에, X 방향으로 배열된 관통 홀(51)은 동일한 선택 게이트 전극(SG)을 관통하고 있다. 또한, Y 방향에 있어서의 관통 홀(51)의 배열 주기는 선택 게이트 전극(SG)의 배열 주기와 동일하며, 배열의 위상도 동일하다. 따라서, Y 방향으로 배열된 복수의 관통 홀(51)은 선택 게이트 전극(SG)과 1대1로 대응하여 서로 다른 선택 게이트 전극(SG)을 관통하고 있다.
관통 홀(51)의 내면 위에는 게이트 절연막(28)이 형성되어 있다. 또한, 관 통 홀(51)의 내부에는, 예를 들어 폴리실리콘이 매립되어 있으며, 실리콘 필러(34)로 되어 있다. 실리콘 필러(34)의 형상은, Z 방향으로 연장되는 기둥형이며, 예를 들어 원기둥형이다. 실리콘 필러(34)의 하단부는, 바로 아래 영역에 형성된 실리콘 필러(31)의 상단부에 접속되어 있다. 또한, 실리콘 필러(34)는 게이트 절연막(28)에 의해 선택 게이트 전극(SG)으로부터 절연되어 있다. 그리고, U자 실리콘 부재(33)와, 그 상단부에 접속된 한 쌍의 실리콘 필러(34)에 의해 U자 필러(30)가 구성되어 있다.
이하, U자 필러(30)와, 제어 게이트 전극(CG), 선택 게이트 전극(SG), 소스선(SL) 및 비트선(BL)의 위치 관계를 설명한다.
U자 필러(30)는 Y 방향에 있어서 인접하는 한 쌍의 실리콘 필러(34 및 31)가, 접속 부재(32)에 의해 서로 접속되어 구성되어 있다. 한편, 제어 게이트 전극(CG), 선택 게이트 전극(SG) 및 소스선(SL)은 X 방향으로 연장되어 있고, 비트선(BL)은 Y 방향으로 연장되어 있다. 그리고, U자 필러(30)와 제어 게이트 전극(CG)의 Y 방향에 있어서의 배열 주기는 동일하나, 위상이 반주기만큼 어긋나 있기 때문에, 각 U자 필러(30)에 속하는 한 쌍의 실리콘 필러(31), 즉 접속 부재(32)에 의해 서로 접속된 2개의 실리콘 필러(31)는 서로 다른 제어 게이트 전극(CG)을 관통하고 있다. 한편, Y 방향에 있어서 인접하는 2개의 U자 필러(30)에 속하는 2개의 실리콘 필러(31)이며, 인접하는 2개의 실리콘 필러(31)는 공통의 제어 게이트 전극(CG)을 관통하고 있다.
또한, Y 방향으로 배열된 복수의 실리콘 필러(34)는 서로 다른 선택 게이트 전극(SG)을 관통하고 있으며, 따라서 각 U자 필러(30)에 속하는 1쌍의 실리콘 필러(34)도 서로 다른 선택 게이트 전극(SG)을 관통하고 있다. 한편, X 방향으로 배열된 복수의 U자 필러(30)는 공통의 1쌍의 선택 게이트 전극(SG)을 관통하고 있다.
또한, 각 U자 필러(30)에 속하는 한 쌍의 실리콘 필러(34) 중 1개의 실리콘 필러(34)는 절연막(19) 내에 매설된 소스 플러그(SP)를 통하여 소스선(SL)에 접속되어 있고, 다른 1개의 실리콘 필러(34)는 절연막(19 및 20) 내에 매설된 비트 플러그(BP)를 통하여 비트선(BL)에 접속되어 있다. 따라서, U자 필러(30)는 비트선(BL)과 소스선(SL) 사이에 접속되어 있다. 도 1 내지 도 3에 있어서는, U자 필러(30)가 관통하는 선택 게이트 전극(SG) 중 비트선측에 배치된 선택 게이트 전극(SG)을 선택 게이트 전극(SGb)으로 표기하고, 소스선측에 배치된 선택 게이트 전극(SG)을 선택 게이트 전극(SGs)으로 표기한다. 그리고 X 방향으로 배열된 U자 필러(30)는 공통의 소스선에 접속되고, 서로 다른 비트선(BL)에 접속되어 있다. 여기서, X 방향에 있어서의 U자 필러(30)의 배열 주기는 비트선(BL)의 배열 주기와 동일하기 때문에, X 방향에 있어서 U자 필러(30)와 비트선(BL)은 1대1로 대응하고 있다. 한편, Y 방향으로 배열된 U자 필러(30)는 2개 1조로 각 소스선(SL)에 접속되고, 공통의 비트선(BL)에 접속되어 있다.
그리고 도 1 내지 도 3에 도시된 바와 같이, 장치(1)에 있어서는, 실리콘 필러(31)가 채널로서 기능하고, 제어 게이트 전극(CG)이 게이트 전극으로서 기능함으로써, 실리콘 필러(31)와 제어 게이트 전극(CG)의 교차 부분에 종형의 메모리 트랜지스터(35)가 형성된다. 각 메모리 트랜지스터(35)는 실리콘 필러(31)와 제어 게 이트 전극(CG) 사이에 배치된 전하 축적층(26)에 전자를 축적함으로써 메모리 셀로서 기능한다. 적층체(ML) 내에는 복수의 실리콘 필러(31)가 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있기 때문에, 복수의 메모리 트랜지스터(35)가 X 방향, Y 방향, Z 방향을 따라 3차원적으로 배열된다.
또한, 실리콘 필러(34)와 선택 게이트 전극(SG)의 교차 부분에는 실리콘 필러(34)를 채널로 하고 선택 게이트 전극(SG)을 게이트 전극으로 하고 게이트 절연막(28)을 게이트 절연막으로 한 선택 트랜지스터(36)가 형성된다. 이 선택 트랜지스터(36)도, 상술한 메모리 트랜지스터(35)와 마찬가지로 종형 트랜지스터이다.
또한, 접속 부재(32)와 백 게이트(BG) 사이에는 ONO막(24)이 개재되기 때문에 접속 부재(32)를 채널로 하고 백 게이트(BG)를 게이트 전극으로 하고 ONO 막(24)을 게이트 절연막으로 한 백 게이트 트랜지스터(37)가 형성된다. 즉, 백 게이트(BG)는 전계에 의해 접속 부재(32)의 도통 상태를 제어하는 전극으로서 기능한다.
그 결과, 도 3에 도시된 바와 같이 각 U자 필러(30)를 따라 비트선(BL)과 소스선(SL) 사이에 접속된 메모리 스트링(38)이 구성된다. 메모리 스트링(38)에 있어서는, 양단부에 선택 트랜지스터(36)가 형성되고, 중앙부에 백 게이트 트랜지스터(37)가 형성되고, 각 선택 트랜지스터(36)와 백 게이트 트랜지스터(37) 사이에 전극막(14)의 적층 수와 동일 수의 메모리 트랜지스터(35)가 직렬로 접속된다. 즉, 적층체(ML) 내에 3차원적으로 배열된 복수의 메모리 트랜지스터(35)는 U자 실리콘 부재(33)마다 메모리 스트링(38)으로서 모인다. 본 실시 형태에 있어서는, 전극막(14)의 적층 수는 4이기 때문에, 각 선택 트랜지스터(36)와 백 게이트 트랜지스터(37) 사이에 직렬로 접속된 메모리 트랜지스터(35)는 4개이며, 1개의 메모리 스트링(38)에 형성된 메모리 트랜지스터(35)는 8개이다.
한편, 장치(1)에 있어서의 주변 회로 영역에는, 제어 전위 발생 회로(41), 완충 전위 발생 회로(42) 및 선택 전위 발생 회로(43)가 형성되어 있다. 제어 전위 발생 회로(41)는, 제어 게이트 전극(CG1 내지 CG3)에 대하여 접속 가능하게 되어 있으며, 제어 게이트 전극(CG1 내지 CG3)에 대하여 메모리 트랜지스터(35)를 제어하기 위한 제어 전위를 인가한다. 제어 전위 발생 회로(41)와 제어 게이트 전극(CG1 내지 CG3) 사이에는 스위치(도시하지 않음)가 개재되어 있어도 된다. 또한, 제어 전위 발생 회로(41)는 제어 게이트 전극(CG1 내지 CG3)과 동일한 수만큼 형성되어 있어 1대1로 접속되어 있어도 좋고, 제어 게이트 전극(CG1 내지 CG3)의 수보다도 적은 수만 형성되어 있어 스위치를 통하여 절환하여 접속되어도 좋다.
완충 전위 발생 회로(42)는 최상층의 제어 게이트 전극(CG4)에 대하여 접속 가능하게 되어 있으며, 최상층의 제어 게이트 전극(CG4)에 대하여 제어 전위 발생 회로(41)가 다른 제어 게이트 전극(CG1 내지 CG3)에 대하여 인가하는 전위(제어 전위)와는 다른 전위(완충 전위)를 인가한다. 완충 전위 발생 회로(42)와 제어 게이트 전극(CG4) 사이에는 스위치(도시하지 않음)가 개재되어 있어도 된다. 또한, 완충 전위 발생 회로(42)는 제어 게이트 전극(CG4)과 동일한 수만큼 형성되어 있어 1대1로 접속되어 있어도 좋고, 제어 게이트 전극(CG4)의 수보다도 적은 수만 형성되어 있어 스위치를 통하여 절환하여 접속되어도 좋다.
선택 전위 발생 회로(43)는 선택 게이트 전극(SG)에 대하여 접속 가능하게 되어 있으며, 선택 게이트 전극(SG)에 대하여 선택 트랜지스터(36)를 온 상태 또는 오프 상태로 하는 선택 전위를 인가하는 회로이다. 선택 전위 발생 회로(43)와 선택 게이트 전극(SG) 사이에는 스위치(도시하지 않음)가 개재되어 있어도 된다. 또한, 선택 전위 발생 회로(43)는 선택 게이트 전극(SG)과 동일한 수만큼 형성되어 있어 1대1로 접속되어 있어도 좋고, 선택 게이트 전극(SG)의 수보다도 적은 수만 형성되어 있어 스위치를 통하여 절환하여 접속되어도 좋다.
다음에, 상술한 바와 같이 구성된 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)의 동작에 대하여 설명한다.
도 4는 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)의 동작에 있어서, 각 전극 및 배선에 인가하는 전위를 도시하는 도면이다.
본 실시 형태에 있어서는, 적층체(ML) 내에 형성된 메모리 트랜지스터(35) 중, 최상층 이외의 전극막(14)에 형성된 메모리 트랜지스터(35)를 메모리 셀로서 사용하여, 데이터를 기억시킨다. 한편, 최상층의 전극막(14)에 형성된 메모리 트랜지스터(35)는 전계 완충용의 더미 트랜지스터로서 사용하고, 데이터의 기억에는 사용하지 않는다.
이하의 설명에서는, 메모리 트랜지스터(35)는 n 채널형의 전계 효과 트랜지스터인 것으로 한다. 또한, 메모리 트랜지스터(35)에 있어서, 전하 축적층(26)에 전자가 축적되고, 임계치가 정(+)으로 시프트한 상태를 값 「0」으로 하고 전하 축적층(26)에 전자가 축적되어 있지 않고, 임계치가 시프트하고 있지 않은 상태를 값 「1」로 한다. 또한, 데이터의 기입 및 판독의 대상이 되는 메모리 트랜지스터(35)(이하, 「선택 셀」이라고 한다)는, 상단부가 비트선(BL)에 접속된 실리콘 필러에 있어서의 아래에서부터 3단째의 메모리 트랜지스터인 것으로 한다. 즉, 소스선(SL)의 바로 아래 영역으로부터 떨어진 영역에 배치된 아래에서부터 3층째의 제어 게이트 전극(CG3)이 선택 셀의 게이트 전극으로 된다.
(기입 동작)
데이터의 기입은, X 방향으로 배열된 복수의 선택 셀에 대하여 동시에 행한다. 도 1에 도시된 바와 같이, 이들 복수의 선택 셀은 서로 다른 메모리 스트링(38)에 속해 있지만, 동일한 제어 게이트 전극(CG3)을 공유하고 있다. 또한, 이들의 선택 셀이 속하는 복수의 메모리 스트링(38)은, 서로 다른 비트선(BL)에 접속되어 있지만, 공통의 선택 게이트 전극(SG)을 관통하고 있으며, 공통의 소스선(SL)에 접속되어 있다.
우선, 기입 대상이 되는 메모리 트랜지스터(35)(선택 셀)가 속하는 메모리 스트링(38)(이하, 「선택 스트링」이라고 한다)의 Y 좌표를 선택한다. 구체적으로는, 도 4에 도시된 바와 같이 선택 스트링의 선택 게이트 전극(SGb)에 대하여 선택 게이트 전위(Vsg)를 인가하고, 선택 게이트 전극(SGs)에 대하여 오프 전위(Voff)를 인가한다. 또한, 비선택의 메모리 스트링(38)의 선택 게이트 전극(SGb 및 SGs)에 대하여 오프 전위(Voff)를 인가한다. 오프 전위(Voff)란, 그 게이트 전극이 구성하는 트랜지스터가 오프 상태로 되는 전위이며, 예를 들어 기준 전위(Vss)이다. 기준 전위(Vss)는, 예를 들어 접지 전위(0V)이다. 선택 게이트 전위(Vsg)란, 그 선택 게이트 전극(SG)이 구성하는 선택 트랜지스터(36)의 도통 상태가 실리콘 필러의 전위(바디 전위)에 의해 결정되는 전위이며, 예를 들어 기준 전위(Vss)보다도 높은 전위이다. 또한, 백 게이트(BG)의 전위는 온 전위(Von)로 한다. 온 전위(Von)란, 그 게이트 전극이 구성하는 트랜지스터가 온 상태로 되는 전위이며, 예를 들어 전원 전위(Vdd)(예를 들어, 3.0V)이다.
이에 의해, 선택 스트링의 비트선측의 선택 트랜지스터(36)는 비트선(BL)의 전위에 의해 온 상태와 오프 상태가 절환되는 상태로 되고, 소스선측의 선택 트랜지스터(36)는 오프 상태로 된다. 또한, 비선택의 메모리 스트링(38)의 선택 트랜지스터(36)는 모두 오프 상태로 된다. 또한, 모든 메모리 스트링(38)의 백 게이트 트랜지스터(37)가 온 상태로 된다.
다음에, 비트선(BL) 중 값 「0」을 기입하는 선택 셀이 접속된 비트선(BL)에는 기준 전위(Vss)(예를 들어, 0V)를 인가하고, 값 「1」을 기입하는 선택 셀이 접속된 비트선(BL)에는 전원 전위(Vdd)(예를 들어, 3.0V)를 인가한다. 한편, 모든 소스선(SL)에 전원 전위(Vdd)를 인가한다.
이 상태에서, 선택 스트링에 있어서의 선택 셀의 위치를 선택한다. 구체적으로는, 선택 셀을 구성하는 제어 게이트 전극(CG), 예를 들어 소스선(SL)의 바로 아래 영역으로부터 떨어진 영역에 배치된 아래에서부터 3층째의 제어 게이트 전극(CG3)의 전위를 기입 전위(Vpgm)(예를 들어, 18V)로 승압시키고, 그 이외의 제어 게이트 전극(CG)의 전위를 중간 전위(Vpass)(예를 들어, 10V)로 한다. 기입 전위(Vpgm)는 실리콘 필러(31)로부터 ONO막(24)의 전하 축적층(26)에 대하여 전자를 주입할 수 있는 충분히 높은 전위이며, 기준 전위(Vss) 및 선택 게이트 전위(Vsg)보다도 높은 전위이다. 즉, Vss<Vsg<Vpgm이다. 또한, 중간 전위(Vpass)는 기준 전위(Vss)보다는 높은 전위이지만, 기입 전위(Vpgm)보다는 낮은 전위이다. 즉, Vss<Vpass<Vpgm이다.
그리고, 이때 완충 전위 발생 회로(42)가 최상층의 제어 게이트 전극(CG4)에 대하여, 비선택의 메모리 스트링(38)의 선택 게이트 전극(SGb 및 SGs)에 인가하는 오프 전위(Voff)(예를 들어, 0V)와, 제어 게이트 전극(CG3)에 인가하는 기입 전위(Vpgm)(예를 들어, 18V) 사이의 완충 전위, 예를 들어 중간 전위(Vpass)(예를 들어, 10V)를 인가한다.
이에 의해, 값 「0」을 기입하는 선택 셀에 대해서는, 비트선(BL)의 전위가 기준 전위(Vss)(예를 들어, 0V)이며, 비트선측의 선택 게이트 전극(SGb)의 전위가 기준 전위(Vss)보다도 높은 선택 게이트 전위(Vsg)이기 때문에, 비트선측의 선택 트랜지스터(36)의 소스 전위와 게이트 전위의 전위차가 임계치를 초과하고, 이 선택 트랜지스터(36)는 온 상태로 된다. 그 결과, 선택 셀의 바디 전위(Vbody)는 기준 전위(Vss)에 근접한다. 또한, 제어 게이트 전극(CG3)의 전위는 기입 전위(Vpgm)(예를 들어, 18V)이다. 따라서, 선택 셀에 있어서의 게이트 전위와 바디 전위의 차(Vpgm-Vbody)는 충분히 커지고, 이 전위차에 의해 고온의 전자가 생성되어, 실리콘 필러(31)로부터 터널층(27)을 통하여 전하 축적층(26)에 주입된다. 이에 의해, 이 선택 셀에 값 「0」이 기입된다.
한편, 값 「1」을 기입하는 선택 셀에 대해서는, 비트선(BL)의 전위가 전원 전위(Vdd)(예를 들어, 3.0V)이며, 비트선측의 선택 게이트 전극(SGb)의 전위가 기준 전위(Vss)보다도 높은 선택 게이트 전위(Vsg)이기 때문에, 비트선측의 선택 트랜지스터(36)의 소스 전위와 게이트 전위의 전위차는 작고, 이 선택 트랜지스터(36)는 백 게이트 효과에 의해 오프 상태로 된다. 이에 의해, 실리콘 필러(31)는 플로팅 상태로 되고, 선택 셀의 바디 전위(Vbody)는 중간 전위(Vpass)(예를 들어, 10V)가 인가된 제어 게이트 전극(CG)과의 커플링에 의해 높은 값으로 유지된다. 이로 인해, 선택 셀에 있어서의 제어 게이트 전극(CG3)의 기입 전위(Vpgm)(예를 들어, 18V)와 바디 전위(Vbody)의 차(Vpgm-Vbody)는 작아져, 전하 축적층(26)에 전자는 주입되지 않는다. 그 결과, 이 선택 셀에 값 「1」이 기입된다.
또한, 비선택의 메모리 스트링(38)에 있어서는, 양단부의 선택 트랜지스터(36)가 모두 오프 상태로 되기 때문에 실리콘 필러(31)의 전위는 플로팅 상태로 된다. 이 경우, 실리콘 필러(31)의 바디 전위(Vbody)는 제어 게이트 전극(CG)에 인가하는 전위 및 그 승압 레이트와, 선택 게이트 전극의 전위에 의해 제어할 수 있 어, 높은 전위로 유지할 수 있다. 그 결과, 메모리 트랜지스터(35)에 있어서의 게이트 전위와 바디 전위의 차(Vpgm-Vbody)는 작아져, 전하 축적층(26)에는 전자가 주입되지 않아, 원래의 값이 유지된다.
이때, 비선택의 메모리 스트링의 바디 전위(Vbody)를 높은 값으로 유지하기 위해서는, 선택 트랜지스터(36)의 오프 전류가 충분히 낮을 필요가 있다. 본 실시 형태에 관한 장치(1)에 있어서는, 완충 전위 발생 회로(42)가 최상층의 제어 게이트 전극(CG4)에 대하여 중간 전위(Vpass)를 인가하고 있기 때문에, 비선택의 메모리 스트링(38)에 있어서, 오프 상태로 되어 있는 선택 트랜지스터(36)와 기입 전위(Vpgm)가 인가되어 있는 메모리 트랜지스터(35) 사이의 전계를 완화할 수 있다. 이에 의해, 선택 트랜지스터(36)의 오프 전류를 줄일 수 있다. 그 결과, 선택 게이트 전극(SG)과 최상층의 제어 게이트 전극(CG4) 사이의 거리(a)가 짧은 경우에도 비선택의 메모리 스트링(38)에 속하여 기입 전위(Vpgm)가 인가되어 있는 메모리 트랜지스터(35)의 전하 축적층(26)에 전자가 주입되지 않아, 오기입의 발생을 억제할 수 있다.
또한, 최상층의 제어 게이트 전극(CG4)에 중간 전위(Vpass)를 인가함으로써, 이 최상층의 제어 게이트 전극(CG4)과 기입 전위(Vpgm)가 인가되어 있는 제어 게이트 전극(CG3)으로 형성되는 전계에 의해, 실리콘 필러 내에 있어서 발생한 전자·정공쌍 중 소수 캐리어를 포획하여 소수 캐리어가 선택 트랜지스터로 유입하는 것 을 억제할 수 있다. 즉, 메모리 트랜지스터(35)가 n형 트랜지스터인 경우에는 소수 캐리어인 정공 전류가 선택 트랜지스터(36)로 유입하는 것을 억제할 수 있다. 이에 의해, 소수 캐리어에 기인하는 선택 트랜지스터의 컷오프 특성의 열화를 방지할 수 있다.
이에 대해, 가령 더미 트랜지스터를 형성하지 않으면, 비선택의 메모리 스트링 중 적어도 선택 스트링과의 사이에서 제어 게이트 전극을 공유하는 메모리 스트링에 있어서는, 오프 전위(Voff)(예를 들어, 0V)가 인가된 선택 게이트 전극(SG)과 기입 전위(Vpgm)(예를 들어, 18V)가 인가된 제어 게이트 전극(CG3)과의 사이에서 강한 전계가 형성되게 된다. 이 전계는, 기입 전위(Vpgm)가 인가된 제어 게이트 전극(CG)이 최상층의 제어 게이트 전극(CG4)이며, 거리(a)가 짧은 경우에 특히 강해진다. 그 결과, 고온의 전자가 생성되어, 제어 게이트 전극(CG4)이 구성하는 메모리 트랜지스터(35)의 전하 축적층(26)에 전자가 주입되게 된다. 이에 의해, 본래, 기입 대상으로 하고 있지 않은 비선택의 메모리 스트링의 메모리 트랜지스터(35)에 잘못하여 값 「0」이 기입되게 된다.
(판독 동작)
도 4에 도시된 바와 같이, 백 게이트(BG)에 온 전위(Von)를 인가하여 백 게이트 트랜지스터(37)를 온 상태로 한다. 또한, 선택 스트링의 선택 게이트 전극(SGs 및 SGb)에 온 전위(Von)(예를 들어, 3.0V)를 인가하여 선택 트랜지스터(36) 를 온 상태로 한다. 한편, 비선택의 메모리 스트링(38)의 선택 게이트 전극(SGs 및 SGb)에는 오프 전위(Voff)(예를 들어, 0V)를 인가하여 선택 트랜지스터(36)를 오프 상태로 한다.
그리고 선택 셀의 제어 게이트 전극(CG3)에 대하여, 선택 셀의 값에 따라 도통 상태가 상이한 전위를 인가한다. 이 전위는, 선택 셀의 값이 「0」, 즉 전하 축적층(26)에 전자가 축적되어 있고 임계치가 정(+)으로 시프트하고 있는 경우에는 바디에 전류가 흐르지 않으며, 선택 셀의 값이 「1」, 즉 전하 축적층(26)에 전자가 축적되어 있지 않고 임계치가 시프트하고 있지 않으면 바디에 전류가 흐르는 전위이며, 예를 들어 기준 전위(Vss)(예를 들어, 0V)이다. 또한, 선택 셀 이외의 메모리 트랜지스터(35)를 구성하는 제어 게이트 전극(CG1 및 CG2), 및 더미 트랜지스터로서 최상층의 메모리 트랜지스터(35)를 구성하는 제어 게이트 전극(CG4)에 대하여, 이들 메모리 트랜지스터(35)가 그 값에 의하지 않고 온 상태로 되는 판독 전위(Vread)(예를 들어, 4.5V)를 인가한다.
이 상태에서, 각 비트선(BL)에 전위(Vb1)(예를 들어, 0.7V), 각 소스선(SL)에 기준 전위(Vss)(예를 들어, 0V)를 인가한다. 그 결과, 선택 셀의 값이 「1」이면 선택 스트링에 전류가 흐르고, 선택 셀의 값이 「0」이면 선택 스트링에 전류가 흐르지 않는다. 따라서, 비트선(BL)으로부터 선택 스트링을 통하여 소스선(SL)에 흐르는 전류를 검출하거나, 비트선(BL)의 전위 강하를 검출함으로써, 선택 셀의 값을 판독할 수 있다. 또한, 비선택의 메모리 스트링(38)에 대해서는 선택 트랜지스 터(36)가 오프 상태이기 때문에 메모리 트랜지스터(35)에 기억된 값에 무관하게 전류는 흐르지 않는다.
(소거 동작)
데이터의 소거는, 복수의 메모리 스트링(38)을 포함하는 블록 단위로 행한다.
도 4에 도시된 바와 같이, 백 게이트(BG)에 온 전위(Von)를 인가하여 백 게이트 트랜지스터(37)를 온 상태로 한다. 또한, 소거 대상이 되는 블록의 모든 제어 게이트 전극(CG)에 기준 전위(Vss)(예를 들어, 0V)를 인가한다. 이때, 더미 트랜지스터로서 사용하는 최상층의 메모리 트랜지스터(35)의 제어 게이트 전극(CG4)도, 다른 제어 게이트 전극(CG1 내지 CG3)과 마찬가지로 기준 전위(Vss)로 한다. 또한, 비트선(BL) 및 소스선(SL)의 전위를 소거 전위(Verase)(예를 들어, 15V)로 승압한다. 또한, 선택 게이트 전극(SGb 및 SGs)에 소거 전위(Verase)보다도 낮은 선택 게이트 전위(Vsg)를 인가한다. 즉, Vsg<Verase로 한다.
이에 의해, 비트선(BL) 및 소스선(SL)의 전위는 소거 전위(Verase)(예를 들어, 15V)로 되고, 선택 게이트 전극(SGb 및 SGs)의 전위는 선택 게이트 전위(Vsg)로 되기 때문에 비트선(BL)과 선택 게이트 전극(SGb)의 전위차 및 소스선(SL)과 선택 게이트 전극(SGs)의 전위차에 의한 밴드간 터널링에 의해 정공 전류가 발생하여, 실리콘 필러(31)의 전위, 즉 바디 전위가 승압한다. 한편, 소거 대상이 되는 블록 (선택 블록)의 제어 게이트 전극(CG)에는 기준 전위(Vss)(예를 들어, 0V)로 인가되어 있기 때문에, 실리콘 필러(31)와 제어 게이트 전극(CG) 사이의 전위차에 의해, 정공이 메모리 트랜지스터(35)의 전하 축적층(26)에 주입되어, 전하 축적층(26) 내의 전자가 쌍으로 소멸된다. 그 결과, 데이터가 소거된다. 또한, 정공 전류의 주입에 의해 바디 전위가 상승하기 때문에, 전하 축적층(26)에 충분한 정공을 주입하기 위해서는, 소거 전위(Verase)와 선택 게이트 전위(Vsg)는 전위차를 충분히 취할 필요가 있다.
한편, 소거 대상으로 하지 않는 블록(비선택의 블록)에 있어서는, 선택 게이트 전극(SGb 및 SGs)의 전위를 비트선(BL) 및 소스선(SL)의 전위에 가까운 전위까지 승압시키고 비트선(BL) 또는 소스선(SL)에 접속된 확산층과 선택 게이트 전극(SGb 또는 SGs) 사이의 전계를 약화시켜 정공 전류가 발생하지 않도록 한다. 또는, 제어 게이트 전극(CG)의 전위를 실리콘 필러(31)와 동시에 승압시켜, 실리콘 필러(31) 내의 정공이 전하 축적층(26)에 주입되지 않도록 한다. 이에 의해, 비선택의 블록에 있어서는, 메모리 트랜지스터(35)에 이미 기입되어 있는 값이 그대로 유지된다.
다음에, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)의 제조 방법에 대하여 설명한다.
도 5 내지 도 13은 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
또한, 도 5 내지 도 13은, 도 2와 동일한 단면을 도시하고 있다.
우선, 도 5에 도시된 바와 같이 실리콘 기판(11)을 준비한다. 이 실리콘 기판(11)에는 메모리 셀 형성 영역이 설정되어 있고, 메모리 셀 형성 영역의 주위에는 주변 회로 영역(도시하지 않음)이 설정되어 있다. 그리고 주변 회로 영역에 있어서, 제어 전위 발생 회로(41), 완충 전위 발생 회로(42) 및 선택 전위 발생 회로(43)(모두 도 3 참조) 등의 주변 회로를 형성하기 위한 소자 분리막을 형성한다. 다음에, 주변 회로 영역에 있어서, 고내압 트랜지스터를 위한 후막 게이트 절연막과 저내압 트랜지스터를 위한 박막 게이트 절연막을 나누어 만들었다. 이때, 메모리 셀 형성 영역에 있어서도, 실리콘 기판(11) 위에 절연막(10)을 형성한다.
다음에, 절연막(10) 위에 도전막으로서의 폴리실리콘막(12)을, 예를 들어 200㎚의 두께로 퇴적시킨다. 그리고 메모리 셀 형성 영역에 있어서, 폴리실리콘막(12)의 상층 부분에 대하여 포토리소그래피 및 RIE(Reactive Ion Etching : 반응성 이온 에칭)를 행하여, 폴리실리콘막(12)의 상면에 Y 방향으로 연장되는 단책상의 홈(52)을 복수 형성한다. 홈(52)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시킨다. 홈(52)은 폴리실리콘막(12)의 상면에 형성된 오목부이다.
다음에, 도 6에 도시된 바와 같이, 예를 들어 CVD법(Chemical Vapor Deposition법: 화학 기상 성장법)에 의해 실리콘 질화막을 퇴적시킴으로써, 폴리실리콘막(12) 위에 희생막(53)을 성막한다. 이때, 희생막(53)은 홈(52) 내에도 매립된다. 다음에, 희생막(53) 및 폴리실리콘막(12)을, 예를 들어 포토리소그래피 및 RIE에 의해 가공한다. 이에 의해, 메모리 셀 형성 영역에 있어서 폴리실리콘 막(12)을 블록마다 분단하여, 각 블록에 폴리실리콘막(12)을 포함하는 평판 형상의 백 게이트(BG)를 형성하는 동시에, 주변 회로 영역에 있어서 폴리실리콘막(12)을 포함하는 게이트 전극을 형성한다.
그 후, 주변 회로 영역에 있어서, 실리콘 산화물을 포함하는 스페이서를 형성하고, 이온 주입을 행하여 확산층을 형성한다. 다음에, 주변 회로 영역에 있어서, 층간 절연막을 퇴적시켜, 평탄화하고, 상면이 폴리실리콘막(12)의 상면과 동일한 높이가 되도록 리세스한다. 다음에, 희생막(53)을 리세스하고, 폴리실리콘막(12) 위로부터 제거하여, 홈(52)의 내부에만 잔류시킨다.
다음에, 도 7에 도시된 바와 같이, 메모리 셀 형성 영역에 있어서 백 게이트(BG)[폴리실리콘막(12)] 위에, 예를 들어 실리콘 산화물을 포함하는 절연막(15)과, 예를 들어 폴리실리콘을 포함하는 전극막(14)을 교대로 퇴적시켜, 적층체(ML)를 형성한다.
다음에, 도 8에 도시된 바와 같이, 예를 들어 RIE에 의해 적층체(ML)에 Z 방향으로 연장되는 복수의 관통 홀(21)을 일괄로 형성한다. 이때, 관통 홀(21)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시킨다. 또한, 관통 홀(21)의 저부는 홈(52) 내에 매립된 희생막(53)의 양단부에 도달하도록 한다. 이에 의해, 각 희생재(53)에 대하여 각각 Y 방향으로 이웃한 2개의 관통 홀(21)을 도달시킨다.
다음에, 도 9에 도시된 바와 같이, 관통 홀(21)을 통하여 습식 에칭을 행하여, 홈(52) 내의 희생막(53)(도 8 참조)을 제거한다. 이에 의해, 홈(52)이 연통 구멍(22)으로 되고, 연통 구멍(22)과 그 양단부에 연통된 2개의 관통 홀(21)에 의 해, 1개의 연속된 U자 구멍(23)이 형성된다.
다음에, 도 10에 도시된 바와 같이 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 연속적으로 퇴적시킨다. 이에 의해, U자 구멍(23)의 내면 위에 실리콘 산화막을 포함하는 블록층(25), 실리콘 질화막을 포함하는 전하 축적층(26), 실리콘 산화막을 포함하는 터널층(27)이 이 순서대로 적층되어, ONO 막(24)이 형성된다.
다음에, 전면에 아몰퍼스 실리콘을 퇴적시킨다. 이에 의해, U자 구멍(23) 내에 아몰퍼스 실리콘이 매립되어, U자 실리콘 부재(33)가 형성된다. U자 실리콘 부재(33)는 관통 홀(21) 내에 매립된 한 쌍의 실리콘 필러(31)와, 연통 구멍(22) 내에 매립된 1개의 접속 부재(32)로 구성된다. 그 후, 적층체(ML) 위에 퇴적된 아몰퍼스 실리콘, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 제거한다.
다음에, 도 11에 도시된 바와 같이, 적층체(ML)를, 예를 들어 RIE에 의해 가공하여 적층체(ML)에 홈(54)을 형성한다. 홈(54)은, 접속 부재(32)에 접속된 2개의 실리콘 필러(31) 사이의 영역을 연결하도록 X 방향으로 연장하여 최하층의 절연막(15)까지 도달하도록 형성한다. 홈(54)에 의해 전극막(14)은 Y 방향을 따라서 분단되어 X 방향으로 연장되는 복수의 제어 게이트 전극(CG)으로 된다.
다음에, 도 12에 도시된 바와 같이 적층체(ML) 위에 절연막(16)을 퇴적시켜서 평탄화한다. 절연막(16)은 홈(54) 내에도 매립된다. 계속해서, 예를 들어 아몰퍼스 실리콘을 포함하는 도전막(17)을 퇴적하고, 에칭하여 메모리 셀 영역에만 잔류시킨다.
다음에, 예를 들어 도전막(17) 위에 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막을 마스크로 한 에칭과 레지스트막의 슬리밍을 반복함으로써, 적층체(ML)를 계단 형상으로 가공한다. 이에 의해, 상방(Z 방향)으로부터 보아, 각 단의 제어 게이트 전극(CG)의 X 방향 양단부가 그것보다 상단의 제어 게이트 전극(CG)에 의해 덮이지 않게 되어, 후속 공정에 있어서, 상방으로부터 각 단의 제어 게이트 전극(CG)에 대하여 콘택트를 형성하는 것이 가능해진다. 다음에, 계단 형상으로 가공한 적층체(ML)를 덮도록, 예를 들어 실리콘 질화물을 포함하는 에칭 스토퍼막(도시하지 않음)을 성막하고, 그 위에 층간 절연막(도시하지 않음)을 형성하고, 상면을 평탄화한다. 이에 의해, 적층체(ML)의 주위가 층간 절연막에 의해 매립된다.
그 후, 도전막(17) 위에 절연막(18)을 형성한다. 그리고, 절연막(18), 도전막(17) 및 절연막(16)을 관통하여 적층체(ML) 내의 관통 홀(21)의 상단부에 도달하도록 관통 홀(51)을 형성한다.
다음에, 도 13에 도시된 바와 같이, 전체면에 절연막을 퇴적시키고 아몰퍼스 실리콘을 퇴적시킨다. 그리고, 아몰퍼스 실리콘 및 절연막을 에치백하고, 관통 홀(51) 내에만 잔류시킨다. 이에 의해, 관통 홀(51)의 내면 위에 게이트 절연막(28)이 형성됨과 함께, 아몰퍼스 실리콘이 매립된다. 다음에, 온도가, 예를 들어 600℃인 열처리를 행하여, 관통 홀(51) 내의 아몰퍼스 실리콘을 결정화시켜 폴리실리콘으로 한다. 그리고 이 폴리실리콘에 대하여, 비소(As)를 예를 들어 가속 전압을 40keV, 도우즈량을 3×1015㎝-2로 하고 이온 주입하여 드레인 확산층(도시하지 않음)을 형성한다. 이에 의해, 관통 홀(51) 내에 실리콘 필러(34)가 형성된다. 실리콘 필러(34)는 실리콘 필러(31)에 접속된다.
다음에, 절연막(18) 및 도전막(17)에 대하여 RIE 등의 가공을 행하여, Y 방향으로 이웃한 실리콘 필러(34) 사이의 영역에 X 방향으로 연장되는 홈(55)을 형성한다. 이에 의해, 도전막(17)을 Y 방향을 따라 분단하고 X 방향으로 연장되는 복수의 선택 게이트 전극(SG)을 형성한다.
다음에, 도 2에 도시된 바와 같이 절연막(18) 위에 절연막(19)을 형성하고, 절연막(19) 내에 소스 플러그(SP)를 매설하는 동시에, 절연막(19) 위에 X 방향으로 연장되는 소스선(SL)을 형성한다. 이때, 소스선(SL)은 소스 플러그(SP)를 통하여 일부의 실리콘 필러(34)의 드레인 확산층에 접속된다. 또한, 적층체(ML)의 주위에 형성된 층간 절연막(도시하지 않음)에, 상방으로부터 각 제어 게이트 전극(CG) 및 각 선택 게이트 전극(SG)에 접속되는 콘택트(도시하지 않음)를 형성한다. 다음에, 절연막(19) 위에 소스선(SL)을 덮도록 절연막(20)을 형성한다. 다음에, 절연막(20 및 19) 내에 비트 플러그(BP)를 매설함과 함께, 절연막(20) 위에 Y 방향으로 연장되는 비트선(BL)을 형성한다. 이때, 비트선(BL)은 비트 플러그(BP)를 통하여 나머지의 실리콘 필러(34)의 드레인 확산층에 접속된다. 이에 의해, 불휘발성 반도체 기억 장치(1)가 제조된다.
이상, 실시 형태를 참조하여 본 발명을 설명했지만, 본 발명은 이 실시 형태 에 한정되는 것이 아니다. 예를 들어, 전술한 실시 형태에 대하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 포함하고 있는 한, 본 발명의 범위에 함유된다. 예를 들어, 전술한 실시 형태에 있어서는, 전위 발생 회로(41∼43) 이외의 주변 회로에 대해서는 설명을 생략했지만, 실제로는 메모리 트랜지스터 등을 구동하기 위한 각종 회로가 형성되어 있다. 또한, 전술한 실시 형태에 있어서는, 에칭 스토퍼막, 확산 방지막 등의 프로세스막에 대해서는 설명을 생략했지만, 프로세스상의 필요에 따라 이들 프로세스막을 적절하게 형성할 수 있다. 또한, 전술한 각 공정 사이에 적절히 평탄화 공정 및 세정 공정 등을 마련할 수 있다.
도 1은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 사시도.
도 2는 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 3은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 회로도.
도 4는 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 동작에 있어서, 각 전극 및 배선에 인가하는 전위를 도시하는 도면.
도 5는 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 6은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 7은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 8은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 9는 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 10은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방 법을 예시하는 공정 단면도.
도 11은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 12는 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.
도 13은 본 발명의 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도.

Claims (17)

  1. 불휘발성 반도체 기억 장치로서,
    각각 복수의 절연막 및 전극막이 교대로 적층되고, 상기 전극막이 분단되어 한 방향으로 연장되는 복수의 제어 게이트 전극으로 되어 있는 적층체와,
    상기 적층체 위에 형성되고, 상기 한 방향으로 연장되는 복수의 선택 게이트 전극과,
    상기 적층체의 적층 방향으로 연장되어, 상기 제어 게이트 전극을 관통하는 복수의 제1 반도체 필러와,
    상기 적층체의 적층 방향으로 연장되어 상기 선택 게이트 전극을 관통하며, 각각이 상기 제1 반도체 필러 위에 형성된 복수의 제2 반도체 필러와,
    상기 한 방향으로 연장되어, 일부의 상기 제2 반도체 필러의 상단부에 접속된 복수의 소스선과,
    상기 한 방향에 대하여 교차하는 방향으로 연장되어, 나머지의 상기 제2 반도체 필러의 상단부에 접속된 복수의 비트선과,
    상단부가 상기 소스선에 접속된 1개의 상기 제2 반도체 필러의 아래에 형성된 상기 제1 반도체 필러의 하단부와, 상단부가 상기 비트선에 접속된 다른 1개의 상기 제2 반도체 필러의 아래에 형성된 상기 제1 반도체 필러의 하단부를 서로 접속하는 접속 부재와,
    상기 제어 게이트 전극과 상기 제1 반도체 필러 사이에 형성된 전하 축적층과,
    상기 선택 게이트 전극과 상기 제2 반도체 필러 사이에 형성된 게이트 절연막
    을 포함하고,
    최상층의 상기 제어 게이트 전극에는 다른 상기 제어 게이트 전극과는 상이한 전위를 인가하는 것이 가능한 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 데이터의 기입 동작 시에 있어서, 상기 최상층의 제어 게이트 전극에는, 상기 최상층의 제어 게이트 전극을 관통하는 상기 제1 반도체 필러 위에 형성된 상기 제2 반도체 필러에 의해 관통된 상기 선택 게이트 전극의 전위와, 상기 최상층의 제어 게이트 전극과 동일한 상기 제1 반도체 필러에 의해 관통된 상기 다른 제어 게이트 전극 중 선택 셀의 제어 게이트 전극의 전위 사이의 중간 전위가 인가되는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 상기 적층체의 적층 방향에 있어서, 상기 선택 게이트 전극과 상기 최상층의 제어 게이트 전극 사이의 거리는, 상기 제어 게이트 전극들 사이의 거리 이하인 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 데이터의 기입 동작 시에 있어서, 상기 최상층의 제어 게이트 전극에는, 비선택의 메모리 스트링의 상기 선택 게이트 전극에 인가하는 전위와, 상기 데이터를 기입하는 메모리 셀의 상기 제어 게이트 전극에 인가하는 전위 사이의 전위가 인가되는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 적층체의 적층 방향에 있어서, 상기 선택 게이트 전극과 상기 최상층의 제어 게이트 전극 사이의 거리는, 상기 제어 게이트 전극들 사이의 거리 이하인 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 적층체의 적층 방향에 있어서, 상기 선택 게이트 전극과 상기 최상층의 제어 게이트 전극 사이의 거리는, 상기 제어 게이트 전극들 사이의 거리 이하인 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 서로 접속된 한 쌍의 상기 제1 반도체 필러의 하부 및 상기 접속 부재는, 동일한 재료로 일체적으로 형성되어 있는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 접속 부재에 의해 서로 접속된 2개의 상기 제1 반도체 필러는 서로 다른 상기 제어 게이트 전극을 관통하고 있으며, 상기 교차하는 방향에서 이웃하며, 상기 접속 부재를 통하여 서로 접속되어 있지 않은 2개의 상기 제1 반도체 필러는, 공통의 상기 제어 게이트 전극을 관통하고 있는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  9. 불휘발성 반도체 기억 장치로서,
    각각 복수의 절연막 및 전극막이 교대로 적층되고, 상기 전극막이 분단되어 한 방향으로 연장되는 복수의 제어 게이트 전극으로 되어 있는 적층체와,
    상기 적층체 위에 형성되고, 상기 한 방향으로 연장되는 복수의 선택 게이트 전극과,
    상기 적층체의 적층 방향으로 연장되어, 상기 제어 게이트 전극을 관통하는 복수의 제1 반도체 필러와,
    상기 적층체의 적층 방향으로 연장되어 상기 선택 게이트 전극을 관통하며, 각각이 상기 제1 반도체 필러 위에 형성된 복수의 제2 반도체 필러와,
    상기 한 방향으로 연장되어, 일부의 상기 제2 반도체 필러의 상단부에 접속된 복수의 소스선과,
    상기 한 방향에 대하여 교차하는 방향으로 연장되어, 나머지의 상기 제2 반도체 필러의 상단부에 접속된 복수의 비트선과,
    상단부가 상기 소스선에 접속된 1개의 상기 제2 반도체 필러의 아래에 형성된 상기 제1 반도체 필러의 하단부와, 상단부가 상기 비트선에 접속된 다른 1개의 상기 제2 반도체 필러의 아래에 형성된 상기 제1 반도체 필러의 하단부를 서로 접속하는 접속 부재와,
    상기 제어 게이트 전극과 상기 제1 반도체 필러 사이에 형성된 전하 축적층과,
    상기 선택 게이트 전극과 상기 제2 반도체 필러 사이에 형성된 게이트 절연막과,
    상기 제어 게이트 전극들 중, 최상층의 상기 제어 게이트 전극 이외의 다른 상기 제어 게이트 전극에 대하여 제어 전위를 인가하는 제1 전위 발생 회로와,
    상기 최상층의 제어 게이트 전극에 대하여 상기 제어 전위와는 상이한 전위를 인가하는 제2 전위 발생 회로
    를 포함하는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서, 데이터의 기입 동작 시에 있어서, 상기 최상층의 제어 게이트 전극에는, 상기 최상층의 제어 게이트 전극을 관통하는 상기 제1 반도체 필러 위에 형성된 상기 제2 반도체 필러에 의해 관통된 상기 선택 게이트 전극의 전위와, 상기 최상층의 제어 게이트 전극과 동일한 상기 제1 반도체 필러에 의해 관통된 상기 다른 제어 게이트 전극 중 선택 셀의 제어 게이트 전극의 전위 사이의 중간 전위가 인가되는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서, 상기 적층체의 적층 방향에 있어서, 상기 선택 게이트 전극과 상기 최상층의 제어 게이트 전극 사이의 거리는, 상기 제어 게이트 전극들 사이의 거리 이하인 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  12. 제9항에 있어서, 데이터의 기입 동작 시에 있어서, 상기 최상층의 제어 게이트 전극에는 비선택의 메모리 스트링의 상기 선택 게이트 전극에 인가하는 전위와, 상기 데이터를 기입하는 메모리 셀의 상기 제어 게이트 전극에 인가하는 전위 사이의 전위가 인가되는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서, 상기 적층체의 적층 방향에 있어서, 상기 선택 게이트 전극과 상기 최상층의 제어 게이트 전극 사이의 거리는, 상기 제어 게이트 전극들 사이의 거리 이하인 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  14. 제9항에 있어서, 상기 적층체의 적층 방향에 있어서, 상기 선택 게이트 전극과 상기 최상층의 제어 게이트 전극 사이의 거리는, 상기 제어 게이트 전극들 사이의 거리 이하인 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  15. 제9항에 있어서, 서로 접속된 한 쌍의 상기 제1 반도체 필러의 하부 및 상기 접속 부재는, 동일한 재료로 일체적으로 형성되어 있는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  16. 제9항에 있어서, 상기 접속 부재에 의해 서로 접속된 2개의 상기 제1 반도체 필러는 서로 다른 상기 제어 게이트 전극을 관통하고 있으며, 상기 교차하는 방향에서 이웃하고, 상기 접속 부재를 통하여 서로 접속되어 있지 않은 2개의 상기 제1 반도체 필러는, 공통의 상기 제어 게이트 전극을 관통하고 있는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  17. 제9항에 있어서, 메모리 셀 형성 영역 및 주변 회로 영역이 설정된 반도체 기판을 더 포함하고,
    상기 적층체는 상기 메모리 셀 형성 영역에 배치되어 있고,
    상기 제1 전위 발생 회로 및 상기 제2 전위 발생 회로는 상기 주변 회로 영역에 배치되어 있는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
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