KR20100005605A - 비휘발성 메모리 소자 및 제조 방법, 동작 방법 - Google Patents

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Abstract

반도체 기판 상에 제1전하 저장을 위해 전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층을 포함하는 하위 트랩적층(lower trap layers)을 형성하고, 하위 트랩적층 상에 게이트층을 형성한 후, 게이트층 상에 제2전하 저장을 위한 상위 트랩적층을 형성한다. 상위 트랩적층, 게이트층 및 하위 트랩적층을 선택적으로 식각하여 게이트 스택(gate stack)들로 분리한 후, 게이트 스택들 사이를 채우는 분리 절연층을 형성하고, 게이트 스택 및 절연층 상에 상위 반도체층을 형성하는 비휘발성 메모리 소자 제조 방법을 제시한다.
SONOS, 플래시 메모리, mirror, ONO

Description

비휘발성 메모리 소자 및 제조 방법, 동작 방법{Non volatile memory device, method of manufacturing the device and method operating the device}
본 발명은 반도체 소자에 관한 것으로, 특히, 비휘발성 메모리 소자 및 제조 방법, 동작 방법에 관한 것이다.
반도체 메모리 소자 중 전원이 제거되어도 정보가 저장된 메모리 상태를 유지하는 비휘발성 메모리 소자에 대한 수요가 증가되고 있다. 메모리 셀(cell)들이 정션(junction)을 공유하여 낸드(NAND) 스트링(string)을 이루는 플래시 메모리 소자가, 대용량의 정보 저장에 많이 이용되고 있다. 낸드 플래시 메모리 소자의 메모리 용량의 증대가 요구됨에 따라, 메모리 셀을 이루는 셀 트랜지스터(cell transistor)의 크기(size)의 축소가 크게 요구되고 있으며, 이러한 셀 트랜지스터의 크기 축소에 의한 집적도 증가가 요구되고 있다.
셀 트랜지스터의 크기를 보다 작게 구현하기 위해서, 트랜지스터의 게이트(gate)의 선폭 크기(critical dimension size)의 축소가 요구되고 있지만, 패턴 전사를 위한 노광 해상력의 한계에 의해 게이트 선폭 크기의 축소에 한계가 유발되고 있다. 또한, 셀 게이트의 크기가 수십 ㎚, 예컨대, 40㎚ 이하로 축소되어 크기 가 작아짐에 따라, 셀 전류 흐름(cell current)이 급속히 감소되어 트랜지스터의 동작 특성이 열화되는 현상이 유발되고 있다. 이러한 노광 해상력의 한계나 셀 전류 흐름의 감소는 메모리 셀의 크기 축소에 제약을 유발하여 메모리 소자의 집적도 증가에 제약을 유발하고 있다.
이러한 메모리 소자의 집적도 한계를 극복하기 위해서, 평면적으로 셀 트랜지스터들을 구현하기보다 기판에 수직한 방향으로 셀 트랜지스터들을 적층하고자 하는 시도(trial)들이 제시되고 있다. 평면적 트랜지스터(planar Tr)들을 제한된 기판 면적 내에 집적시키는 데에는 한계가 유발되고 있음을 고려하여, 기판 표면에 대해 수직한 방향으로 트랜지스터들을 적층할 경우 이러한 평면 면적에 대한 제약이 극복될 수 있을 것이다. 따라서, 보다 높은 집적도의 메모리 소자를 구현하고자 기판 표면에 수직한 방향으로 셀 트랜지스터들을 적층하여 형성하고, 이러한 셀 트랜지스터들을 회로적으로 연결하여 낸드 스트링을 구성하는 방안을 고려할 수 있다.
본 발명은 기판 표면에 수직한 방향으로 셀 트랜지스터들을 집적하여 기판 표면적의 제약에 따른 메모리 소자의 집적도 한계를 극복할 수 있는 플래시 메모리 소자 및 제조 방법, 동작 방법을 제시하고자 한다.
본 발명의 일 관점은, 하위 반도체 기판 상에 제1전하 저장을 위해 전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층을 포함하는 하위 트랩적층(lower trap layers)을 형성하는 단계; 상기 하위 트랩적층 상에 게이트층을 형성하는 단계; 상기 게이트층 상에 제2전하 저장을 위한 상위 트랩적층을 형성하는 단계; 상기 상위 트랩적층, 게이트층 및 하위 트랩적층을 선택적으로 식각하여 게이트 스택(gate stack)들로 분리하는 단계; 상기 게이트 스택들 사이를 채우는 분리 절연층을 형성하는 단계; 및 상기 게이트 스택 및 상기 절연층 상에 상위 반도체층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 게이트 스택들에 노출된 상기 하위 반도체 기판 부분들에 불순물을 도핑(doping)하여, 상기 게이트 스택들에 중첩된 상기 하위 반도체 기판 부분들을 하위 채널(channel) 영역들로 설정하고, 상기 하위 채널 영역 및 상기 게이트 스택을 포함하는 하위 셀 트랜지스터(cell transistor)들을 하위 낸드 스트링(NAND string)으로 연결하는 하위 정션(junction) 영역들을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 게이트 스택들에 인접하는 상기 상위 반도체층 부분에 불순물을 도핑(doping)하여, 상기 게이트 스택들에 중첩된 상기 상위 반도체층 부분들을 상위 채널(channel) 영역들로 설정하고, 상기 상위 채널 영역 및 상기 게이트 스택을 포함하는 상위 셀 트랜지스터(cell transistor)들을 상위 낸드 스트링(NAND string)으로 연결하는 상위 정션(junction) 영역들을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 상위 반도체층 상에 상기 상위 정션 영역들에 대해 웰(well) 영역을 제공할 제2의 상위 반도체층을 더 형성하는 단계를 포함할 수 있다.
본 발명의 다른 일 관점은, 하위 채널(channel)들을 제공하는 하위 반도체 기판; 상기 하위 반도체 기판 상에 상기 하위 채널들에 중첩되게 형성된 게이트들; 상기 게이트들 상에 상기 게이트들에 중첩되는 상위 채널들을 제공하게 형성된 상위 반도체층; 상기 게이트와 상기 하위 반도체 기판 사이에 제1전하 저장을 위해 전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층을 포함하여 형성된 하위 트랩적층(lower trap layers); 및 상기 게이트와 상기 상위 반도체층 사이에 제2전하 저장을 위해 형성된 상위 트랩적층을 포함하는 비휘발성 메모리 소자를 제시한다.
본 발명의 또 다른 일 관점은, 비휘발성 메모리 소자의, 상기 하위 트랩적층에 상기 제1전하를 저장하거나 또는 저장된 상기 제1전하를 소거하기 위해 상기 게이트에 동작 바이어스(operation bias)를 인가할 때, 상기 상위 트랩적층에 상기 제1전하가 연동되어 저장되거나 또는 소거되는 것을 배제하기 위해 상기 반도체층 에 상기 동작 바이어스와 대등한 비선택 바이어스를 인가하는 비휘발성 메모리 소자의 동작 방법을 제시한다.
본 발명의 실시예들은 워드 라인(word line)을 공유하는 메모리 셀(memory cell)이 워드 라인의 아래층 및 워드 라인의 위층에 거울상과 같이 대층되는 구조(mirror structure)로 구비되게 메모리 소자를 구할 수 있다. 하나의 워드 라인에 실질적으로 상호 간에 수직한 위치에 배치된 두 개의 메모리 셀들이 공유되어 컨트롤(control)되므로, 기판의 제한된 표면적 내에 2배의 메모리 셀들을 집적시킬 수 있다. 따라서 기판 표면적의 제약에 따른 메모리 소자의 집적도 한계를 극복할 수 있다.
본 발명의 실시예들에서는 상호 간에 거울상으로 대칭되는 구조로 적층된 두 메모리 셀이 하나의 워드 라인(word line) 게이트(gate)를 공유하는 구조로 구성한다. 즉, 셀 게이트의 상면 및 하면 각각에 대응되게 채널(channel) 영역을 제공하는 두 활성층(active layer) 또는 두 반도체층을 도입하여, 하나의 게이트에 의해 두개의 트랜지스터(transistor) 채널들을 제어하게 유도한다. 즉, 하나의 게이트를 공유하는 2개의 메모리 셀 트랜지스터들이 수직으로 적층된 구조를 제시한다. 메모리 셀 트랜지스터들은 수평 방향으로 이웃하는 다른 셀 트랜지스터와 정션(junction)을 공유하여 낸드(NAND) 스트링(string) 형태로 연결된다. 따라서, 낸드 스트링이 게이트를 중심으로 상 하에 적층된 구조의 플래시 메모리 소자가 구성 될 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 제조 방법을 보여준다.
도 1을 참조하면, 하위 반도체 기판(100) 상에 제1전하 저장을 위해 제1전하 터널(tunnel)층(201), 제1전하 트랩(trap)층(203) 및 제1전하 블록(block)층(205)을 포함하는 하위 트랩적층(lower trap layers: 210)을 형성한다. 전하 터널층(201)은 실리콘 산화물층으로 포함하여 형성될 수 있고, 전하 트랩층(203)은 실리콘 질화물층을 포함하여 형성될 수 있으며, 전하 블록층(205)은 실리콘 산화물층을 포함하여 형성될 수 있다. 이러한 하위 트랩적층(210)은 SONOS 소자에서와 같이 ONO(Oxide-Nitride-Oxide)의 다층 트랩층으로 형성될 수 있다. 이때, 하위 반도체 기판(100)에는 메모리 셀들이 낸드 스트링(NAND string)을 이루게 연결될 때, 스트링들 사이를 분리하는 제1소자분리층(103)을 얕은 트렌치 소자분리(STI)로 형성할 수 있다.
하위 트랩적층(210) 상에 게이트를 위한 제1폴리 실리콘층(polysilicon layer: 301)을 형성한다. 제1폴리 실리콘층(301) 상에 텅스텐(W) 등과 같은 금속층(303)이 더 형성될 수 있다.
도 2를 참조하면, 게이트를 위한 금속층(303) 상에 제2폴리 실리콘층(301)을 형성하여, 다층 구조의 게이트층(310)을 형성한다. 게이트층(310) 상에 하위 트랩적층(210)과 거울상의 형상을 가지는 상위 트랩적층(410)을 형성한다. 상위 트랩적층(410) 또한 제2전하 저장을 위해 제2전하 터널(tunnel)층(401), 제2전하 트 랩(trap)층(403) 및 제2전하 블록(block)층(405)을 순차적으로 적층하여 형성될 수 있다. 이와 같이 게이트층(310)의 상측 및 하측에 거울상 구조로 각각 전하 저장을 위한 층들을 2개 적층한다.
도 3을 참조하면, 상위 트랩적층(410), 게이트층(310) 및 하위 트랩적층(210)을 선택적으로 식각하여, 이들의 패턴으로 구성되는 게이트 스택(gate stack)들로 분리한다. 이러한 게이트 스택들 사이에 제1소자분리층(103)의 연장 방향에 대해 수직한 방향으로 연장되는 분리홈(500)이 도입되게 된다. 이러한 분리홈(500)에 의해 게이트 스택은 워드 라인의 연장 방향으로 연장되는 패턴으로 패터닝된다.
분리홈(500)에 노출된 하위 반도체 기판(100) 부분들에 불순물을 이온 주입 등으로 도핑(doping)하여, 하위 정션(junction) 영역(111)들을 형성한다. 하위 정션 영역(111)들은 게이트층(310)이 패터닝된 게이트(310)에 중첩되는 하위 반도체 기판(100) 부분들을 하위 채널(channel) 영역들로 설정하게 형성된다. 또한, 하위 정션 영역(111)들은 하위 채널 영역 및 게이트(310) 등을 포함하여 이루어지는 하위 셀 트랜지스터(cell transistor)들을 하위 낸드 스트링(NAND string)으로 연결하게 형성된다.
도 4를 참조하면, 게이트 스택들 사이의 분리홈(500)을 채우는 분리 절연층(501)을 형성한다. 예컨대, 분리홈(500)을 채우는 실리콘 산화물층을 증착한 후, 화학기계적연마(CMP) 등으로 평탄화하여 개별 분리 절연층(501)으로 분리시킨다. 이후에, 게이트 스택 및 절연층(501) 상에 상위 반도체층(600)을 형성한다. 상위 반도체층(600)은 게이트(310)에 중첩되는 부분에 상위 셀 트랜지스터를 위한 상위 채널(611)들을 제공하게 형성된다.
이러한 상위 채널(611)을 형성하기 위해서, 상위 반도체층(600)은 두 단계의 증착 과정으로 형성될 수 있다. 먼저, 제1상위 반도체층(601)을 실리콘층을 에피(epi) 성장 등으로 형성한다. 이후에, 게이트(310)에 중첩되는 부분을 제외한 다른 부분에 이온 주입 등으로 불순물을 도핑하여, 상위 정션 영역(611)들을 형성한다. 상위 정션 영역(611)들 사이는 상위 채널 영역으로 설정되게 된다. 이후에, 제1상위 반도체층(601) 상에 상위 정션 영역들(611)에 대해 웰(well) 영역을 제공할 바디(body)로 작용할 수 있게 제2상위 반도체층(602)을 실리콘 에피 성장으로 형성할 수 있다. 이러한 상위 채널 영역(611)들은 상위 채널 영역 및 게이트(310) 등을 포함하는 상위 셀 트랜지스터(cell transistor)들을 상위 낸드 스트링(NAND string)으로 연결하게 형성된다.
도 5를 참조하면, 상위 반도체층(600)에 상위 낸드 스트링 별로 분리되게 제1소자분리층(603)을 얕은 트렌치 소자분리(STI)로 형성할 수 있다.
이와 같이 본 발명의 실시예에 따른 비휘발성 메모리 소자는, 게이트(310)를 중심으로 상측 및 하측에 거울상 구조를 가지게 구성되게 된다. 즉, 메모리 셀 트랜지스터들이 게이트(310)를 수직 방향으로 공유하게 2개가 거울상 구조로 적층된다. 이에 따라, 제한된 반도체 기판(100) 표면적에 대해서, 단일 층 수준으로 셀 트랜지스터들이 구성될 경우에 비해 2배의 집적도를 구현할 수 있다.
이와 같이 상측 및 하측의 두 셀 트랜지스터들은 게이트(310)를 공유하는 구 조이므로, 셀 트랜지스터의 동작 시 상측 및 하측의 두 셀 트랜지스터들의 동작을 구분해 주는 과정이 요구된다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 선택 동작을 보여준다.
도 6을 참조하면, 셀 트랜지스터의 동작, 예컨대 하위 트랩적층(210)에 제1전하를 저장하는 셀 프로그램(cell program) 동작 시, 게이트(310)인 워드 라인(WL)에 프로그램 바이어스(program bias)와 같은 동작 바이어스(operation bias)가 인가된다. 이때, 게이트(310)를 기준으로 상하로 배치된 두 트랩적층(210, 410) 중 예컨대 하위 트랩적층(210)에 제1전하가 저장되어야 할 경우, 상위 트랩적층(410)에 제1전하가 연동되어 저장되는 것을 배제시키기 위해서, 하위 반도체 기판(100)의 바닥 단자(A1)에 예컨대 전위차를 유도하는 OV를 인가하고, 상위 반도체층(600)의 상부 단자(A2)에 전위차를 줄여주거나 또는 배제시키기 위한 비선택 바이어스를 인가한다. 이러한 비선택 바이어스는 실질적으로 워드 라인(WL)에 인가되는 프로그램 바이어스와 대등한 크기의 바이어스로 인가될 수 있다.
한편, 하위 트랩적층(210)에 제1전하를 소거하는 이레이즈(erase) 동작 시에도, 상위 트랩적층(410)에 제1전하의 소거에 연동되어 제2전하가 소거되는 현상을 배제시키기 위해서, 하위 반도체 기판(100)의 바닥 단자(A1)에 예컨대 전위차를 유도하는 OV를 인가하고, 상위 반도체층(600)의 상부 단자(A2)에 전위차를 줄여주거나 또는 배제시키기 위한 비선택 바이어스를 인가한다. 이러한 비선택 바이어스는 실질적으로 워드 라인(WL)에 인가되는 이레이즈 바이어스와 대등한 크기의 바이어 스로 인가될 수 있다.
이와 같이 비선택 바이어스를 바닥 단자(A1)이나 또는 상부 단자(A2)에 선택적으로 인가함으로써, 하위 트랩적층(210) 또는 상위 트랩적층(410)에 선택적으로 전하를 저장하거나 소거시킬 수 있다. 즉, 게이트(310) 상측 및 하측에 구성되는 두 셀 트랜지스터들의 동작을 선택적으로 구동하는 것이 가능하다. 한편, 각각의 셀 트랜지스터들이 선택적으로 동작하기 위해서는 서로 다른 비트 라인(bit line)이 각각 하위 정션 영역(111) 및 상위 정션 영역(611)에 연결되는 것이 요구될 수 있다. 예컨대, 하위 정션 영역(111)에 제2비트 라인(BL2)이 연결 콘택 등의 구조로 연결되고, 상위 정션 영역(611)에 제1비트 라인(BL1)이 연결될 수 있다. 이에 따라, 상위 및 하위 낸드 스트링들이 선택적으로 동작하는 것이 가능하다.
도 1 내지 도 5는 본 발명의 실시예에 따른 비휘발성 메모리 소자 및 제조 방법을 보여주는 도면들이다.
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 셀 선택(cell selection) 동작을 보여주기 위해 제시한 도면이다.

Claims (8)

  1. 반도체 기판 상에 제1전하 저장을 위해 전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층을 포함하는 하위 트랩적층(lower trap layers)을 형성하는 단계;
    상기 하위 트랩적층 상에 게이트층을 형성하는 단계;
    상기 게이트층 상에 제2전하 저장을 위한 상위 트랩적층을 형성하는 단계;
    상기 상위 트랩적층, 게이트층 및 하위 트랩적층을 선택적으로 식각하여 게이트 스택(gate stack)들로 분리하는 단계;
    상기 게이트 스택들 사이를 채우는 분리 절연층을 형성하는 단계; 및
    상기 게이트 스택 및 상기 절연층 상에 상위 반도체층을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 스택들에 노출된 상기 하위 반도체 기판 부분들에 불순물을 도핑(doping)하여,
    상기 게이트 스택들에 중첩된 상기 하위 반도체 기판 부분들을 하위 채널(channel) 영역들로 설정하고,
    상기 하위 채널 영역 및 상기 게이트 스택을 포함하는 하위 셀 트랜지스터(cell transistor)들을 하위 낸드 스트링(NAND string)으로 연결하는 하위 정 션(junction) 영역들을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 스택들에 인접하는 상기 상위 반도체층 부분에 불순물을 도핑(doping)하여,
    상기 게이트 스택들에 중첩된 상기 상위 반도체층 부분들을 상위 채널(channel) 영역들로 설정하고,
    상기 상위 채널 영역 및 상기 게이트 스택을 포함하는 상위 셀 트랜지스터(cell transistor)들을 상위 낸드 스트링(NAND string)으로 연결하는 상위 정션(junction) 영역들을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조 방법.
  4. 제1항에 있어서,
    상기 상위 반도체층 상에 상기 상위 정션 영역들에 대해 웰(well) 영역을 제공할 제2의 상위 반도체층을 더 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
  5. 하위 채널(channel)들을 제공하는 하위 반도체 기판;
    상기 하위 반도체 기판 상에 상기 하위 채널들에 중첩되게 형성된 게이트들;
    상기 게이트들 상에 상기 게이트들에 중첩되는 상위 채널들을 제공하게 형성된 상위 반도체층;
    상기 게이트와 상기 하위 반도체 기판 사이에 제1전하 저장을 위해 전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층을 포함하여 형성된 하위 트랩적층(lower trap layers); 및
    상기 게이트와 상기 상위 반도체층 사이에 제2전하 저장을 위해 형성된 상위 트랩적층을 포함하는 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 하위 채널 영역 및 상기 게이트 스택을 포함하는 하위 셀 트랜지스터(cell transistor)들을 하위 낸드 스트링(NAND string)으로 연결하게 상기 반도체 기판에 형성된 하위 정션(junction) 영역들을 더 포함하는 비휘발성 메모리 소자.
  7. 제5항에 있어서,
    상기 상위 채널 영역 및 상기 게이트 스택을 포함하는 상위 셀 트랜지스터(cell transistor)들을 상위 낸드 스트링(NAND string)으로 연결하는 상위 정션(junction) 영역들을 더 포함하는 비휘발성 메모리 소자.
  8. 하위 채널(channel)들을 제공하는 하위 반도체 기판, 상기 하위 반도체 기판 상에 상기 하위 채널들에 중첩되게 형성된 게이트들, 상기 게이트들 상에 상기 게이트들에 중첩되는 상위 채널들을 제공하게 형성된 상위 반도체층, 상기 게이트와 상기 하위 반도체 기판 사이에 제1전하 저장을 위해 전하 터널(tunnel)층, 전하 트랩(trap)층 및 전하 블록(block)층을 포함하여 형성된 하위 트랩적층(lower trap layers), 및 상기 게이트와 상기 상위 반도체층 사이에 제2전하 저장을 위해 형성된 상위 트랩적층을 포함하는 비휘발성 메모리 소자의,
    상기 하위 트랩적층에 상기 제1전하를 저장하거나 또는 저장된 상기 제1전하를 소거하기 위해 상기 게이트에 동작 바이어스(operation bias)를 인가할 때,
    상기 상위 트랩적층에 상기 제1전하가 연동되어 저장되거나 또는 소거되는 것을 배제하기 위해 상기 반도체층에 상기 동작 바이어스와 대등한 비선택 바이어스를 인가하는 비휘발성 메모리 소자의 동작 방법.
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