TWI580011B - 非揮發性半導體記憶裝置 - Google Patents

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TWI580011B
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田中啟安
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東芝股份有限公司
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Description

非揮發性半導體記憶裝置
本發明係關於一種非揮發性半導體記憶裝置，特別係關於一種將複數個絕緣膜及電極膜交替積層而成之非揮發性半導體記憶裝置。
本申請案係基於且主張2008年11月13日申請之先前的日本專利申請案第2008-291140號之優先權之權益，該申請案之全文以引用之方式併入本文。
一直以來，快閃記憶體(flash memory)等之半導體記憶裝置係藉由使記憶胞二維積體於矽基板之表面而製造出。為了降低此種半導體記憶裝置之位元單價以謀求大容量化，必須使記憶胞高積體化，但近年來，該高積體化亦面臨成本、技術方面的困難。
作為突破高積體化界限之技術，有一種使記憶胞積層並三維積體之方法。但是，在單純地逐層積層而進行加工之方法中，伴隨積層數之增加，會導致步驟數增加，從而成本增加。特別是用以使電晶體結構圖案化之光微影步驟之增加會成為導致成本增加之要因。因此，與晶片平面上之微細化相比，積層化所引起的每一位元之晶片面積之減少並不會更加導致位元單價之降低，故其作為大容量化之方法存在問題。
鑒於上述問題，本發明者等人提出一種總括加工型三維積層記憶體(例如，參照日本專利特開2007-266143號公報)。該項技術中，在矽基板上形成以於上下方向延伸之矽柱作為通道之選擇電晶體，且於其上使電極膜與絕緣膜交替積層而形成積層體之後，對該積層體進行總括加工而形成貫通孔。繼而，於貫通孔之側面上形成電荷蓄積層，並於貫通孔之內部，以與選擇電晶體之矽柱連接之方式埋設新的矽柱。藉此，在各電極膜與矽柱之交叉部分上形成記憶電晶體(memory transistor)。然後，於其上進而形成選擇電晶體。
該總括加工型三維積層記憶體中，可藉由控制各電極膜及各矽柱之電位而自矽柱對電荷蓄積層輸入輸出電荷，從而記憶資訊。根據該項技術，對積層體進行總括加工而形成貫通孔，故即使電極膜之積層數增加，光微影步驟之次數亦不會增加，從而可控制成本之增加。
然而，上述總括加工型三維積層記憶體中，為了讀出記憶電晶體中蓄積之資料，必須使矽柱中流動有感測電流(sense current)。並且，為了確保資料讀出之可靠性，必須使矽柱中之選擇電晶體之主體部分與記憶電晶體之主體部分之間的連接部分之電阻足夠小。但是，由於該連接部分包括多晶矽彼此之接觸界面，故而很難降低接觸電阻。
根據本發明之一態樣，提供一種非揮發性半導體記憶裝置，其特徵在於，包括：積層體，其係將複數個絕緣膜及電極膜分別交替積層，且將上述電極膜分割而成為於一方向延伸之複數條控制閘極電極；複數條選擇閘極電極，其設置於上述積層體上，且 於上述一方向延伸；複數根半導體柱，其於上述積層體之積層方向延伸，並貫穿上述控制閘極電極及上述選擇閘極電極；複數條源極線，其於上述一方向延伸，且連接於一部分之上述半導體柱之上端部；複數條位元線，其於相對於上述一方向交叉之方向延伸，且連接於剩餘之上述半導體柱之上端部；連接構件，其係將上端部連接於上述源極線之一根上述半導體柱之下端部、與上端部連接於上述位元線之另一根上述半導體柱之下端部彼此連接；電荷蓄積層，其設置於上述控制閘極電極與上述半導體柱之間；以及閘極絕緣膜，其設置於上述選擇閘極電極與上述半導體柱之間；且，對於最上層之上述控制閘極電極，可施加與其他上述控制閘極電極不同之電位。
根據本發明之另一態樣，提供一種非揮發性半導體記憶裝置，其特徵在於包括：積層體，其係將複數個絕緣膜及電極膜分別交替積層，且將上述電極膜分割而成為於一方向延伸之複數條控制閘極電極；複數條選擇閘極電極，其設置於上述積層體上，且於上述一方向延伸；複數根半導體柱，其於上述積層體之積層方向延伸，並貫穿上述控制閘極電極及上述選擇閘極電極；複數條源極線，其於上述一方向延伸，且連接於一部分之上述半導體柱之上端部；複數條位元線，其於相對於上述一方向交叉之方向延伸，且連接於剩餘之上述半導體柱之上端部；連接構件，其係將上端部連接於上述源極線之一根上述半導體柱之下端部、與上端部連接於上述位元線之另一根上述半導體柱之下端部彼此連接；電荷蓄積層，其設置於上述控制閘極電極與上述半導體柱之間；閘極絕緣膜，其設置於上述選擇閘極電極與上述半導體柱之間；第1電位產生電路，其係對上述控制閘極電極中最上層之上 述控制閘極電極以外的其他上述控制閘極電極施加控制電位；以及第2電位產生電路，其係對上述最上層之控制閘極電極施加與上述控制電位不同之電位。
1‧‧‧非揮發性半導體記憶裝置
10、15、16、18、19、20‧‧‧絕緣膜
11‧‧‧矽基板
12‧‧‧多晶矽膜
14‧‧‧電極膜
17‧‧‧導電膜
21、51‧‧‧貫通孔
22‧‧‧連通孔
23‧‧‧U字孔
24‧‧‧ONO膜
25‧‧‧阻擋層
26‧‧‧電荷蓄積層
27‧‧‧穿隧層
28‧‧‧閘極絕緣膜
30‧‧‧U字柱
31、34‧‧‧矽柱
32‧‧‧連接構件
33‧‧‧U字矽構件
35‧‧‧記憶電晶體
36‧‧‧選擇電晶體
37‧‧‧背閘極電晶體
38‧‧‧記憶體串
41‧‧‧控制電位產生電路
42‧‧‧緩衝電位產生電路
43‧‧‧選擇電位產生電路
52、54、55‧‧‧槽
53‧‧‧犧牲膜
a、b‧‧‧距離
BG‧‧‧背閘極
BL‧‧‧位元線
BP‧‧‧位元插件
CG、CG1~CG4‧‧‧控制閘極電極
ML‧‧‧積層體
SGb、SGs‧‧‧選擇閘極電極
SL‧‧‧源極線
SP‧‧‧源插件
X、Y、Z‧‧‧方向
圖1係例示本發明之實施形態之非揮發性半導體記憶裝置之立體圖；圖2係例示本發明之實施形態之非揮發性半導體記憶裝置之剖面圖；圖3係例示本發明之實施形態之非揮發性半導體記憶裝置之電路圖；圖4係表示本發明之實施形態之非揮發性半導體記憶裝置之動作中施加於各電極及配線上之電位的示圖；圖5係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖；圖6係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖；圖7係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖；圖8係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖；圖9係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖；圖10係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖；圖11係例示本發明之實施形態之非揮發性半導體記憶裝置之 製造方法的步驟剖面圖；圖12係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖；及圖13係例示本發明之實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖。
以下，一面參照圖式，一面說明本發明之實施形態。
圖1係例示本實施形態之非揮發性半導體記憶裝置之立體圖，圖2係例示本實施形態之非揮發性半導體記憶裝置之剖面圖，圖3係例示本實施形態之非揮發性半導體記憶裝置之電路圖。
再者，於圖1中，為了易於觀看，僅圖示出導電部分，絕緣部分則省略圖示。又，圖3係表示共有控制閘極電極之一對記憶體串(memory string)。
本實施形態之非揮發性半導體記憶裝置之特徵在於，其係在矽柱與控制閘極電極之交叉部分上設有記憶電晶體之總括加工型之三維積層型記憶裝置，由一對矽柱構成U字柱，最上段之記憶電晶體係作為虛設電晶體(dummy transistor)而發揮功能。以下，詳細說明該非揮發性半導體記憶裝置之構成。
如圖1及圖2所示，本實施形態之非揮發性半導體記憶裝置1(以下，亦僅稱為「裝置1」)中，設置有矽基板11。於矽基板11上，設定有形成記憶胞之記憶胞形成區域、及形成周邊電路之周邊電路區域(未圖示)。周邊電路區域配置於記憶胞形成區域之周圍。
於記憶胞形成區域中，在矽基板11上形成有絕緣膜10，且於 其上形成有導電膜、例如多晶矽膜12，其成為背閘極(back-gate)BG。於背閘極BG上，複數個電極膜14與絕緣膜15分別交替積層。並且，由各複數個電極膜14及絕緣膜15而構成積層體ML。
以下，於本說明書中，為了便於說明，引入XYZ正交座標系。於該座標系中，將與矽基板11之上表面平行之方向即彼此正交之兩個方向設為X方向及Y方向，將與X方向及Y方向之雙方均正交之方向、即各層之積層方向設為Z方向。
電極膜14含有例如多晶矽，且沿Y方向分割而成為於X方向延伸之複數條控制閘極電極CG。自上方、即Z方向觀察，各層之電極膜14係以相同圖案而圖案化，因此，控制閘極電極CG自X方向觀察時排列成矩陣狀。於圖1至圖3中，將自下方起的第n個(n為自然數)電極膜14上所形成之控制閘極電極CG表記為「控制閘極電極CGn」。本實施形態所示之例中，積層體ML中之電極膜14之積層數為4，因此於積層體ML最上層之電極膜14上所形成之控制閘極電極(以下，稱為「最上層之控制閘極電極」)為控制閘極電極CG4。另一方面，絕緣膜15含有例如矽氧化物(SiO2)，其作為使電極膜14彼此絕緣之層間絕緣膜而發揮作用。
於積層體ML上，依序成膜絕緣膜16、導電膜17及絕緣膜18。導電膜17含有例如多晶矽，且沿Y方向被分割，而成為於X方向延伸之複數條選擇閘極電極SG。選擇閘極電極SG於各控制閘極電極CG4之正上方區域上各設有兩條。即，選擇閘極電極SG係於與控制閘極電極CG相同之方向(X方向)而延伸，但排列週期為一半。再者，如後所述，於選擇閘極電極SG上，存在有位元線側之選擇閘極電極SGb與源極線側之選擇閘極電極SGs。
並且，於Z方向(積層方向)上，選擇閘極電極SG與最上層之控制閘極電極CG4之間的距離a與積層體ML各層之控制閘極電極CG間的距離b之間，滿足a<2b之關係。較好的是距離a為距離b以下。即，a≦b。
於絕緣膜18上設有絕緣膜19，且於絕緣膜19上設有於X方向延伸之源極線SL。源極線SL係配置於沿Y方向排列之複數條控制閘極電極CG4中每隔一條之控制閘極電極CG4之正上方區域。又，於絕緣膜19上，以覆蓋源極線SL之方式設有絕緣膜20，於絕緣膜20上，設有於Y方向延伸之複數條位元線BL。源極線SL及位元線BL分別係由金屬膜形成。
並且，以貫穿積層體ML之方式形成有於各層之積層方向(Z方向)延伸之複數條貫通孔21。各貫通孔21貫穿各段控制閘極電極CG，下端到達背閘極BG。又，貫通孔21沿X方向及Y方向排列成矩陣狀。並且，由於控制閘極電極CG於X方向延伸，故而排列於X方向之貫通孔21貫穿同一控制閘極電極CG。又，Y方向上之貫通孔21之排列週期為控制閘極電極CG之排列週期之一半。藉此，排列於Y方向之貫通孔21係以兩個為一組，屬於同一組之貫通孔21係貫穿同一控制閘極電極CG。
又，於背閘極BG之上層部分內形成有連通孔22，其係以使一個貫通孔21之下端部連通於自該貫通孔21觀察時於Y方向上隔開一行之另一個貫通孔21之下端部。藉此，藉由於Y方向上相鄰之一對貫通孔21及使其等相互連通之連通孔22，形成一條連續的U字孔23。於積層體ML內，形成有複數條U字孔23。
於U字孔23之內面上，設有ONO膜(Oxide Nitride Oxide film：氧化物-氮化物-氧化物膜)24。於ONO膜24上，自外側依序 積層有絕緣性的阻擋層(block layer)25、電荷蓄積層26、及絕緣性的穿隧層(tunnel layer)27。阻擋層25係與背閘極BG、控制閘極電極CG及絕緣膜15相接。阻擋層25及穿隧層27含有例如矽氧化物，電荷蓄積層26含有例如矽氮化物。
又，U字孔23之內部，埋入有摻有雜質之半導體材料、例如多晶矽。因此，於U字孔23之內部，設有U字矽構件33。U字矽構件33中之位於貫通孔21內之部分成為矽柱31，位於連通孔22內之部分成為連接構件32。矽柱31之形狀為於Z方向延伸之柱狀、例如圓柱狀。又，連接構件32之形狀為於Y方向延伸之柱形、例如四角柱形。構成U字矽構件33之兩根矽柱31與一條連接構件32形成為一體，因此，U字矽構件33沿著其長度方向無間斷地連續形成。而且，U字矽構件33係藉由ONO膜24而與背閘極BG及控制閘極電極CG絕緣。
又，於絕緣膜16、選擇閘極電極SG及絕緣膜18上，形成有複數個貫通孔51。各貫通孔51係於各貫通孔21之正上方區域上形成，並連通於各貫通孔21。此處，由於選擇閘極電極SG於X方向延伸，因此排列於X方向之貫通孔51貫穿同一選擇閘極電極SG。又，Y方向上之貫通孔51之排列週期與選擇閘極電極SG之排列週期相同，排列之相位亦相同。因此，排列於Y方向之複數條貫通孔51會與選擇閘極電極SG一對一地對應而貫穿彼此不同之選擇閘極電極SG。
於貫通孔51之內面上，形成有閘極絕緣膜28。並且，於貫通孔51之內部，埋入有例如多晶矽而成為矽柱34。矽柱34之形狀為於Z方向延伸之柱形、例如圓柱形。矽柱34之下端部係與形成於其正下方區域上之矽柱31之上端部連接。而且，矽柱34係藉由閘 極絕緣膜28而與選擇閘極電極SG絕緣。並且，由U字矽構件33及連接於其上端部之一對矽柱34而構成U字柱30。
以下，說明U字柱30與控制閘極電極CG、選擇閘極電極SG、源極線SL及位元線BL之位置關係。
U字柱30係由連接構件32將在Y方向上相鄰之一對矽柱34及31彼此連接而構成。另一方面，控制閘極電極CG、選擇閘極電極SG及源極線SL於X方向延伸，位元線BL於Y方向延伸。並且，U字柱30與控制閘極電極CG之Y方向上之排列週期相同，但相位錯開半個週期，故而屬於各U字柱30之一對矽柱31、即、由連接構件32彼此連接之兩根矽柱31會貫穿彼此不同之控制閘極電極CG。另一方面，屬於在Y方向上相鄰之兩根U字柱30之兩根矽柱31、即、相鄰之兩根矽柱31會貫穿共用之控制閘極電極CG。
又，排列於Y方向之複數條矽柱34貫穿彼此不同之選擇閘極電極SG，因此屬於各U字柱30之一對矽柱34亦貫穿彼此不同之選擇閘極電極SG。另一方面，排列於X方向之複數條U字柱30貫穿共用之一對選擇閘極電極SG。
而且，屬於各U字柱30之一對矽柱34中之一根矽柱34經由埋設於絕緣膜19內之源插件(source plug)SP而連接於源極線SL，另一根矽柱34經由埋設於絕緣膜19及20內之位元插件(bit plug)BP而連接於位元線BL。因此，U字柱30連接於位元線BL與源極線SL之間。圖1至圖3中，在U字柱30所貫穿之選擇閘極電極SG中，將配置於位元線側之選擇閘極電極SG表記為選擇閘極電極SGb，將配置於源極線側之選擇閘極電極SG表記為選擇閘極電極SGs。並且，排列於X方向之U字柱30連接於共用之源極線，且連接於彼此不同之位元線BL。此處，X方向上之U字柱30之排列週期與位 元線BL之排列週期相同，因此於X方向上，U字柱30與位元線BL係一對一地對應。另一方面，排列於Y方向之U字柱30係以兩條為一組而連接於各源極線SL，且連接於共用之位元線BL。
並且，如圖1至圖3所示，於裝置1中，矽柱31作為通道而發揮作用，控制閘極電極CG作為閘極電極而發揮作用，從而在矽柱31與控制閘極電極CG之交叉部分上，形成有縱型之記憶電晶體35。各記憶電晶體35係藉由將電子蓄積於配置在矽柱31與控制閘極電極CG之間的電荷蓄積層26中而作為記憶胞發揮作用。於積層體ML內，複數根矽柱31沿X方向及Y方向排列成矩陣狀，故而複數個記憶電晶體35沿X方向、Y方向及Z方向而三維排列。
又，在矽柱34與選擇閘極電極SG之交叉部分上，形成有以矽柱34作為通道、以選擇閘極電極SG作為閘極電極、且以閘極絕緣膜28作為閘極絕緣膜之選擇電晶體36。該選擇電晶體36亦與上述記憶電晶體35同樣為縱型電晶體。
進而，在連接構件32與背閘極BG之間插入有ONO膜24，因而形成有以連接構件32作為通道、以背閘極BG作為閘極電極、且以ONO膜24作為閘極絕緣膜之背閘極電晶體37。即，背閘極BG係作為利用電場來控制連接構件32之導通狀態之電極而發揮作用。
其結果如圖3所示，沿各U字柱30而構成有連接於位元線BL與源極線SL之間的記憶體串38。在記憶體串38中，於兩端部設有選擇電晶體36，於中央部設有背閘極電晶體37，於各選擇電晶體36與背閘極電晶體37之間，串聯連接有與電極膜14之積層數相同數量之記憶電晶體35。即，於積層體ML內三維排列之複數個記憶電晶體35於每個U字矽構件33中彙集為記憶體串38。本實施形 態中，電極膜14之積層數為4，因此於各選擇電晶體36與背閘極電晶體37之間串聯連接之記憶電晶體35為4個，設置於一條記憶體串38中之記憶體電晶體35為8個。
另一方面，於裝置1之周邊電路區域內，設有控制電位產生電路41、緩衝電位產生電路42、及選擇電位產生電路43。控制電位產生電路41可對控制閘極電極CG1~CG3連接，並對控制閘極電極CG1~CG3施加用以控制記憶電晶體35之控制電位。在控制電位產生電路41與控制閘極電極CG1~CG3之間，亦可插入開關(switch)(未圖示)。又，控制電位產生電路41可僅設置與控制閘極電極CG1~CG3相同之數量並且一對一地連接，亦可僅設置比控制閘極電極CG1~CG3數量少的數量，並經由開關進行切換而連接。
緩衝電位產生電路42可連接於最上層之控制閘極電極CG4，並對最上層之控制閘極電極CG4施加與控制電位產生電路41對其他控制閘極電極CG1~CG3所施加之電位(控制電位)不同的電位(緩衝電位)。在緩衝電位產生電路42與控制閘極電極CG4之間，亦可插入開關(未圖示)。又，緩衝電位產生電路42可僅設置與控制閘極電極CG4相同之數量並且一對一地連接，亦可僅設置比控制閘極電極CG4數量少的數量，並經由開關進行切換而連接。
選擇電位產生電路43係可對選擇閘極電極SG連接，並對選擇閘極電極SG施加使選擇電晶體36成為接通狀態或斷開狀態之選擇電位的電路。在選擇電位產生電路43與選擇閘極電極SG之間，亦可插入開關(未圖示)。又，選擇電位產生電路43可僅設置與選擇閘極電極SG相同之數量並且一對一地連接，亦可僅設置比選擇閘極電極SG數量少的數量，並經由開關進行切換而連接。
其次，說明如上所述而構成之本實施形態之非揮發性半導體 記憶裝置1的動作。
圖4係表示於本實施形態之非揮發性半導體記憶裝置1之動作中施加於各電極及配線上之電位的示圖。
於本實施形態中，將形成於積層體ML內之記憶電晶體35中之形成於最上層以外之電極膜14上的記憶電晶體35用作記憶胞來記憶資料。另一方面，形成於最上層之電極膜14上的記憶電晶體35用作電場緩衝用之虛設電晶體，並不用於資料之記憶。
於以下說明中，記憶電晶體35係作為n通道型之場效電晶體。又，於記憶電晶體35中，將電荷蓄積層26中蓄積有電子、且臨限值已轉換為正的狀態設為值「0」，將電荷蓄積層26中未蓄積電子、且臨限值未轉換之狀態設為值「1」。而且，成為資料之寫入及讀出之對象的記憶電晶體35(以下，稱為「選擇單元」)係作為上端部連接於位元線BL之矽柱中之自下方起算的第3段記憶電晶體。即，配置於與源極線SL之正下方區域偏離之區域上的自下方起算的第3層控制閘極電極CG3成為選擇單元之閘極電極。
(寫入動作)
資料之寫入係對排列於X方向之複數個選擇單元同時進行。如圖1所示，該等複數個選擇單元屬於彼此不同之記憶體串38，但共有同一個控制閘極電極CG3。並且，該等選擇單元所屬之複數條記憶體串38連接於彼此不同之位元線BL，但貫穿共用之選擇閘極電極SG，並連接於共用之源極線SL。
首先，選擇成為寫入對象之記憶電晶體35(選擇單元)所屬之記憶體串38(以下，稱為「選擇串」)之Y座標。具體而言，如圖4所示，對選擇串之選擇閘極電極SGb施加選擇閘極電位Vsg，對選擇閘極電極SGs施加斷開電位Voff。又，對非選擇之記憶體串38之 選擇閘極電極SGb及SGs施加斷開電位Voff。所謂斷開電位Voff，係使其閘極電極所構成之電晶體成為斷開狀態之電位，例如為基準電位Vss。基準電位Vss例如為接地電位(0 V)。所謂選擇閘極電位Vsg，指其選擇閘極電極SG所構成之選擇電晶體36之導通狀態係由矽柱之電位(主體電位)所決定之電位，例如為比基準電位Vss高的電位。而且，背閘極BG之電位設為接通電位Von。所謂接通電位Von，係使其閘極電極所構成之電晶體成為接通狀態之電位，例如為電源電位Vdd(例如，3.0 V)。
藉此，選擇串之位元線側之選擇電晶體36成為根據位元線BL之電位而在接通狀態與斷開狀態之間進行切換的狀態，源極線側之選擇電晶體36成為斷開狀態。又，非選擇之記憶體串38之選擇電晶體36全部成為斷開狀態。而且，所有的記憶體串38之背閘極電晶體37成為接通狀態。
其次，於位元線BL中，對連接有寫入值「0」之選擇單元之位元線BL施加基準電位Vss(例如，0 V)，對連接有寫入值「1」之選擇單元之位元線BL施加電源電位Vdd(例如，3.0 V)。另一方面，對所有的源極線SL施加電源電位Vdd。
於該狀態下，選擇在選擇串中之選擇單元之位置。具體而言，使構成選擇單元之控制閘極電極CG、例如、配置於與源極線SL之正下方區域偏離之區域上的自下方起算的第3層控制閘極電極CG3之電位升壓至寫入電位Vpgm(例如，18 V)，使除此以外之控制閘極電極CG之電位為中間電位Vpass(例如，10 V)。寫入電位Vpgm為可自矽柱31向ONO膜24之電荷蓄積層26注入電子之足夠高的電位，其係比基準電位Vss及選擇閘極電位Vsg高的電位。即，Vss<Vsg<Vpgm。又，中間電位Vpass係比基準電位Vss高的電位，但 其係比寫入電位Vpgm低的電位。即，Vss<Vpass<Vpgm。
並且在此時，緩衝電位產生電路42對最上層之控制閘極電極CG4施加向非選擇之記憶體串38之選擇閘極電極SGb及SGs所施加之斷開電位Voff(例如，0 V)、與向控制閘極電極CG3所施加之寫入電位Vpgm(例如，18 V)之間的緩衝電位，例如施加中間電位Vpass(例如，10 V)。
藉此，對於寫入值「0」之選擇單元而言，由於位元線BL之電位為基準電位Vss(例如，0 V)，且位元線側之選擇閘極電極SGb之電位為比基準電位Vss高的選擇閘極電位Vsg，故而位元線側之選擇電晶體36之源極電位與閘極電位之電位差超出臨限值，該選擇電晶體36成為接通狀態。其結果為，選擇單元之主體電位Vbody變得接近於基準電位Vss。又，控制閘極電極CG3之電位為寫入電位Vpgm(例如，18 V)。因此，選擇單元中之閘極電位與主體電位之差(Vpgm-Vbody)變得足夠大，因該電位差而生成高溫之電子，並自矽柱31經由穿隧層27而注入至電荷蓄積層26。藉此，向該選擇單元中寫入值「0」。
另一方面，對於寫入值「1」之選擇單元而言，位元線BL之電位為電源電位Vdd(例如，3.0 V)，位元線側之選擇閘極電極SGb之電位為比基準電位Vss高的選擇閘極電位Vsg，因此位元線側之選擇電晶體36之源極電位與閘極電位之電位差較小，該選擇電晶體36由於背閘極效應而成為斷開狀態。藉此，矽柱31成為浮動狀態，選擇單元之主體電位Vbody因與施加有中間電位Vpass(例如，10 V)之控制閘極電極CG之耦合而維持於較高的值。因此，選擇單元中之控制閘極電極CG3之寫入電位Vpgm(例如，18 V)與主體電位Vbody之差(Vpgm-Vbody)變小，從而電子不會注入至電荷蓄 積層26。其結果為，向該選擇單元中寫入值「1」。
又，於非選擇之記憶體串38中，兩端部之選擇電晶體36均成為斷開狀態，因此矽柱31之電位成為浮動狀態。於此情形時，矽柱31之主體電位Vbody可藉由施加於控制閘極電極CG之電位及其升壓速率、以及選擇閘極電極之電位而控制，從而可維持於較高的電位。其結果為，記憶電晶體35中之閘極電位與主體電位之差(Vpgm-Vbody)變小，電荷蓄積層26中不會注入電子而保持初始值。
此時，為了使非選擇之記憶體串之主體電位Vbody維持於較高的值，選擇電晶體36之斷開電流必須足夠低。於本實施形態之裝置1中，由於緩衝電位產生電路42對最上層之控制閘極電極CG4施加中間電位Vpass，故而於非選擇之記憶體串38中，可緩和正成為斷開狀態之選擇電晶體36與施加有寫入電位Vpgm之記憶電晶體35之間的電場。藉此，可降低選擇電晶體36之斷開電流。其結果為，即使在選擇閘極電極SG與最上層之控制閘極電極CG4間的距離a較短時，亦不會將電子注入至屬於非選擇之記憶體串38且施加有寫入電位Vpgm之記憶電晶體35之電荷蓄積層26中，從而可抑制誤寫入之產生。
又，由於對最上層之控制閘極電極CG4施加中間電位Vpass，故而可利用由該最上層之控制閘極電極CG4及施加有寫入電位Vpgm之控制閘極電極CG3所形成之電場來捕獲矽柱內所產生之電子．電洞對中的少數載子(minority carrier)，從而可抑制少數載子流入至選擇電晶體。即，當記憶電晶體35為n型電晶體時，可抑制作為少數載子之電洞電流流入至選擇電晶體36。藉此，可防止因少數載子所導致的選擇電晶體之截止(cut off)特性之劣化。
與此相對，若假設未設置虛設電晶體，則於非選擇之記憶體 串中之至少與選擇串之間共有控制閘極電極的記憶體串中，在施加有斷開電位Voff(例如，0 V)之選擇閘極電極SG與施加有寫入電位Vpgm(例如，18 V)之控制閘極電極CG3之間會形成較強的電場。當施加有寫入電位Vpgm之控制閘極電極CG為最上層之控制閘極電極CG4，且距離a較短時，該電場會變得特別強。其結果為，生成高溫之電子，並且該電子注入至由控制閘極電極CG4所構成之記憶電晶體35之電荷蓄積層26中。藉此，於原本未作為寫入對象之非選擇之記憶體串的記憶電晶體35中會誤寫入值「0」。
(讀出動作)
如圖4所示，對背閘極BG施加接通電位Von，使背閘極電晶體37成為接通狀態。又，對選擇串之選擇閘極電極SGs及SGb施加接通電位Von(例如，3.0 V)，使選擇電晶體36成為接通狀態。另一方面，對非選擇之記憶體串38之選擇閘極電極SGs及SGb施加斷開電位Voff(例如，0 V)，使選擇電晶體36成為斷開狀態。
繼而，對選擇單元之控制閘極電極CG3施加導通狀態根據選擇單元之值而不同之電位。該電位係指如下的電位：當選擇單元之值為「0」時，即，當電荷蓄積層26中蓄積有電子且臨限值已轉換為正時，主體中不會流動電流；若選擇單元之值為「1」，即，若電荷蓄積層26中未蓄積電子且臨限值未轉換，則主體中流動有電流，例如為基準電位Vss(例如，0 V)。又，對構成選擇單元以外之記憶電晶體35之控制閘極電極CG1及CG2、以及構成最上層之記憶電晶體35作為虛設電晶體之控制閘極電極CG4，施加使該等記憶電晶體35無論其值均成為接通狀態之讀出電位Vread(例如，4.5 V)。
於該狀態下，對各位元線BL施加電位Vbl(例如，0.7 V)，並 對各源極線SL施加基準電位Vss(例如，0 V)。其結果為，若選擇單元之值為「1」則選擇串中流動有電流，若選擇單元之值為「0」則選擇串中不會流動電流。因此，藉由檢測自位元線BL經由選擇串而流向源極線SL之電流，或者檢測位元線BL之電位降(potential drop)，可讀出選擇單元之值。再者，關於非選擇之記憶體串38，由於選擇電晶體36為斷開狀態，故而無論記憶電晶體35中所記憶之值如何，電流均不會流入。
(抹除動作)
資料之抹除係以包含複數條記憶體串38之區塊為單位而進行。
如圖4所示，對背閘極BG施加接通電位Von，使背閘極電晶體37成為接通狀態。又，對成為抹除對象之區塊之所有的控制閘極電極CG施加基準電位Vss(例如，0 V)。此時，用作虛設電晶體之最上層之記憶電晶體35的控制閘極電極CG4亦與其他控制閘極電極CG1~CG3同樣地設為基準電位Vss。而且，將位元線BL及源極線SL之電位升壓至抹除電位Verase(例如，15 V)。進而，又對選擇閘極電極SGb及SGs施加比抹除電位Verase低的選擇閘極電位Vsg。即，使Vsg<Verase。
藉此，位元線BL及源極線SL之電位成為抹除電位Verase(例如，15 V)，選擇閘極電極SGb及SGs之電位成為選擇閘極電位Vsg，故而由於位元線BL與選擇閘極電極SGb之電位差、及源極線SL與選擇閘極電極SGs之電位差所引起之帶間穿隧而會產生電洞電流(hole current)，引起矽柱31之電位、即主體電位升壓。另一方面，由於在成為抹除對象之區塊(選擇區塊)之控制閘極電極CG上施加有基準電位Vss(例如，0 V)，故而藉由矽柱31與控制閘極 電極CG之間的電位差而將電洞注入至記憶電晶體35之電荷蓄積層26，電荷蓄積層26內之電子成對毀滅(pair annihilation)。其結果為，資料被抹除。再者，由於電洞電流之注入而引起主體電位上升，因此為了向電荷蓄積層26中注入足夠的電洞，必須使抹除電位Verase與選擇閘極電位Vsg之電位差充分。
另一方面，於未作為抹除對象之區塊(非選擇之區塊)中，使選擇閘極電極SGb及SGs之電位升壓至與位元線BL及源極線SL之電位接近的電位，減弱連接於位元線BL或源極線SL之擴散層與選擇閘極電極SGb或SGs之間的電場，以使不產生電洞電流。或者，使控制閘極電極CG之電位與矽柱31同時升壓，以使矽柱31內之電洞不會注入至電荷蓄積層26。藉此，於非選擇之區塊中，已寫入至記憶電晶體35之值仍保持原樣。
其次，說明本實施形態之非揮發性半導體記憶裝置1之製造方法。
圖5至圖13係例示本實施形態之非揮發性半導體記憶裝置之製造方法的步驟剖面圖。
再者，圖5至圖13表示與圖2相同之剖面。
首先，如圖5所示，準備矽基板11。於該矽基板11上，設定有記憶胞形成區域，於記憶胞形成區域之周圍設定有周邊電路區域(未圖示)。並且，於周邊電路區域上，形成用以形成控制電位產生電路41、緩衝電位產生電路42及選擇電位產生電路43(均參照圖3)等之周邊電路的元件分離膜。其次，於周邊電路區域上，分開製作用於高耐壓電晶體之厚膜閘極絕緣膜及用於低耐壓電晶體之薄膜閘極絕緣膜。此時，於記憶胞形成區域上，亦於矽基板11上形成絕緣膜10。
其次，於絕緣膜10上，使作為導電膜之多晶矽膜12堆積至例如200 nm之厚度。繼而，於記憶胞形成區域上，對多晶矽膜12之上層部分進行光微影及RIE(Reactive Ion Etching：反應性離子蝕刻)，從而於多晶矽膜12之上表面形成複數條於Y方向延伸之長條狀的槽52。槽52沿X方向及Y方向排列成矩陣狀。槽52係形成於多晶矽膜12之上表面的凹部。
其次，如圖6所示，例如，以CVD法(Chemical Vapor Deposition法，化學氣相沈積法)堆積矽氮化膜，藉此於多晶矽膜12上成膜犧牲膜53。此時，犧牲膜53亦被埋入至槽52內。接下來，例如利用光微影及RIE來加工犧牲膜53及多晶矽膜12。藉此，於記憶胞形成區域上逐個區塊地分割多晶矽膜12，於各區塊上形成包含多晶矽膜12之平板狀的背閘極BG，並且於周邊電路區域上形成包含多晶矽膜12之閘極電極。
其後，於周邊電路區域上，形成包括矽氧化物之間隔件，並進行離子注入而形成擴散層。其次，於周邊電路區域上，使層間絕緣膜堆積、平坦化，並進行凹陷處理，以使其上表面成為與多晶矽膜12之上表面相同之高度。其次，使犧牲膜53凹陷，並自多晶矽膜12上去除，使其僅殘留於槽52之內部。
其次，如圖7所示，於記憶胞形成區域上，在背閘極BG(多晶矽膜12)上，使含有例如矽氧化物之絕緣膜15與含有例如多晶矽之電極膜14交替堆積而形成積層體ML。
其次，如圖8所示，藉由例如RIE，在積層體ML上總括形成於Z方向延伸之複數條貫通孔21。此時，貫通孔21係沿X方向及Y方向排列成矩陣狀。又，貫通孔21之底部到達槽52內所埋入的犧牲膜53之兩端部。藉此，使於Y方向上相鄰之兩條貫通孔21分別 到達各犧牲材53。
其次，如圖9所示，經由貫通孔21進行濕式蝕刻，去除槽52內之犧牲膜53(參照圖8)。因此，槽52成為連通孔22，藉由連通孔22及連通於其兩端部之兩條貫通孔21而形成一條連續的U字孔23。
其次，如圖10所示，使矽氧化膜、矽氮化膜、矽氧化膜連續地堆積。藉此，於U字孔23之內面上，依序積層有包含矽氧化膜之阻擋層25、包含矽氮化膜之電荷蓄積層26、以及包含矽氧化膜之穿隧層27，形成ONO膜24。
其次，於整個面上使非晶形矽堆積。藉此，將非晶形矽埋入至U字孔23內，形成U字矽構件33。U字矽構件33係由埋入至貫通孔21內之一對矽柱31、及埋入至連通孔22內之一條連接構件32所構成。其後，去除堆積於積層體ML上之非晶形矽、矽氧化膜、矽氮化膜、矽氧化膜。
其次，如圖11所示，例如利用RIE來加工積層體ML，於積層體ML上形成槽54。槽54係形成為於X方向延伸以將連接於連接構件32之兩根矽柱31之間的區域相連，並到達最下層之絕緣膜15為止。電極膜14藉由槽54而沿Y方向被分割，成為於X方向延伸之複數條控制閘極電極CG。
其次，如圖12所示，於積層體ML上使絕緣膜16堆積並平坦化。絕緣膜16亦被埋入至槽54內。繼而，堆積例如含有非晶形矽之導電膜17並進行蝕刻，使其僅殘留於記憶胞區域。
其次，例如，於導電膜17上形成光阻膜(未圖示)，並反覆進行以該光阻膜作為遮罩之蝕刻及光阻膜之細粒化(slimming)，藉此將積層體ML加工成階梯狀。因此，自上方(Z方向)觀察時，各 段之控制閘極電極CG之X方向兩端部不再被較其更上段之控制閘極電極CG所覆蓋，從而於其後之步驟中，可自上方形成相對於各段之控制閘極電極CG的接觸點(contact)。其次，以覆蓋已加工成階梯狀之積層體ML之方式，成膜含有例如矽氮化物之蝕刻阻擋膜(未圖示)，並且於其上形成層間絕緣膜(未圖示)，使上表面平坦化。藉此，積層體ML之周圍藉由層間絕緣膜而被埋入。
其後，於導電膜17上形成絕緣膜18。繼而，以貫通絕緣膜18、導電膜17及絕緣膜16，且到達積層體ML內之貫通孔21上端的方式，形成貫通孔51。
其次，如圖13所示，於整個面上使絕緣膜堆積，並且使非晶形矽堆積。繼而，蝕刻非晶形矽及絕緣膜，使其僅殘留於貫通孔51內。藉此，於貫通孔51之內面上形成閘極絕緣膜28，並且埋入非晶形矽。其次，進行溫度例如為600℃之熱處理，使貫通孔51內之非晶形矽結晶化而形成為多晶矽。繼而，對該多晶矽，將砷(As)例如以加速電壓為40 keV，劑量為3×1015 cm-2而進行離子注入，形成汲極擴散層(未圖示)。藉此，於貫通孔51內形成矽柱34。矽柱34連接於矽柱31。
其次，對絕緣膜18及導電膜17進行RIE等之加工，於Y方向上相鄰之矽柱34間的區域上，形成於X方向延伸之槽55。藉此，將導電膜17沿Y方向分割，形成於X方向延伸之複數條選擇閘極電極SG。
其次，如圖2所示，於絕緣膜18上形成絕緣膜19，於絕緣膜19內埋設源插件SP，並且於絕緣膜19上形成於X方向延伸之源極線SL。此時，源極線SL經由源插件SP而連接於一部分矽柱34之汲極擴散層。又，在設置於積層體ML周圍之層間絕緣膜(未圖示) 上，自上方形成連接於各控制閘極電極CG及各選擇閘極電極SG的接觸點(未圖示)。其次，於絕緣膜19上，以覆蓋源極線SL之方式形成絕緣膜20。其次，於絕緣膜20及19內埋設位元插件BP，並且於絕緣膜20上形成於Y方向延伸之位元線BL。此時，位元線BL經由位元插件BP而連接於剩餘的矽柱34之汲極擴散層。藉此，製造出非揮發性半導體記憶裝置1。
其次，說明本實施形態之效果。
根據本實施形態，積層體ML中之最上層以外的控制閘極電極CG1~CG3連接於控制電位產生電路41，最上層之控制閘極電極CG4連接於緩衝電位產生電路42，因此可對最上層之控制閘極電極CG4施加與其他控制閘極電極CG1~CG3不同之電位。藉此，於寫入動作時，可將最上層之記憶電晶體35用作虛設電晶體。即，可對最上層之控制閘極電極CG4施加向非選擇之記憶體串38之選擇閘極電極SGb及SGs所施加之斷開電位Voff(例如，0 V)、與向控制閘極電極CG3所施加之寫入電位Vpgm(例如，18 V)之間的中間電位。其結果為，可緩和非選擇的U字柱30內之選擇電晶體36與記憶電晶體35之間的電場，從而抑制在未選擇之記憶體串中發生誤寫入。
又，藉由該電場之緩和，可縮短Z方向上之選擇閘極電極SG與最上層之控制閘極電極CG4間的距離a，例如，可使距離a縮短為Z方向上之控制閘極電極CG間的距離b以下。其結果為，可降低矽柱中之選擇電晶體36與記憶電晶體35之間的部分(連接部分)的電阻，從而使資料之讀出變得容易。換言之，於本實施形態中，將最上層之記憶電晶體35作為虛設電晶體，因此即便為了使資料之讀出變得容易而縮短距離a以降低連接部分之電阻，亦可 抑制連接部分內之電場變強，從而可抑制在與選擇串共有控制閘極電極之非選擇之記憶體串中發生誤寫入。如此一來，根據本實施形態，可實現能夠防止資料之誤寫入並容易讀出資料、且動作可靠性高的非揮發性半導體記憶裝置。
再者，為了降低連接部分之電阻，亦可考慮提高連接部分之雜質濃度來代替縮短距離a。但是，該方法中存在如下問題：因電場而加速之電子會導致於矽柱內產生電子．電洞對，其中電洞會成為少數載子，導致選擇電晶體36之截止特性降低。其結果造成選擇電晶體36之斷開電流增加，從而難以維持矽柱之體電位。又，若提高連接部分之雜質濃度，於抹除動作時，雜質會成為將電洞注入至電荷蓄積層時之電位障(potential barrier)，使得抹除動作變得困難。
進而，根據本實施形態，由於是以U字形之U字柱30而形成記憶體串38，故而可使用最上層之記憶電晶體35來作為設置於記憶體串38兩端部的虛設電晶體。藉此，可使虛設電晶體之控制閘極電極CG4共用化，從而可抑制用以形成虛設電晶體之製程增大。
再者，於本實施形態中，U字矽構件33係藉由在U字孔23之內部埋入有多晶矽而不間斷地形成為一體。因此，與例如專利文獻1所揭示之積層型記憶裝置不同，無需於貫通孔21之下部形成矽彼此之接觸點。因此，無需為了自先前所形成之矽構件之表面去除自然氧化膜等而進行氫氟酸處理等之前處理，從而電荷蓄積層不會因該前處理而受到損傷。其結果為，可實現電荷蓄積層之可靠性高、且電荷蓄積層之膜構成之自由度高的非揮發性半導體記憶裝置。
再者，根據本實施形態，與專利文獻1所揭示之積層型記憶裝置不同，可將源極線形成為配置於積層體ML上方的金屬配線，而非形成於矽基板中的擴散層。藉此，可降低源極線之電阻，從而資料之讀出變得容易。又，藉由擴散層而形成源極線，故而該擴散層中所含之雜質會於氣相中脫離並於矽柱之沈積過程中再附著，從而不會使矽柱之雜質濃度增加。因此，電晶體之截止特性不會因矽柱之雜質濃度增加而下降。進而，藉由將源極線配置於積層體ML上，可縮短用以連接於源極線之通道(via)，從而通道之製作變得容易。又，藉此，可使通道變細，因而可於每根矽柱中形成複數條源極線。
再者，根據本實施形態，將記憶體串形成為U字形而於積層體ML之上方配置源極線，藉此源極線側之選擇閘極電極SGs亦可配置於積層體ML之上方。由此，用以將上層配線連接於選擇閘極電極SGs之通道較短即可，從而可在維持將縱橫比(aspect ratio)抑制得較低之狀態下使其變細。其結果為，可與位元線側之選擇閘極電極SGb同樣地在每根矽柱中分割源極線側之選擇閘極電極SGs，從而可彼此獨立地進行驅動。藉此，裝置1之動作之自由度提高。例如，於讀出動作時，可僅將選擇串而非所有的記憶體串之矽柱連接於源極線SL，藉此，可縮短讀出時之干擾時間。
以上，參照實施形態說明了本發明，但本發明並不限定於該實施形態。例如，本領域技術人員對上述實施形態適當地進行構成要素之添加、刪除或設計變更後所成者，或者進行步驟之添加、省略或條件變更後所成者，只要包含有本發明之主旨，則屬於本發明之範疇。例如，於上述實施形態中，省略對電位產生電路41~43以外的周邊電路的說明，但實際上，設置有用以驅動記 憶電晶體等之各種電路。又，於上述實施形態中，省略對蝕刻阻擋膜、防擴散膜等之製程膜的說明，但可根據製程上之需要而適當形成該等製程膜。而且，於上述各步驟之間，可適當設置平坦化步驟及清洗步驟等。
1‧‧‧非揮發性半導體記憶裝置
11‧‧‧矽基板
12‧‧‧多晶矽膜
30‧‧‧U字柱
31、34‧‧‧矽柱
32‧‧‧連接構件
38‧‧‧記憶體串
a、b‧‧‧距離
BG‧‧‧背閘極
BL‧‧‧位元線
BP‧‧‧位元插件
CG1~CG4‧‧‧控制閘極電極
SGb、SGs‧‧‧選擇閘極電極
SL‧‧‧源極線
X、Y、Z‧‧‧方向

Claims (16)

  1. 一種非揮發性半導體記憶裝置，其特徵在於包括：複數個半導體層(31、34)，其等係於第1方向上延伸地形成，且自上述第1方向觀察時，其等係配置成矩陣狀；配線群，其係包含複數個第1配線(CG1~CG3)，其等係於與上述第1方向正交之第2方向上延伸地形成，且在上述第1方向上隔開特定之間隔排列而成；第2配線(CG4)，其係於上述第2方向上延伸地形成，且相對於上述配線群在上述第1方向上隔開特定之間隔配置而成；選擇閘極電極(SGb、SGs)，其係於上述第2方向上延伸地形成，且相對於上述第2配線在上述第1方向上隔開特定之間隔配置而成；記憶體部，其配置於上述複數個半導體層中之一者與上述複數個第1配線中之一者之間；虛設單元絕緣膜，其配置於上述複數個半導體層中之一者與上述第2配線之間；及閘極絕緣膜，其配置於上述複數個半導體層中之一者與上述選擇閘極電極之間；且對於上述第2配線，可施加與上述複數個第1配線不同之電位。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述選擇閘極電極係與不同於上述第1、第2方向之第3方向上鄰接之上述複數個半導體層對應地分離配置。
  3. 如請求項2之非揮發性半導體記憶裝置，其中於資料寫入動作時，對於上述第2配線，施加對所選擇之半導體層之上述選擇閘極電極施加之電位、及對和寫入上述資料之上述記憶體部對應之上述第1配線施加之電位之間之電位。
  4. 如請求項3之非揮發性半導體記憶裝置，其中於上述第1方向上，上述選擇閘極電極與上述第2配線之間之距離為上述配線群之上述複數個第1配線間之距離以下。
  5. 如請求項2之非揮發性半導體記憶裝置，其中於資料寫入動作時，對於上述第2配線，施加對非選擇之半導體層之上述選擇閘極電極施加之電位、及對和寫入上述資料之上述記憶體部對應之上述第1配線施加之電位之間之電位。
  6. 如請求項5之非揮發性半導體記憶裝置，其中於上述第1方向上，上述選擇閘極電極與上述第2配線之間之距離為上述配線群之上述複數個第1配線間之距離以下。
  7. 如請求項1之非揮發性半導體記憶裝置，其中於上述第1方向上，上述選擇閘極電極與上述第2配線之間之距離為上述配線群之上述複數個第1配線間之距離以下。
  8. 如請求項1之非揮發性半導體記憶裝置，其中不同於上述第1、第2方向之第3方向上鄰接之上述半導體層係於一端部，藉由與上述半導體層相同之材料而連接。
  9. 一種非揮發性半導體記憶裝置，其特徵在於包括：複數個半導體層(31、34)，其等係於第1方向上延伸地形成，且自上述第1方向觀察時，其等係配置成矩陣狀；配線群，其係包含複數個第1配線(CG1~CG3)，其等係於與上述第1方向正交之第2方向上延伸地形成，且在上述第1 方向上隔開特定之間隔排列而成；第2配線(CG4)，其係於上述第2方向上延伸地形成，且相對於上述配線群在上述第1方向上隔開特定之間隔配置而成；選擇閘極電極(SGb、SGs)，其係於上述第2方向上延伸地形成，且相對於上述第2配線在上述第1方向上隔開特定之間隔配置而成；記憶體部，其配置於上述複數個半導體層中之一者與上述複數個第1配線中之一者之間；虛設單元絕緣膜，其配置於上述複數個半導體層中之一者與上述第2配線之間；閘極絕緣膜，其配置於上述複數個半導體層中之一者與上述選擇閘極電極之間，第1電位產生電路，其對上述第1配線施加控制電位；及第2電位產生電路，其對上述第2配線施加與上述控制電位不同之電位。
  10. 如請求項9之非揮發性半導體記憶裝置，其中上述選擇閘極電極係與不同於上述第1、第2方向之第3方向上鄰接之上述複數個半導體層對應地分離配置。
  11. 如請求項10之非揮發性半導體記憶裝置，其中於資料寫入動作時，對於上述第2配線，施加對所選擇之半導體層之上述選擇閘極電極施加之電位、及對和寫入上述資料之上述記憶體部對應之上述第1配線施加之電位之間之電位。
  12. 如請求項11之非揮發性半導體記憶裝置，其中於上述第1方向上，上述選擇閘極電極與上述第2配線之間之距離為上述 配線群之上述複數個第1配線間之距離以下。
  13. 如請求項10之非揮發性半導體記憶裝置，其中於資料寫入動作時，對於上述第2配線，施加對非選擇之半導體層之上述選擇閘極電極施加之電位、及對和寫入上述資料之上述記憶體部對應之上述第1配線施加之電位之間之電位。
  14. 如請求項13之非揮發性半導體記憶裝置，其中於上述第1方向上，上述選擇閘極電極與上述第2配線之間之距離為上述配線群之上述複數個第1配線間之距離以下。
  15. 如請求項9之非揮發性半導體記憶裝置，其中於上述第1方向上，上述選擇閘極電極與上述第2配線之間之距離為上述配線群之上述複數個第1配線間之距離以下。
  16. 如請求項9之非揮發性半導體記憶裝置，其中不同於上述第1、第2方向之第3方向上鄰接之上述半導體層係於一端部，藉由與上述半導體層相同之材料而連接。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4975794B2 (ja) * 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
KR102012309B1 (ko) * 2010-05-14 2019-08-20 고쿠리츠다이가쿠호진 도호쿠다이가쿠 반도체 집적 회로와 그 제조 방법
JP5504053B2 (ja) 2010-05-27 2014-05-28 株式会社東芝 半導体装置及びその製造方法
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101083637B1 (ko) 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
JP5502629B2 (ja) * 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101153642B1 (ko) * 2010-08-27 2012-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP2012069205A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP5422530B2 (ja) 2010-09-22 2014-02-19 株式会社東芝 半導体記憶装置及びその製造方法
JP2012119013A (ja) 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
US8514620B2 (en) 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods
KR20120066331A (ko) * 2010-12-14 2012-06-22 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101755643B1 (ko) 2010-12-15 2017-07-10 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US9007836B2 (en) 2011-01-13 2015-04-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP5377526B2 (ja) 2011-01-13 2013-12-25 株式会社東芝 不揮発性半導体記憶装置
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
JP2012204430A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012204684A (ja) 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP5411193B2 (ja) 2011-03-25 2014-02-12 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101206157B1 (ko) 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101182942B1 (ko) 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101868799B1 (ko) * 2011-05-26 2018-06-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5613105B2 (ja) * 2011-05-27 2014-10-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5524134B2 (ja) 2011-06-14 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
US8742481B2 (en) 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
JP5551132B2 (ja) * 2011-09-16 2014-07-16 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP5524158B2 (ja) 2011-09-26 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
KR20130070930A (ko) * 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
KR20140018544A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2014063555A (ja) 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置、及びその制御方法
JP2014075169A (ja) 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
KR20140048653A (ko) * 2012-10-16 2014-04-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8710575B1 (en) * 2013-01-31 2014-04-29 Infineon Technologies Ag Semiconductor device, integrated circuit and method of manufacturing an integrated circuit
JP2014187191A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP6226788B2 (ja) 2014-03-20 2017-11-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
US20170141123A1 (en) * 2015-11-17 2017-05-18 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN107527918B (zh) * 2017-08-31 2019-02-12 长江存储科技有限责任公司 一种3d nand存储器存储单元结构及其制造方法
KR102487371B1 (ko) * 2018-06-22 2023-01-11 삼성전자주식회사 수직형 반도체 소자
CN110098192B (zh) * 2019-05-23 2020-06-30 长江存储科技有限责任公司 三维存储器及其制备方法
WO2021044618A1 (ja) * 2019-09-06 2021-03-11 キオクシア株式会社 メモリデバイス
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200828577A (en) * 2006-10-17 2008-07-01 Toshiba Kk Nonvolatile semiconductor storage apparatus and method for manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4226205B2 (ja) 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
KR100483035B1 (ko) 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP3963664B2 (ja) 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
KR100680485B1 (ko) 2004-11-30 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 소자
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
KR20080056271A (ko) * 2005-09-30 2008-06-20 엔엑스피 비 브이 자기 장치, 집적 메모리 어레이 및 어레이 제조 방법
US20070102724A1 (en) * 2005-11-10 2007-05-10 Matrix Semiconductor, Inc. Vertical diode doped with antimony to avoid or limit dopant diffusion
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2008085178A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体装置及びその製造方法
KR100876082B1 (ko) * 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법
JP4945248B2 (ja) * 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2010114369A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200828577A (en) * 2006-10-17 2008-07-01 Toshiba Kk Nonvolatile semiconductor storage apparatus and method for manufacturing the same

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