JP2008085178A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】強誘電体メモリセルを微細化し、コンタクト歩留まりの低下を抑制する半導体装置及びその製造方法。
【解決手段】半導体基板１１内にＸ方向に延在する第１の溝１０１と、第１の溝を横切るＹ方向に延在し、上部領域と下部領域を備えた第２の溝１０３と、第１の溝内に絶縁膜を埋め込まれた素子分離領域１３と、第２の溝の下部領域内にゲート絶縁膜１５を介して配置されたゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄと、第２の溝内のゲート電極上に配置された層間絶縁膜１４と、第２の溝における一方の側面側の半導体基板内に形成されたソース領域１７と、第２の溝における他方の側面側の半導体基板内に形成されたドレイン領域１７と、第２の溝の層間絶縁膜上の上部領域内にＸ方向に配置され、ソース／ドレイン領域に接続されるソース／ドレイン電極２６、及びソース／ドレイン電極間に配置される強誘電体膜２７とを有する強誘電体キャパシタＣFEとを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、強誘電体記憶装置（ＦｅＲＡＭ：Ferro-electric Random Access Memory）等に適用される、半導体装置及びその製造方法に関する。
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置（ＦｅＲＡＭ）が注目されている。この強誘電体記憶装置では、エリアペナルティの観点から、キャパシタ電極とメモリセルトランジスタのソース領域、又はドレイン領域との電気的な接続を導電性コンタクトプラグにより実現する、いわゆるキャパシタ・オン・プラグ（ＣＯＰ：Capacitor On Plug ）構造が採用されている（例えば、特許文献１及び特許文献２参照。）。また、動作マージン増大の観点から、メモリセルトランジスタＭＴと強誘電体キャパシタＣFEを並列接続したメモリセルを直列に接続したチェイン型ＦｅＲＡＭが提案されている。
しかしながら、メモリセルトランジスタ上に強誘電体キャパシタを形成する従来の方法では、強誘電体キャパシタの上部に配置されるメタル配線から、半導体基板に導通させるためのコンタクト深さが深くなり、コンタクト開口部の形成、及びコンタクト開口部へのメタル埋め込みが困難になり、コンタクト形成の歩留まりを低下させるという問題がある（例えば、特許文献３及び特許文献４参照。）。
特開２００５−１７４９７７号公報 米国特許出願公開第２００５／０１２１７０９号明細書 特開２００４−３３５９１８号公報 米国特許第６，８９７，５０２号明細書
本発明は、チェイン型ＦｅＲＡＭにおいて、メモリセルトランジスタを微細化しつつ、コンタクト歩留まりの低下を抑制する。
本発明の一態様によれば、（イ）半導体基板と、（ロ）半導体基板内に第１の方向に延在して形成された素子分離領域と、（ハ）半導体基板内で素子分離領域を貫き、第１の方向を横切る第２の方向に延伸するゲート電極と、（ニ）ゲート電極と半導体基板との間に設けられたゲート絶縁膜と、（ホ）ゲート電極上に形成された層間絶縁膜と、（ヘ）層間絶縁膜上に形成された強誘電体膜、及び強誘電体膜を挟持するソース電極及びドレイン電極を有する強誘電体キャパシタと、（ト）ソース電極に接する第１半導体ピラーと、（チ）ドレイン電極に接する第２半導体ピラーとを備える半導体装置が提供される。
本発明の他の態様によれば、（イ）半導体基板内に第１の方向に延在し、第１の深さを有する第１の溝を形成する工程と、（ロ）第１の溝内に絶縁膜を埋め込み素子分離領域を形成する工程と、（ハ）半導体基板内に、第１の溝を横切る第２の方向に延在し、第１の深さより浅い第２の深さを有し、上部領域と下部領域を備えた第２の溝を形成する工程と、（ニ）第２の溝の下部領域内にゲート絶縁膜を介して、第２の方向に延伸するゲート電極を形成する工程と、（ホ）ゲート電極上に層間絶縁膜形成する工程と、（ヘ）第２の溝における一方の側面側の第１半導体ピラーにソース領域を形成し、第２の溝における他方の側面側の第２半導体ピラーにドレイン領域を形成する工程と、（ト）第１半導体ピラーと第２半導体ピラー間の第２の溝において、上部領域内に第１の方向に配置され、ソース領域に接続されるソース電極、ドレイン領域に接続されるドレイン電極、及びソース電極,ドレイン電極間に配置される強誘電体膜とを有する強誘電体キャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
本発明の半導体装置及びその製造方法によれば、チェイン型ＦｅＲＡＭにおいて、メモリセルトランジスタを微細化しつつ、コンタクト歩留まりの低下を抑制することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る半導体装置及びその製造方法によれば、チェイン型ＦｅＲＡＭにおいて、メモリセルトランジスタ上に半導体基板面に平行に強誘電体キャパシタを配置する縦型キャパシタセル構造を採用し、メモリセルトランジスタを微細化しつつ、コンタクト歩留まりの低下を抑制する。
本発明の実施の形態に係る半導体装置及びその製造方法によれば、メモリセルトランジスタを埋め込みトランジスタとして形成し、半導体基板上の構造物の高さを低く形成することができる。又、強誘電体キャパシタも埋め込みトランジスタ上若しくは埋め込みトランジスタの溝の内部に形成することで更に、半導体基板上の構造物の高さを低減することができる。
[第１の実施の形態]
（素子構造）
本発明の第１の実施形態に係る半導体装置の３次元構成は、図１に示すように模式的に表される。本発明の第１の実施形態に係る半導体装置であって、メモリセル部の模式的断面構造は、図２（ａ）に示すように表され、メモリセル部の周辺に配置される制御回路部の模式的断面構造は、図２（ｂ）に示すように表される。
本発明の第１の実施形態に係る半導体装置は、図１乃至図２に示すように、半導体基板１１と、半導体基板１１内にＸ方向に延在して形成され、第１の深さを有する素子分離溝１０１と、半導体基板１１内に素子分離溝１０１を横切るＹ方向に延在して形成され、第１の深さより浅い第２の深さを有する。そして、上部領域と下部領域を備えたトランジスタ溝１０３と、素子分離溝１０１内に絶縁膜を埋め込まれた素子分離領域１３を有する。
トランジスタ溝１０３の下部領域内にゲート絶縁膜１５を介して配置され、Ｙ方向に延伸するゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄと、トランジスタ溝１０３内のゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄ上に形成された層間絶縁膜１４が設けられている。トランジスタ溝１０３における一方の側面側の半導体基板１１からなる第１半導体ピラーに配置されたソース領域１７と、トランジスタ溝１０３における他方の側面側の半導体基板１１からなる第２半導体ピラーに配置されたドレイン領域１７が設けられている。
第１半導体ピラーと第２半導体ピラー間のトランジスタ溝１０３において、上部領域内にＸ方向に配置され、ソース領域１７に接続されるソース電極２６、ドレイン領域１７に接続されるドレイン電極２６、及びソース電極,ドレイン電極間に配置される強誘電体膜２７とを有する強誘電体キャパシタＣFEとを備える。
上記説明及び図１の構成において、ソース領域１７及びドレイン領域１７はいずれもｎ+半導体領域として形成される領域である。
ゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄの周囲の半導体基板１１内にチャネルが形成される。
それぞれゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄを挟んで、Ｕ字型に縦方向に埋め込みトランジスタが形成されることから、主電極の一方をソース領域とすれば、他方はドレイン領域となる。したがって、ソース領域に接続される電極をソース電極２６、ドレイン領域に接続される電極をドレイン電極２６となる。又、特にチェイン型ＦｅＲＡＭの場合、メモリセルトランジスタＭＴが直列に接続されることから、隣接するメモリセルトランジスタ間では、ドレイン領域とソース領域、或いはソース領域とドレイン領域が共通に接続される。
ここで、Ｘ方向とは、ビット線ＢＬが延伸する列方向に相当し、Ｙ方向とは、ワード線ＷＬが延伸する行方向に相当する。
更に、ソース電極２６は第１半導体ピラーの両側面、及び第２の方向の両側面にも配置されて、第１半導体ピラーの側面を取り囲むように配置され、ドレイン電極２６は第２半導体ピラーの両側面、及び第２の方向の両側面にも配置されて、第２半導体ピラーの側面を取り囲むように配置されていても良い。
更に、半導体基板１１上には、層間絶縁膜３２が配置され、層間絶縁膜３２内に埋め込まれて形成された第１の金属電極層３５と、第１の金属電極層３５と半導体基板１１内のソース／ドレイン領域１７とを接続するビット線コンタクトプラグ３４と、第１の金属電極層３５上の層間絶縁膜３６内に埋め込まれて形成された第２の金属電極層３７,３８,及び３９とを備える。
Ｘ方向に延在する素子分離溝１０１には、絶縁膜が埋め込まれ、素子分離領域１３が形成される。素子分離領域１３に直交するＹ方向に延在してトランジスタ溝１０３が形成され、トランジスタ溝１０３内においてゲート絶縁膜１５を介してゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄがＹ方向に延伸するように、埋め込み配置されている。素子分離溝１０１とトランジスタ溝１０３で決まる半導体ピラー１０６の側面に、対向するソース／ドレイン電極２６が形成され、ソース／ドレイン電極２６間に強誘電体膜２７が形成されて、強誘電体キャパシタＣFEがメモリセルトランジスタＭＴに並列に形成されている。
図１に示すように、それぞれゲート電極１６ｂ,１６ｃ,１６ｄを有するメモリセルトランジスタＭＴは直列に接続され、ブロックとよばれるグループを形成し、このブロックの端にはゲート電極１６ａを有するブロック選択トランジスタＳＴがメモリセルトランジスタＭＴと同じ埋め込みトランジスタの構造にて形成され、ブロック選択トランジスタＳＴの一方の半導体ピラー１０６にはビット線コンタクトプラグ３４が形成され、金属電極層３５によって形成されるビット線ＢＬと接続している。これにより、半導体基板１１内にメモリセルトランジスタＭＴ及びブロック選択トランジスタＳＴが完全に埋め込まれて形成されるため、第１の金属電極層３５と半導体基板１１間の層間絶縁膜３２の厚さを薄く形成でき、ビット線コンタクトプラグ３４を通常の論理デバイスと同等の深さに形成することができる。回路構成例は、後述する図１８に示される通りである。
一方、本発明の第１の実施形態に係る半導体装置において、制御回路部の模式的断面構造例を図２（ｂ）に示す。
半導体基板１１と、素子分離領域４３と、ソース／ドレイン領域４０と、ソース／ドレイン領域４０間の半導体基板１１上に形成されたゲート絶縁膜４１と、ゲート絶縁膜４１上に配置されるゲート電極４２が設けられている。ソース／ドレイン領域４０上に配置されるコンタクトプラグ４４と、コンタクトプラグ４４上に配置される第１の金属電極層４６が設けられている。半導体基板１１,ゲート電極４２,及び第１の金属電極層４６上に配置される層間絶縁膜７２と、第１の金属電極層４６上の層間絶縁膜７６に埋め込まれて形成される第２の金属電極層４７,４８,及び４９とを備える。
素子分離領域４３は、メモリセル部の素子分離領域１３と同時に形成されても良い。ソース／ドレイン領域４０は、メモリセル部のソース／ドレイン領域１７と同時に形成されても良い。ソース／ドレイン領域４０上に配置されるコンタクトプラグ４４は、メモリセル部のビット線コンタクトプラグ３４と同時に形成されても良い。コンタクトプラグ４４上に配置される第１の金属電極層４６は、メモリセル部の第１の金属電極層３５と同時に形成されても良い。半導体基板１１及びゲート電極４２上に配置される層間絶縁膜７２は、メモリセル部の層間絶縁膜３２と同時に形成されても良い。第１の金属電極層４６上に配置される層間絶縁膜７６は、メモリセル部の層間絶縁膜３６と同時に形成されても良い。第１の金属電極層４６上の層間絶縁膜７６に埋め込まれて形成される第２の金属電極層４７,４８,及び４９は、メモリセル部の第２の金属電極層３７,３８,及び３９と同時に形成されても良い。
（製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法を図３乃至図６に示す。
半導体基板１１内にＸ方向に延在し、第１の深さを有する素子分離溝１０１を形成する工程と、素子分離溝１０１内に絶縁膜を埋め込み素子分離領域１３を形成する工程とを有する。又、半導体基板１１内に、素子分離溝１０１を横切るＹ方向に延在し、第１の深さより浅い第２の深さを有し、上部領域と下部領域を備えたトランジスタ溝１０３を形成する工程と、トランジスタ溝１０３の下部領域内にゲート絶縁膜１５を介して、Ｙ方向に延伸するゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄを形成する工程とを有する。トランジスタ溝１０３内のゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄ上に層間絶縁膜１４形成する工程と、トランジスタ溝１０３における一方の側面側の半導体基板１１からなる第１半導体ピラー１０６にソース領域１７を形成し、トランジスタ溝１０３における他方の側面側の半導体基板１１からなる第２半導体ピラー１０６にドレイン領域１７を形成する工程とを有する。トランジスタ溝１０３の層間絶縁膜１４上の上部領域内にＸ方向に配置され、ソース領域１７に接続されるソース電極２６、ドレイン領域１７に接続されるドレイン電極２６、及びソース電極,ドレイン電極間に配置される強誘電体膜２７とを有する強誘電体キャパシタＣFEを形成する工程とを有する。
図３乃至図４は、本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の説明図である。図３（ａ）乃至図４（ａ）は、メモリセル部の３次元構成を示す模式的斜視図、図３（ｂ）乃至図４（ｂ）は、制御回路部の模式的断面構造図を示す。更に、図５乃至図６は、本発明の第１の実施の形態に係る半導体装置の製造方法の一工程の説明図であって、メモリセル部内の３次元構成を示す模式的斜視図を示す。
以下に、本発明の第１の実施の形態に係る半導体装置の製造方法を詳述する。
（ａ）図３には素子分離形成工程の終了後の図を示す。
まず、メモリセル部においては、図３（ａ）に示すように、例えばシリコンからなる半導体基板１１上に、シリコン酸化膜／シリコン窒化膜を堆積後、素子分離溝１０１をＸ方向に延在する方向に形成する。その後、素子分離溝１０１に対してテトラ・エトキシ・シラン（ＴＥＯＳ）等の絶縁膜を埋め込み,素子分離領域１３を形成する。更に、化学的機械的研磨技術（ＣＭＰ：Chemical Mechanical Polishing）によって平坦化し、窒化膜１２を露出させる。同様に、制御回路部においては、図３（ｂ）に示すように、メモリセル部の素子分離溝１０１と同時に素子分離溝１０１を形成し、素子分離溝１０１に対してＴＥＯＳ等の絶縁膜を埋め込み,素子分離領域４３を形成する。更に、ＣＭＰによって平坦化し、窒化膜１２を露出させる。図３（ａ）及び図３（ｂ）においては、窒化膜１２の下部に形成されるシリコン酸化膜は、図示を省略している。
（ｂ）図４には埋め込みトランジスタ形成工程の終了後の図を示す。
図３と同様に、まず、メモリセル部においては、図４（ａ）に示すように、トランジスタ溝１０３を素子分離溝１０１と直交するＹ方向に延在する方向に形成する。更に、トランジスタ溝１０３に対してシリコン酸化膜等によりゲート絶縁膜１５を形成後、例えばドープトアモルファスシリコン層等からなるゲート電極１６ａ,１６ｂ,１６ｃを堆積する。更に、ＣＭＰ等によって研磨して平坦化し、更にエッチバックによってドープトアモルファスシリコン層等からなるゲート電極１６ａ,１６ｂ,１６ｃをリセスエッチングする。更にＴＥＯＳ等の層間絶縁膜１４を堆積し、ＣＭＰ等によって研磨して平坦化し、窒化膜１２を露出させる。
メモリセル部と同様に、制御回路部においても、埋め込みトランジスタを形成しても良いことは勿論であるが、図４（ｂ）に示す例では、図３（ｂ）の構造と同様に、平面ゲート構造のトランジスタを形成する工程図が示されている。
（ｃ）図５には、半導体ピラー１０６の形成工程の終了後の図を示す。
図４に示す埋め込みトランジスタ構造を形成後、窒化膜１２に高選択な反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術により、ＴＥＯＳ等の層間絶縁膜１４をリセスエッチングすることによって、半導体ピラー１０６を自動的に現出させる。更に、メモリセル部において窒化膜１２を除去後、イオン注入技術若しくは拡散工程によって、高抵抗半導体層１８及びソース／ドレイン領域１７を形成する。尚、高抵抗半導体層１８及びソース／ドレイン領域１７の形成工程は、半導体ピラー１０６の形成後でなくても良い。即ち、半導体基板１１に対して予め、ウェル拡散工程或いはイオン注入工程によって、高抵抗半導体層１８及びソース／ドレイン領域１７を形成後、図３に示す素子分離形成工程を開始しても良い。
（ｄ）図６には、対向電極形成工程の終了後の図を示す。
現出した半導体ピラー１０６の側面に例えば、イリジウム（Ｉｒ）をアトミック・レイヤー・デポジション（ＡＬＤ：Atomic Layer Deposition）法等により堆積する。その後、全面エッチバックにより、底部に堆積されたＩｒを除去し、半導体ピラー１０６の側面にのみＩｒを残存させ、対向電極となるソース／ドレイン電極２６を形成する。
その後、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等により、ＰＺＴ膜等の強誘電体膜２７を堆積する。
この後、図６に示すように、メモリセルトランジスタＭＴのゲート電極１６ｂ,１６ｃ,１６ｄが延伸するＹ方向に直交するＸ方向には、強誘電体膜２７をパターニングし、除去しておいた方が望ましい。
尚、ソース／ドレイン電極２６の材料としては、Ｉｒに限定されるものではなく、ＩｒＯ2、Ｉｒと白金（Ｐｔ）との積層構造、ＩｒＯ2とＰｔとの積層構造であっても良い。又、Ｐｔ、ＩｒＯ2、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ2、ＳｒＲｕＯの積層構造であっても良い。又、強誘電体膜２７の材料としては、ＰＺＴに限定されるものではなく、ＳＢＴ,ＢＬＴ膜等を用いても良い。又、ソース／ドレイン電極２６及び強誘電体膜２７のパターニング時のマスク材としては、例えば、シリコン酸化膜、ＴｉＮ膜、ＴｉＡｌＮ膜等を用いることができる。
図６に示す対向電極形成工程後の構造においては、半導体ピラー１０６の側壁部の全てにソース／ドレイン電極２６が形成された構造が示されている。一方、上記強誘電体膜２７のパターニングの工程と同時に、又は上記強誘電体膜２７のパターニングの工程後、Ｙ方向に対向する側壁部に形成されたソース／ドレイン電極２６をエッチングにより除去し、Ｘ方向に対向する側壁部のみにソース／ドレイン電極２６を残しても良い。
図１に示す構造では、半導体ピラー１０６のＸ方向に対向する側壁部のみにソース／ドレイン電極２６を残した構造が示されている。
次に、全面にＴＥＯＳ等の絶縁膜を堆積後、ＣＭＰ等によって平坦化して、素子分離溝１０１に対してＴＥＯＳ等の絶縁膜を埋め込み、素子分離領域１３を形成する。素子分離溝１０１とトランジスタ溝１０３との交差部に対応する層間絶縁膜１４上においてもＴＥＯＳ等の絶縁膜が埋め込まれ、Ｙ方向において隣接するソース／ドレイン電極２６間、Ｙ方向において隣接する強誘電体膜２７間が絶縁分離される。
（ｅ）次に、図２（ｂ）に示すように、制御回路部において、窒化膜１２を除去後、トランジスタのゲート絶縁膜４１及びゲート電極４２を形成する。その後、セルフアライン工程によって、ソース／ドレイン領域４０をイオン注入技術によって形成して、制御回路部のトランジスタを形成する。
尚、制御回路部のトランジスタは、図４（ａ）に示したメモリセル部の埋め込みトランジスタの形成後に作成しても良い。
次に、図２（ａ）に示すように、層間絶縁膜３２を堆積後、ブロック選択トランジスタＳＴのソース／ドレイン領域１７に対して、ビット線コンタクトプラグ３４を形成する。更に、ビット線コンタクトプラグ３４上に第１の金属電極層３５を形成する。更に、第１の金属電極層３５上に、第２の金属電極層３７,３８,３９を層間絶縁膜３６中に埋め込み形成する。
第１の金属電極層３５、第２の金属電極層３７,３８,３９は、メタルダマシンプロセスによって形成されても良い。
同様に、図２（ｂ）に示すように、層間絶縁膜７２を堆積後、ソース／ドレイン領域４０に対してコンタクトプラグ４４を形成する。更に、コンタクトプラグ４４上に第１の金属電極層４６を形成する。更に、第１の金属電極層４６上に、第２の金属電極層４７,４８,４９を層間絶縁膜７６中に埋め込み形成する。
第１の金属電極層４６、第２の金属電極層４７,４８,４９は、メタルダマシンプロセスによって形成されても良い。
上記工程において、ビット線コンタクトプラグ３４は、コンタクトプラグ４４と同時に形成し、第１の金属電極層３５は、第１の金属電極層４６と同時に形成し、第２の金属電極層３７,３８,３９は、第２の金属電極層４７,４８,４９と同時に形成することが、プロセス上製造工程数を低減でき有効である。
ビット線コンタクトプラグ３４、コンタクトプラグ４４は、例えばＷ、Ｃｕ等の金属層によって形成され、又、第１の金属電極層３５、４６、第２の金属電極層３７,３８,３９、４７,４８,４９は、Ａｌ電極によって形成される。
或いは又、第１の金属電極層３５、４６、第２の金属電極層３７,３８,３９、４７,４８,４９は、Ｗ、Ｃｕ、Ｍｏ、Ｐｔ、Ｃｕ、Ｃｏ等のシリサイドで形成されていても良い。
以上の工程によって、本発明の第１の実施形態に係る半導体装置において、メモリセル部及び制御回路部が形成される。
本発明の第１の実施の形態に係る半導体装置及びその製造方法によれば、メモリセルトランジスタが半導体基板内に埋め込み形成できるため、半導体基板表面から第１金属配線層までの層間絶縁膜厚を低減でき、第１金属配線層、半導体基板間コンタクトを浅く形成でき、コンタクト歩留まりの低下を防止することができる。
［第２の実施形態］
（素子構造）
本発明の第２の実施形態に係る半導体装置の３次元構成は、図７に示すように模式的に表される。又、本発明の第２の実施形態に係る半導体装置であって、メモリセル部の模式的断面構造は図８（ａ）に示すように表され、制御回路部の模式的断面構造は、図８（ｂ）に示すように表される。
本発明の第１の実施の形態に係る半導体装置では、半導体基板１１内に、強誘電体キャパシタＣFEとメモリセルトランジスタＭＴの構造を、完全に埋め込み形成する構造を示したが、トランジスタ溝１０３内に強誘電体キャパシタＣFEを埋め込み形成すると、トランジスタ溝１０３の深さが深くなる。そこで、本発明の第２の実施の形態に係る半導体装置の構成においては、トランジスタ溝１０３内には、メモリセルトランジスタＭＴのみを配置し、強誘電体キャパシタＣFEを、半導体基板１１上にビット線ＢＬが延伸するＸ方向に直列に、かつ、各メモリセルトランジスタＭＴのソース／ドレイン領域１７と並列に配置する。
本発明の第２の実施形態に係る半導体装置は、図７及び図８に示すように、半導体基板１１と、半導体基板１１内にＸ方向に延在して形成され、第１の深さを有する素子分離溝１０１と、半導体基板１１内に素子分離溝１０１を横切るＹ方向に延在して形成され、第１の深さより浅い第２の深さを有する。そして、上部領域と下部領域を備えたトランジスタ溝１０３と、素子分離溝１０１内に絶縁膜を埋め込まれた素子分離領域１３を有する。
トランジスタ溝１０３の下部領域内にゲート絶縁膜１５を介して配置され、Ｙ方向に延伸するゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄと、トランジスタ溝１０３内のゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄ上に形成された層間絶縁膜１４が設けられている。トランジスタ溝１０３における一方の側面側の半導体基板１１からなる第１半導体ピラーに配置されたソース領域１７と、トランジスタ溝１０３における他方の側面側の半導体基板１１からなる第２半導体ピラーに配置されたドレイン領域１７が設けられている。
ソース領域１７,ドレイン領域１７,及び層間絶縁膜１４上にＸ方向に配置され、ソース領域１７に接続されるソース電極２６、ドレイン領域１７に接続されるドレイン電極２６、及びソース電極,ドレイン電極間の層間絶縁膜１４上に配置される強誘電体膜２７とを有する強誘電体キャパシタＣFEとを備える。
更に、図８（ａ）に示すように、半導体基板１１上には、層間絶縁膜３２が配置され、層間絶縁膜３２内に埋め込まれて形成された第１の金属電極層３５が設けられている。更に、第１の金属電極層３５と半導体基板１１内のソース／ドレイン領域１７とを接続するビット線コンタクトプラグ３４と、第１の金属電極層３５上の層間絶縁膜３６内に埋め込まれて形成された第２の金属電極層３７,３８,及び３９とを備える。
Ｘ方向に延在する素子分離溝１０１には、絶縁膜が埋め込まれ、素子分離領域１３が形成される。素子分離領域１３に直交するＹ方向に延在してトランジスタ溝１０３が形成されている。又、トランジスタ溝１０３内においてゲート絶縁膜１５を介してゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄがＹ方向に延伸して埋め込み形成される。
素子分離溝１０１とトランジスタ溝１０３で決まる半導体ピラー１０６にはソース／ドレイン領域１７が形成されている。又、トランジスタ溝１０３内のゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄ上には、半導体ピラー１０６と略同一の高さに層間絶縁膜１４が配置される。
ソース／ドレイン領域１７上にはソース／ドレイン電極２６が配置され、ソース／ドレイン電極２６間の層間絶縁膜１４上には強誘電体膜２７が形成されている。又、強誘電体キャパシタＣFEがメモリセルトランジスタＭＴのソース／ドレイン領域１７間に並列に形成されている。
又、図７及び図８（ａ）に示すように、それぞれゲート電極１６ｂ,６ｃ,１６ｄを有するメモリセルトランジスタＭＴはＸ方向に直列に接続され、ブロックとよばれるグループを形成している。このブロックの端にはゲート電極１６ａを有するブロック選択トランジスタＳＴがメモリセルトランジスタＭＴと同じ埋め込みトランジスタの構造にて形成される。
ブロック選択トランジスタＳＴの一方の半導体ピラー１０６にはビット線コンタクトプラグ３４が配置され、金属電極層３５によって構成されるビット線ＢＬと接続している。これにより、金属電極層３５と半導体基板１１間の層間絶縁膜３２の厚さは、半導体基板１１表面に形成される横置構造の強誘電体キャパシタＣFEの高さ分だけ、第１の実施の形態に係る半導体装置の構造に比べて厚く形成される。又、トランジスタ溝１０３内にメモリセルトランジスタＭＴ及びブロック選択トランジスタＳＴが完全に埋め込まれて形成されるため、素子分離溝１０１、及びトランジスタ溝１０３の深さを浅く形成することができる。
一方、本発明の第２の実施形態に係る半導体装置において、制御回路部の模式的断面構造例を、図８（ｂ）に示す。
半導体基板１１と、素子分離領域４３と、ソース／ドレイン領域４０と、ソース／ドレイン領域４０間の半導体基板１１上に形成されたゲート絶縁膜４１と、ゲート絶縁膜４１上に配置されるゲート電極４２が設けられている。ソース／ドレイン領域４０上に配置されるコンタクトプラグ４４と、コンタクトプラグ４４上に配置される第１の金属電極層４６が設けられている。半導体基板１１及びゲート電極４２上に配置される層間絶縁膜７２と、第１の金属電極層４６上に配置される層間絶縁膜７６と、第１の金属電極層４６上の層間絶縁膜７６に埋め込まれて形成される第２の金属電極層４７,４８,及び４９とを備える。
素子分離領域４３は、メモリセル部の素子分離領域１３と同時に形成されても良い。ソース／ドレイン領域４０は、メモリセル部のソース／ドレイン領域１７と同時に形成されても良い。ソース／ドレイン領域４０上に配置されるコンタクトプラグ４４は、メモリセル部のビット線コンタクトプラグ３４と同時に形成されても良い。コンタクトプラグ４４上に配置される第１の金属電極層４６は、メモリセル部の第１の金属電極層３５と同時に形成されても良い。半導体基板１１,ゲート電極４２,及び第１の金属電極層４６上に配置される層間絶縁膜７６は、メモリセル部の層間絶縁膜３６と同時に形成されても良い。第１の金属電極層４６上の層間絶縁膜７６に埋め込まれて形成される第２の金属電極層４７,４８,及び４９は、メモリセル部の第２の金属電極層３７,３８,及び３９と同時に形成されても良い。
本発明の第２の実施形態に係る半導体装置においては、半導体ピラー１０６上にソース／ドレイン電極２６を形成し、層間絶縁膜１４上,ソース／ドレイン電極２６間に強誘電体膜２７が埋め込み形成される。これにより、半導体基板１１上に横置構造の強誘電体キャパシタＣFEが形成される。半導体基板１１上に形成される強誘電体キャパシタＣFEの構造物の高さが高くなり、ビット線コンタクトプラグ３４の深さが深くなるものの、半導体基板１１下にはメモリセルトランジスタＭＴ及びブロック選択トランジスタＳＴが埋め込みトランジスタ構造にて形成されるため、素子分離溝１０１、及び埋め込みトランジスタを形成するトランジスタ溝１０３の深さを浅く形成でき、メモリセル部におけるメモリセルトランジスタＭＴ及びブロック選択トランジスタＳＴの形成が容易となる。
（製造方法）
本発明の第２の実施の形態に係る半導体装置の製造方法を図３乃至図４、及び図９乃至図１５に示す。
半導体基板１１内にＸ方向に延在し、第１の深さを有する素子分離溝１０１を形成する工程と、素子分離溝１０１内に絶縁膜を埋め込み素子分離領域１３を形成する工程とを有する。又、半導体基板１１内に、素子分離溝１０１を横切るＹ方向に延在し、第１の深さより浅い第２の深さを有し、上部領域と下部領域を備えたトランジスタ溝１０３を形成する工程と、トランジスタ溝１０３の下部領域内にゲート絶縁膜１５を介して、Ｙ方向に延伸するゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄを形成する工程とを有する。トランジスタ溝１０３内のゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄ上に層間絶縁膜１４を形成する工程と、トランジスタ溝１０３における一方の側面側の半導体基板１１からなる第１半導体ピラーにソース領域１７を形成し、トランジスタ溝１０３における他方の側面側の半導体基板１１からなる第２半導体ピラーにドレイン領域１７を形成する工程とを有する。ソース領域１７,ドレイン領域１７,及び層間絶縁膜１４上にＸ方向に配置され、ソース領域１７に接続されるソース電極２６、ドレイン領域１７に接続されるドレイン電極２６、及びソース電極／ドレイン電極２６間の層間絶縁膜１４上に配置される強誘電体膜２７とを有する強誘電体キャパシタＣFEを形成する工程とを有する。
図９乃至図１５は、本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、図９（ａ）乃至図１５（ａ）はメモリセル部の模式的断面構造、図９（ｂ）乃至図１５（ｂ）は制御回路部の模式的断面構造を示す。
以下に、本発明の第２の実施形態に係る半導体装置の製造方法を詳述する。
図３に示す素子分離領域の形成工程及び図４に示す埋め込みトランジスタ構造の形成工程までは、本発明の第１の実施の形態に係る半導体装置の製造方法と同様である。
（ａ）素子分離形成工程は、図３に示した本発明の第１の実施の形態における素子分離形成工程と同様に行なうことができる。但し、本発明の第２の実施の形態に係る半導体装置の素子分離溝１０１の深さは、図３に示した本発明の第１の実施の形態に係る半導体装置の素子分離溝１０１の深さに比べ、浅く形成することができる。
まず、メモリセル部においては、図３（ａ）と同様に、例えばシリコンからなる半導体基板１１上に、シリコン酸化膜／シリコン窒化膜を堆積後、素子分離溝１０１をＸ方向に延在する方向に形成する。その後、素子分離溝１０１に対してＴＥＯＳ等の絶縁膜を埋め込み,素子分離領域１３を形成する。更に、ＣＭＰによって平坦化し、窒化膜１２を露出させる。同様に、制御回路部においては、図３（ｂ）と同様に、メモリセル部の素子分離溝１０１と同時に素子分離溝１０１を形成し、素子分離溝１０１に対してＴＥＯＳ等の絶縁膜を埋め込み,素子分離領域４３を形成する。更に、ＣＭＰによって平坦化し、窒化膜１２を露出させる。
（ｂ）埋め込みトランジスタ形成工程は、図４に示した本発明の第１の実施の形態における埋め込みトランジスタ形成工程と同様に行なうことができる。
但し、本発明の第２の実施の形態に係る半導体装置のトランジスタ溝１０３の深さは、図４に示した本発明の第１の実施の形態に係る半導体装置のトランジスタ溝１０３の深さに比べ、浅く形成することができる。
メモリセル部においては、図４（ａ）と同様に、トランジスタ溝１０３を素子分離溝１０１と直交するＹ方向に延在するように形成する。更に、トランジスタ溝１０３に対してシリコン酸化膜等にからなるゲート絶縁膜１５を形成後、例えばドープトアモルファスシリコン層等からなるゲート電極１６ａ,１６ｂ,１６ｃを堆積する。その後、ＣＭＰ等によって研磨して平坦化し、更にエッチバックによってドープトアモルファスシリコン層等からなるゲート電極１６ａ,１６ｂ,１６ｃをリセスエッチングする。更にＴＥＯＳ等の層間絶縁膜１４を堆積し、ＣＭＰ等によって研磨して平坦化し、窒化膜１２を露出させる。
（ｃ）図９には、半導体ピラー１０６の形成後の工程図を示す。半導体ピラー１０６の形成工程は、図５に示した本発明の第１の実施の形態における半導体ピラー１０６の形成工程と同様に行なうことができる。
但し、本発明の第２の実施の形態に係る半導体装置の半導体ピラー１０６の高さは、図５に示した本発明の第１の実施の形態に係る半導体装置の半導体ピラー１０６の高さに比べ、低く形成することができる。
図４に示した埋め込みトランジスタ構造を形成後、窒化膜１２に高選択なＲＩＥ技術により、ＴＥＯＳ等の層間絶縁膜１４をリセスエッチングする。結果として、図９に示すように、半導体ピラー１０６を自動的に現出させる。更に、メモリセル部の窒化膜１２を除去後、イオン注入技術若しくは拡散工程によって、ソース／ドレイン領域１７を形成する。
尚、ソース／ドレイン領域１７の形成工程は、半導体ピラー１０６の形成後でなくても良い。即ち、半導体基板１１に対して予め、ウェル拡散工程或いはイオン注入工程によって、ソース／ドレイン領域１７を形成後、図３に示す素子分離形成工程を開始しても良い。
（ｄ）次に、メモリセル部においては、図７及び図１０（ａ）に示すように、全面にＴＥＯＳ等の絶縁膜を堆積後、ＣＭＰ等によって平坦化する。結果として、素子分離溝１０１に対してＴＥＯＳ等の絶縁膜が半導体ピラー１０６の上面まで埋め込まれて、素子分離領域１３を形成する。又、トランジスタ溝１０３の層間絶縁膜１４上においてもＴＥＯＳ等の絶縁膜が半導体ピラー１０６の上面まで埋め込まれる。
次に、平坦化工程によって露出されたソース／ドレイン領域１７の半導体表面に対して、熱酸化工程等によって、ゲート絶縁膜１９を形成する。
同様に、制御回路部においては、図１０（ｂ）に示すように、窒化膜１２を除去後、熱酸化工程等によって、ゲート絶縁膜１９を形成する。更に、ポリシリコン層の堆積及びパターニング工程によって、ゲート電極２１を形成する。その後、セルフアライン工程によって、ソース／ドレイン領域４０をイオン注入技術によって形成して、制御回路部のトランジスタを形成する。
尚、制御回路部のトランジスタは、図４（ａ）に示したメモリセル部の埋め込みトランジスタの形成後に作成しても良い。又、図１０（ａ）及び図１０（ｂ）に示すゲート絶縁膜１９の形成工程は、同時に行っても良い。
（ｅ）次に、図１１（ａ）及び図１１（ｂ）に示すように、メモリセル部及び制御回路部において、エッチングストッパとして機能する窒化膜等の保護膜２２を全面に堆積する。その後、ＴＥＯＳ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ等からなる層間絶縁膜２３を全面に堆積する。
（ｆ）次に、図１２（ａ）及び図１２（ｂ）に示すように、メモリセル部における層間絶縁膜２３をウエットエッチング等で、選択的に除去し、窒化膜等の保護膜２２を露出させる。
ここで、図１２（ｂ）に示すように、ウエットエッチングによって、制御回路部における層間絶縁膜２３は、テーパーエッチングされて、段差構造を回避し、表面を滑らかに形成する。
（ｇ）次に、図１３（ａ）及び図１３（ｂ）に示すように、制御回路部における層間絶縁膜２３をマスク材として、メモリセル部の保護膜２２を除去する。
（ｈ）次に、図１４（ａ）及び図１４（ｂ）に示すように、メモリセル部において、ウエット処理などで、半導体ピラー１０６の上面を露出させる。その後、メモリセル部及び制御回路部全面に、Ｉｒ等をスパッタリング技術等で堆積し、ソース／ドレイン電極２６となる金属電極層２４を形成する。
（ｉ）次に、図１５（ａ）及び図１５（ｂ）に示すように、Ｉｒ等からなる金属電極層２４をＲＩＥ法等によりパターニングし、ソース／ドレイン領域１７上に、ソース／ドレイン電極２６を形成する。
尚、ソース／ドレイン電極２６の材料としては、Ｉｒに限定されるものではなく、ＩｒＯ2、ＩｒとＰｔとの積層構造、ＩｒＯ2とＰｔとの積層構造、Ｐｔ、ＩｒＯ2、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ2、ＳｒＲｕＯの積層構造であっても良い。
又、ソース／ドレイン電極２６のパターニング時のマスク材としては、例えば、シリコン酸化膜、ＴｉＮ膜、ＴｉＡｌＮ膜等を用いることができる。
（ｊ）次に、図１６（ａ）及び図１６（ｂ）に示すように、メモリセル部及び制御回路部において、ＭＯＣＶＤ法等により、ＰＺＴ膜等の強誘電体膜２７を堆積する。その後、全面エッチバックにより、ソース／ドレイン電極２６間に強誘電体膜２７を埋め込む。同時に、メモリセル部及び制御回路部において平坦部に堆積された強誘電体膜２７を除去する。
尚、強誘電体膜２７の材料としては、ＰＺＴに限定されるものではなく、ＳＢＴ,ＢＬＴ膜等を用いても良い。
又、強誘電体膜２７のパターニング時のマスク材としては、例えば、シリコン酸化膜、ＴｉＮ膜、ＴｉＡｌＮ膜等を用いることができる。
（ｋ）次に、図８（ａ）に示すように、層間絶縁膜３２を堆積後、ブロック選択トランジスタＳＴのソース／ドレイン領域１７に対して、ビット線コンタクトプラグ３４を形成する。又、ビット線コンタクトプラグ３４上に第１の金属電極層３５を形成し、更に第１の金属電極層３５上に層間絶縁膜３６を形成する。更に、第２の金属電極層３７,３８,３９を層間絶縁膜３６中に埋め込み形成する。
第１の金属電極層３５、第２の金属電極層３７,３８,３９は、メタルダマシンプロセスによって形成されても良い。
同様に、図８（ｂ）に示すように、層間絶縁膜７２を堆積後、ソース／ドレイン領域４０に対してコンタクトプラグ４４を形成する。又、コンタクトプラグ４４上に第１の金属電極層４６を形成する。更に第１の金属電極層４６上に層間絶縁膜７６を形成し、第２の金属電極層４７,４８,４９を層間絶縁膜７６中に埋め込み形成する。
第１の金属電極層４６、第２の金属電極層４７,４８,４９は、メタルダマシンプロセスによって形成されても良い。
上記工程において、層間絶縁膜３２は層間絶縁膜７２と同時に形成し、ビット線コンタクトプラグ３４は、コンタクトプラグ４４と同時に形成する。又、第１の金属電極層３５は、第１の金属電極層４６と同時に形成し、層間絶縁膜３６は層間絶縁膜７６と同時に形成する。又、第２の金属電極層３７,３８,３９は、第２の金属電極層４７,４８,４９と同時に形成することが、製造プロセス上、工程数を低減でき有効である。
ビット線コンタクトプラグ３４、コンタクトプラグ４４は、例えばＷ、Ｃｕ等の金属層によって形成される。又、第１の金属電極層３５、４６、第２の金属電極層３７,３８,３９、４７,４８,４９は、Ａｌ電極によって形成される。或いは又、第１の金属電極層３５、４６、第２の金属電極層３７,３８,３９、４７,４８,４９は、Ｗ、Ｃｕ、Ｍｏ、Ｐｔ、Ｃｕ、Ｃｏ等のシリサイドで形成されていても良い。
以上の工程によって、本発明の第２の実施形態に係る半導体装置において、メモリセル部及び制御回路部が形成される。
本発明の第２の実施の形態に係る半導体装置及びその製造方法によれば、少なくともメモリセルトランジスタが半導体基板内に埋め込み形成できるため、素子分離溝及びトランジスタ溝の深さを浅く形成でき、コンタクト歩留まりの低下を防止するとともに、メモリセル部におけるメモリセルトランジスタを容易に形成することができる。
［第３の実施形態］
本発明の第３の実施形態に係る半導体装置の３次元構成は、図１７に示すように、半導体基板１１と、半導体基板１１内にＸ方向に延在して形成され、第１の深さを有する素子分離溝１０１と、半導体基板１１内に素子分離溝１０１を横切るＹ方向に延在して形成され、第１の深さより浅い第２の深さを有する。そして、上部領域と下部領域を備えたトランジスタ溝１０３と、素子分離溝１０１内に絶縁膜を埋め込まれた素子分離領域１３を有する。
トランジスタ溝１０３の下部領域内にゲート絶縁膜１５を介して配置され、Ｙ方向に延伸するゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄと、トランジスタ溝１０３内のゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄ上に配置された層間絶縁膜１４が設けられている。トランジスタ溝１０３における一方の側面側の半導体基板１１からなる第１半導体ピラー１０６に配置されたソース領域１７と、トランジスタ溝１０３における他方の側面側の半導体基板１１からなる第２半導体ピラー１０６に配置されたドレイン領域１７が設けられている。
第１半導体ピラー１０６と第２半導体ピラー１０６間のトランジスタ溝１０３において、上部領域内にＸ方向に配置され、ソース領域１７に接続されるソース電極２６、ドレイン領域１７に接続されるドレイン電極２６、及びソース電極／ドレイン電極２６間に配置される強誘電体膜２７とを有する強誘電体キャパシタＣFEとを備える。
ソース電極２６は第１半導体ピラー１０６のＸ方向の両側面、及びＹ方向の両側面にも配置されて、第１半導体ピラー１０６の側面を取り囲むように配置さている。ドレイン電極２６は第２半導体ピラー１０６のＸ方向の両側面、及びＹ方向の両側面にも配置されて、第２半導体ピラー１０６の側面を取り囲むように配置さている。
更に、強誘電体膜２７は、第１半導体ピラー１０６を取り囲むソース電極２６の側面を取り囲むように配置される。更に、強誘電体膜２７は、第２半導体ピラー１０６を取り囲むドレイン電極２６の側面を取り囲むように配置されて、Ｘ方向に共通接続され、Ｙ方向には互いに分離される。
素子分離溝１０１内において、Ｙ方向には互いに分離される強誘電体膜２７間には、ＴＥＯＳ等の絶縁膜を充填し、ＣＭＰ等によって表面を平坦化した構造を形成しても良い。
（製造方法）
本発明の第３の実施の形態に係る半導体装置の製造方法を図３乃至図５、及び図１７に示す。
半導体基板１１内にＸ方向に延在し、第１の深さを有する素子分離溝１０１を形成する工程と、素子分離溝１０１内に絶縁膜を埋め込み素子分離領域１３を形成する工程とを有する。
半導体基板１１内に、素子分離溝１０１を横切るＹ方向に延在し、第１の深さより浅い第２の深さを有し、上部領域と下部領域を備えたトランジスタ溝１０３を形成する工程と、トランジスタ溝１０３の下部領域内にゲート絶縁膜１５を介して、Ｙ方向に延伸するゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄを形成する工程とを有する。
トランジスタ溝１０３内のゲート電極１６ａ,１６ｂ,１６ｃ,１６ｄ上に層間絶縁膜１４を形成する工程と、トランジスタ溝１０３における一方の側面側の半導体基板１１からなる第１半導体ピラーにソース領域１７を形成とを有する。
トランジスタ溝１０３における他方の側面側の半導体基板１１からなる第２半導体ピラーにドレイン領域１７を形成する工程と、第１半導体ピラーと第２半導体ピラー間のトランジスタ溝１０３において、層間絶縁膜１４上の上部領域内にＸ方向に配置され、ソース領域１７に接続されるソース電極２６、ドレイン領域１７に接続されるドレイン電極２６、及びソース電極／ドレイン電極２６間に配置される強誘電体膜２７とを有する強誘電体キャパシタＣFEを形成する工程とを有する。
更に、本発明の第３の実施の形態に係る半導体装置の製造方法においては、ソース電極２６は第１半導体ピラー１０６のＸ方向の両側面、及びＹ方向の両側面にも形成されて、第１半導体ピラー１０６の側面を取り囲むように形成される。
ドレイン電極２６は第２半導体ピラー１０６のＸ方向の両側面、及びＹ方向の両側面にも形成されて、第２半導体ピラー１０６の側面を取り囲むように形成される。
更に、強誘電体膜２７は、第１半導体ピラー１０６を取り囲むソース電極２６の側面を取り囲むように形成される。更に、第２半導体ピラー１０６を取り囲むドレイン電極２６の側面を取り囲むように形成されて、Ｘ方向に共通接続され、Ｙ方向には互いに絶縁分離される。
本発明の第３の実施の形態に係る半導体装置の製造方法は、第１の実施の形態に係る半導体装置の製造方法と、図３乃至図５に至る工程は共通するため、説明を省略する。以下に、本発明の第３の実施形態に係る半導体装置の製造方法を詳述する。
（ａ）図１７には、対向電極形成工程の終了後の図を示す。
図５に示す半導体ピラー１０６の形成工程後、現出した半導体ピラー１０６の側面に例えば、ＩｒをＡＬＤ法等により堆積し、全面エッチバックにより、底部に堆積されたＩｒを除去する。結果として、半導体ピラー１０６の側面にのみＩｒを残存させ、対向電極となるソース／ドレイン電極２６を形成する。
（ｂ）その後、ＭＯＣＶＤ法等により、ＰＺＴ膜等の強誘電体膜２７を堆積する。本発明の第３の実施形態に係る半導体装置の製造方法においては、強誘電体膜２７は、図１７に示すように、第１半導体ピラー１０６を取り囲むソース電極２６の側面を取り囲むように形成される。更に、強誘電体膜２７は、第２半導体ピラー１０６を取り囲むドレイン電極２６の側面を取り囲むように形成されて、Ｘ方向に共通接続され、Ｙ方向には互いに分離される。
尚、ソース／ドレイン電極２６の材料としては、Ｉｒに限定されるものではなく、ＩｒＯ2、ＩｒとＰｔとの積層構造、ＩｒＯ2とＰｔとの積層構造、Ｐｔ、ＩｒＯ2、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ2、ＳｒＲｕＯの積層構造であっても良い。
又、強誘電体膜２７の材料としては、ＰＺＴに限定されるものではなく、ＳＢＴ,ＢＬＴ膜等を用いても良い。
又、ソース／ドレイン電極２６及び強誘電体膜２７のパターニング時のマスク材としては、例えば、シリコン酸化膜、ＴｉＮ膜、ＴｉＡｌＮ膜等を用いることができる。
（ｃ）次に、全面にＴＥＯＳ等の絶縁膜を堆積後、ＣＭＰ等によって平坦化する。その後、素子分離溝１０１に対してＴＥＯＳ等の絶縁膜を埋め込み、素子分離領域１３を形成する。素子分離溝１０１とトランジスタ溝１０３との交差部に対応する層間絶縁膜１４上においてもＴＥＯＳ等の絶縁膜が埋め込まれる。結果として、Ｙ方向において隣接するソース／ドレイン電極２６間、Ｙ方向において隣接する強誘電体膜２７間が絶縁分離される。
（ｅ）次に、第１の実施の形態における図２（ｂ）と同様に、制御回路部において、窒化膜１２を除去後、トランジスタのゲート絶縁膜４１及びゲート電極４２を形成する。その後、セルフアライン工程によって、ソース／ドレイン領域４０をイオン注入技術によって形成して、制御回路部のトランジスタを形成する。尚、制御回路部のトランジスタは、図４（ａ）に示したメモリセル部の埋め込みトランジスタの形成後に作成しても良い。
（ｄ）次に、第１の実施の形態における図２（ａ）と同様に、層間絶縁膜３２を堆積後、ブロック選択トランジスタＳＴのソース／ドレイン領域１７に対して、ビット線コンタクトプラグ３４を形成し、ビット線コンタクトプラグ３４上に第１の金属電極層３５を形成する。更に第１の金属電極層３５上に層間絶縁膜３６を形成し、第２の金属電極層３７,３８,３９を層間絶縁膜３６中に埋め込み形成する。第１の金属電極層３５、第２の金属電極層３７,３８,３９は、メタルダマシンプロセスによって形成しても良い。
同様に、第１の実施の形態における図２（ｂ）と同様に、層間絶縁膜７２を堆積後、ソース／ドレイン領域４０に対してコンタクトプラグ４４を形成し、コンタクトプラグ４４上に第１の金属電極層４６を形成する。更に、第１の金属電極層４６上に層間絶縁膜７６を形成し、第２の金属電極層４７,４８,４９を層間絶縁膜７６中に埋め込み形成する。第１の金属電極層４６、第２の金属電極層４７,４８,４９は、メタルダマシンプロセスによって形成しても良い。
上記工程において、層間絶縁膜３２は層間絶縁膜７２と同時に形成し、ビット線コンタクトプラグ３４は、コンタクトプラグ４４と同時に形成し、第１の金属電極層３５は、第１の金属電極層４６と同時に形成し、層間絶縁膜３６は層間絶縁膜７６と同時に形成し、第２の金属電極層３７,３８,３９は、第２の金属電極層４７,４８,４９と同時に形成することが、プロセス上製造工程数を低減でき有効である。
ビット線コンタクトプラグ３４及びコンタクトプラグ４４は、例えばＷ、Ｃｕ等の金属層によって形成される。又、第１の金属電極層３５、４６及び第２の金属電極層３７,３８,３９、４７,４８,４９は、Ａｌ電極によって形成される。或いは又、第１の金属電極層３５、４６及び第２の金属電極層３７,３８,３９、４７,４８,４９は、Ｗ、Ｃｕ、Ｍｏ、Ｐｔ、Ｃｕ、Ｃｏ等のシリサイドで形成されていても良い。
以上の工程によって、本発明の第３の実施形態に係る半導体装置において、メモリセル部及び制御回路部が形成される。
本発明の第３の実施の形態に係る半導体装置及びその製造方法によれば、メモリセルトランジスタが半導体基板内に埋め込み形成できるため、半導体基板表面から第１金属配線層までの層間絶縁膜厚を低減でき、第１金属配線層、半導体基板間コンタクトを浅く形成でき、コンタクト歩留まりの低下を防止することができる。
（メモリセルアレイ）
（チェイン型ＦｅＲＡＭ構成）
本発明の第１乃至第３の実施の形態に係る半導体装置を適用可能な、ユニットセルが複数個直列接続されたチェイン型ＦｅＲＡＭセルブロックの回路構成は、図１８に示すように模式的に表される。チェイン型ＦｅＲＡＭは、メモリセルトランジスタＭＴと強誘電体キャパシタＣFEを並列接続したメモリセルを直列に接続した構成を備えることから、ＴＣユニット直列接続型ＦｅＲＡＭとも呼ばれている。
チェイン型ＦｅＲＡＭのユニットセルは、例えば、図１８に示すように、メモリセルトランジスタＭＴのソース、ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続した構成を備える。このようなユニットセルは、図１８に示すように、プレート線ＰＬとビット線ＢＬ間において、複数個直列に配置される。このような複数個直列接続されたチェイン型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のメモリセルトランジスタＭＴのゲートには、それぞれワード線ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ７が接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳが接続される。
本発明の第１乃至第３の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例であって、チェイン型ＦｅＲＡＭセルアレイのブロック構成は、図１９に示すように模式的に表される。チェイン型ＦｅＲＡＭセルアレイは、図１９に示すように、メモリセルアレイ１０と、メモリセルアレイ１０に接続されたワード線制御回路４と、ワード線制御回路４に接続されたプレート線制御回路５を備える。メモリセルアレイ１０には、チェイン型ＦｅＲＡＭセルがマトリックス状に複数個配列されている。
図１９に示すように、複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）６０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路４内に配置されるブロック選択線ドライバ（ＢＳ．ＤＲＶ．）６２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）６４に接続されている。
メモリセルアレイ１０は、図１９に示すように、チェイン型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ１０は、図１９に示すように、チェイン型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。
チェイン型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位Ｖ（ＷＬ）、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位Ｖ（ＢＳ）は、例えば内部電源ＶＰＰ、或いは接地電位ＧＮＤ、例えば０Ｖのいずれかをとる。又、スタンドバイ状態においては、例えばワード線ＷＬの電位Ｖ（ＷＬ）＝ＶＰＰ，ブロック選択線ＢＳの電位Ｖ（ＢＳ）＝０（Ｖ）となる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位Ｖ（ＰＬ）は、内部電源ＶＩＮＴ、或いは接地電位ＧＮＤのいずれかの電位をとる。又、スタンドバイ状態においては、プレート線ＰＬの電位Ｖ（ＰＬ）＝０（Ｖ）となる。
ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、このセンスアンプ２０において、ＦｅＲＡＭセルからの微小信号が比較増幅されて、ハイレベル,ロウレベルに確定された信号が読み出される。スタンドバイ状態においては、ビット線の電位Ｖ（ＢＬ）＝０（Ｖ）である。
[その他の実施の形態]
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、本発明の実施の形態に係る半導体装置は、チェイン型ＦｅＲＡＭに限定されるものではなく、強誘電体キャパシタＣFEをメモリセルトランジスタのソース／ドレイン領域に直列に接続したＤＲＡＭ型ＦｅＲＡＭ、或いは強誘電体キャパシタＣFEをゲートキャパシタとして備える１Ｔ型ＦｅＲＡＭであっても良い。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施形態に係る半導体装置のメモリセル部の３次元構成を示す模式的斜視図。 本発明の第１の実施形態に係る半導体装置であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的斜視図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の３次元構成を示す模式的斜視図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程の説明図であってメモリセル部の３次元構成を示す模式的斜視図。 本発明の第１の実施形態に係る半導体装置の製造方法の一工程の説明図であってメモリセル部の３次元構成を示す模式的斜視図。 本発明の第２の実施形態に係る半導体装置のメモリセル部の３次元構成を示す模式的斜視図。 本発明の第２の実施形態に係る半導体装置であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、メモリセル部の３次元構成を示す模式的斜視図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第２の実施形態に係る半導体装置の製造方法の一工程の説明図であって、（ａ）メモリセル部の模式的断面構造図、及び（ｂ）制御回路部の模式的断面構造図。 本発明の第３の実施形態に係る半導体装置のメモリセル部の３次元構成を示す模式的斜視図。 本発明の第１乃至第３の実施の形態に係る半導体装置を適用可能なチェイン型ＦｅＲＡＭセルブロックの回路構成図。 本発明の第１乃至第３の実施の形態に係る半導体装置を適用可能なメモリセルアレイの一例であって、チェイン型ＦｅＲＡＭセルアレイの模式的ブロック構成図。
符号の説明
１１…半導体基板
１２…窒化膜
１３,４３…素子分離領域
１４,２３，３２,３６,７２,７６…層間絶縁膜
１５,１９,４１…ゲート絶縁膜
１６ａ，１６ｂ，１６ｃ，１６ｄ,２１,４２…ゲート電極
１７，４０…ソース／ドレイン領域
１８…高抵抗半導体層
２２…保護膜
２４，３５，３７，３８，３９，４６，４７，４８，４９…金属電極層
２６…ソース／ドレイン電極
２７…強誘電体膜
３４…ビット線コンタクトプラグ
３５,３７,３８,３９,４６,４７,４８,４９…金属電極層
４４…コンタクトプラグ
１０１…素子分離溝
１０３…トランジスタ溝
１０６…半導体ピラー
ＣFE…強誘電体キャパシタ
ＭＴ…メモリセルトランジスタ
ＳＴ…ブロック選択トランジスタ

Claims (5)

  1. 半導体基板と、
    前記半導体基板内に第１の方向に延在して形成された素子分離領域と、
    前記半導体基板内で前記素子分離領域を貫き、前記第１の方向を横切る第２の方向に延伸するゲート電極と、
    前記ゲート電極と前記半導体基板との間に設けられたゲート絶縁膜と、
    前記ゲート電極上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された強誘電体膜、及び前記強誘電体膜を挟持するソース電極及びドレイン電極を有する強誘電体キャパシタと、
    前記ソース電極に接する第１半導体ピラーと、
    前記ドレイン電極に接する第２半導体ピラーと
    を備えることを特徴とする半導体装置。
  2. 前記ソース電極及び前記ドレイン電極は、前記第１の半導体ピラー及び前記第２の半導体ピラーを取り囲むように形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記強誘電体膜は、前記第１の方向に前記ソース電極及び前記ドレイン電極を包み、前記第２の方向には前記素子分離領域により分離されていることを特徴とする請求項２記載の半導体装置。
  4. 前記ソース電極は、第１の方向に隣接する前記ドレイン電極を兼ねることを特徴とする請求項１記載の半導体装置。
  5. 半導体基板内に第１の方向に延在し、第１の深さを有する第１の溝を形成する工程と、
    前記第１の溝内に絶縁膜を埋め込み素子分離領域を形成する工程と、
    前記半導体基板内に、前記第１の溝を横切る第２の方向に延在し、前記第１の深さより浅い第２の深さを有し、上部領域と下部領域を備えた第２の溝を形成する工程と、
    前記第２の溝の前記下部領域内にゲート絶縁膜を介して、第２の方向に延伸するゲート電極を形成する工程と、
    前記ゲート電極上に層間絶縁膜形成する工程と、
    前記第２の溝における一方の側面側の第１半導体ピラーにソース領域を形成し、前記第２の溝における他方の側面側の第２半導体ピラーにドレイン領域を形成する工程と、
    前記第１半導体ピラーと前記第２半導体ピラー間の前記第２の溝において、前記上部領域内に第１の方向に配置され、前記ソース領域に接続されるソース電極、前記ドレイン領域に接続されるドレイン電極、及び前記ソース電極,前記ドレイン電極間に配置される強誘電体膜とを有する強誘電体キャパシタを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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