JP2010080520A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】コンタクト形成時における強誘電体キャパシタへのエッチングダメージ、水素ダメージ、埋込み不良を抑制し、微細化に適した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられたトランジスタと、トランジスタを被覆するように設けられた層間絶縁膜と、層間絶縁膜上に形成された第１の上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタと、層間絶縁膜内に設けられ、下部電極とトランジスタとを電気的に接続するコンタクトプラグと、第１の上部電極上に設けられ、側面が順テーパーに形成された第２の上部電極と、第２の上部電極を介して第１の上部電極に電気的に接続された配線とを備えている。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。

不揮発性半導体メモリの一つとして、強誘電体メモリ（Ferro-electric random access memory）が注目されている。さらに近年、「ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、チェーン型のＦｅＲＡＭともいう）」が開発された。

強誘電体キャパシタの下部電極は、強誘電体キャパシタの下に設けられた導電性コンタクトプラグによってセルトランジスタに接続される。これは、いわゆる、ＣＯＰ（Capacitor On Plug ）構造と呼ばれる。さらに、強誘電体キャパシタの分極特性は、水素の還元作用により劣化するので、強誘電体キャパシタを水素から保護するために水素バリア膜が頻繁に用いられる。

従来、ＣＯＰ構造のチェーン型のＦｅＲＡＭの上部電極は、タングステンまたはアルミニウムをコンタクト孔内に埋め込むこと（ダマシン法）によって形成されたコンタクトプラグを介してローカル配線に接続されている。メモリセルが微細化されたとしてもコンタクトプラグと上部電極との間の接触抵抗を充分に低下させるためには、コンタクトホールの形成工程において、オーバーエッチング量を増大させなければならない。オーバーエッチング量を増大させることは、上部電極の抉れを招致する。上部電極の抉れは、データ“０”と“１”との信号差を小さくするおそれがある。

また、コンタクトホールが微細化されると、金属をコンタクトホールへ埋め込むことが困難になる。金属をリフローすることによって、微小なコンタクトホールへ金属を埋め込む手法が考えられるが、リフロー装置や専用のＣＭＰ（Chemical-Mechanical Polishing）装置を導入する必要が生じるため、コストアップに繋がる。

さらに、ＭＯ‐ＣＶＤを用いて金属をコンタクトホールへ埋め込む手法では、強誘電体キャパシタの分極特性が水素により劣化するおそれがある。
特許第４０７３９１２号明細書（米国特許第６７９５３２９明細書） 特開２００６−８０５５９号公報

コンタクト形成時における強誘電体キャパシタへのエッチングダメージおよび水素ダメージを抑制し、微細化に適した半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられたトランジスタと、前記トランジスタを被覆するように設けられた層間絶縁膜と、前記層間絶縁膜上に形成された第１の上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタと、前記層間絶縁膜内に設けられ、前記下部電極と前記トランジスタとを電気的に接続するコンタクトプラグと、前記第１の上部電極上に設けられ、側面が順テーパーに形成された第２の上部電極と、前記第２の上部電極を介して前記第１の上部電極に電気的に接続された配線とを備える。

本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のトランジスタを形成し、前記複数のトランジスタを被覆する第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記複数のトランジスタに接続される複数の第１のコンタクトプラグを形成し、前記複数の第１のコンタクトプラグの上方に、第１の上部電極、強誘電体膜および下部電極を含む複数の強誘電体キャパシタを形成し、隣接する前記強誘電体キャパシタ間に第２の層間絶縁膜を形成し、前記第１の上部電極および前記第２の層間絶縁膜の上に第２の上部電極材料を堆積し、前記第２の上部電極材料を加工することによって、各第１の上部電極上に第２の上部電極を形成し、隣接する前記第２の上部電極間に第３の層間絶縁膜を形成し、前記第３および前記第２の層間絶縁膜を貫通し、前記トランジスタに電気的に接続される第２のコンタクトプラグを形成し、前記第３の層間絶縁膜、前記第２の上部電極および前記第２のコンタクトプラグ上に配線を形成することを具備する。

本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に複数のトランジスタを形成し、前記複数のトランジスタを被覆する第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、前記複数のトランジスタに接続される複数の第１のコンタクトプラグを形成し、前記複数の第１のコンタクトプラグ上に、第１の上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタの材料を堆積し、隣接する前記強誘電体キャパシタ間に第２の層間絶縁膜を形成し、前記第１の上部電極および前記第２の層間絶縁膜の上に第２の上部電極材料を堆積し、前記第２の上部電極材料上にマスク材料を堆積し、前記マスク材料を第２の上部電極のパターンに加工し、前記マスク材料および前記第２の上部電極の側面に側壁膜を形成し、前記マスク材料および前記側壁膜をマスクとして用いて前記強誘電体キャパシタの材料をエッチングすることによって、複数の強誘電体キャパシタを形成することを具備する。

本発明による半導体記憶装置は、コンタクト形成時における強誘電体キャパシタへのエッチングダメージおよび水素ダメージを抑制することができ、微細化に適している。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図である。本実施形態による強誘電体メモリは、チェーン型のＦｅＲＡＭである。チェーン型のＦｅＲＡＭは、セルトランジスタＣＴのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（以下、メモリセルともいう）とし、このユニットセルを複数直列に接続した強誘電体メモリである。

本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬｉ（ｉは整数）と、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬ、ｂＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬと、ブロック選択部ＢＳＰとを備える。

１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは、ワード線ＷＬｉとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬｉは、ロウ方向に配列するセルトランジスタＣＴのゲートに接続されている。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するセルトランジスタＣＴのソースまたはドレインに接続されている。

強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢを複数備えている。セルブロックＣＢの一端は、ブロック選択部ＢＳＰの一端に接続されている。セルブロックＣＢの他端はプレート線ＰＬに接続されている。ブロック選択部ＢＳＰの他端は、それぞれビット線ＢＬまたはｂＢＬに接続されている。即ち、ビット線ＢＬ、ｂＢＬは、それぞれブロック選択部ＢＳＰを介してセルブロックＣＢに接続されている。

ブロック選択部ＢＳＰは、エンハンスメント型トランジスタＴＳＥとデプレーション型トランジスタＴＳＤとを含む。エンハンスメント型トランジスタＴＳＥおよびデプレーション型トランジスタＴＳＤは、ブロック選択線ＢＳ０またはＢＳ１によって制御される。これにより、ブロック選択部ＢＳＰは、ビット線対ＢＬまたはｂＢＬの一方を選択的にビット線ＢＬまたはｂＢＬに接続することができる。

センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加し、メモリセルＭＣにデータを書き込むことができる。尚、本実施形態は、１Ｔ１Ｃモードまたは２Ｔ２Ｃモードのいずれで動作してもよい。

図２および図３は、第１の実施形態によるチェーン型のＦｅＲＡＭの断面図である。図２は、ビット線ＢＬの延伸方向（カラム方向）に沿った断面図を示している。図３は、ワード線ＷＬの延伸方向（ロウ方向）に沿った断面図（図２の３−３線に沿った断面図）を示している。

複数のセルトランジスタＣＴが半導体基板１０上に形成されている。シリサイド層３０が、セルトランジスタＣＴのソースＳまたはドレインＤ上、および、ゲート電極Ｇの上面に設けられている。第1の層間絶縁膜ＩＬＤ１がセルトランジスタＣＴを被覆するように設けられている。

第１のコンタクトプラグＰＬＧ１が、第１の層間絶縁膜ＩＬＤ１を貫通してセルトランジスタＣＴのソースＳまたはドレインＤに接続されている。金属プラグ２０が第１のコンタクトプラグＰＬＧ１上に形成されている。導電性の水素バリア膜３０が金属プラグ２０の上に設けられている。第１のコンタクトプラグＰＬＧ１および金属プラグ２０は、例えば、タングステンまたはアルミニウムから成る。水素バリア膜３０は、例えば、ＴｉＮまたはＴｉＡｌＮからなる。

下部電極ＬＥが水素バリア膜３０の上に設けられている。下部電極ＬＥは、水素バリア膜３０、金属プラグ２０および第１のコンタクトプラグＰＬＧ１を介してセルトランジスタＣＴのソースＳまたはドレインＤに電気的に接続されている。強誘電体膜ＦＥが下部電極ＬＥ上に設けられている。第１の上部電極ＵＥ１が強誘電体膜ＦＥ上に設けられている。第１の上部電極ＵＥ１、強誘電体膜ＦＥおよび下部電極ＬＥが強誘電体キャパシタＦＣを構成する。第１の上部電極ＵＥ１は、例えば、ＴｉＡｌＮ、ＩｒＯ_２等である。強誘電体膜ＦＥは、例えば、ＰＺＴ膜またはＳＢＴ膜等である。下部電極ＬＥは、例えば、ＴｉＡｌＮ、ＩｒＯ_２等である。

強誘電体キャパシタＦＣの上面の一部および側面は、絶縁性の水素バリア膜５０および６０によって被覆されている。水素バリア膜５０および６０は、例えば、アルミナ（Ａｌ_２Ｏ_３）である。強誘電体キャパシタＦＣの上面の他の部分は、第２の層間絶縁膜ＩＬＤ２で被覆されておらず、第２の上部電極ＵＥ２に接続されている。

隣接する強誘電体キャパシタＦＣ間には、第２の層間絶縁膜ＩＬＤ２が充填されている。第２の層間絶縁膜ＩＬＤ２は、強誘電体キャパシタＦＣの側面を被覆する水素バリア膜５０を介して強誘電体キャパシタＦＣの側面に形成されている。

第２の上部電極ＵＥ２は、下層膜７１、コア部分７２および上層膜７３を含む。下層膜７１は、第１の上部電極ＵＥ１と接続されている。下層膜７１および上層膜７３は、導電性材料であり、例えば、ＴｉＮ、ＴｉＡｌＮ等である。コア部分７２は、強誘電体キャパシタＦＣの体積変化を吸収可能な粘性のある導電性材料である。即ち、コア部分７２は、引張応力を内在する金属膜であることが好ましい。コア部分７２は、例えば、アルミニウムである。下層膜７１は、拡散防止膜として機能し、コア部分７２の金属が強誘電体キャパシタＦＣへ拡散することを抑制するために設けられている。上層膜７３は、反射防止膜として機能し、コア部分７２の反射によってリソグラフィ工程におけるパターニング不良を抑制するために設けられている。

第２の上部電極ＵＥ２は、強誘電体キャパシタＦＣと同様に、その側面が順テーパーに形成されている。これは、第２の上部電極ＵＥ２がダマシン法によって埋め込まれた金属プラグではなく、堆積された下層膜７１、コア部分７２および上層膜７３をリソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて加工された積層膜であるからである。

ダマシン法は、コンタクトホールを形成し、そのコンタクトホールに金属を充填し、さらに、その金属を平坦化することによってコンタクトプラグを形成する手法である。コンタクトホールは、リソグラフィおよびエッチングによって形成される。このとき、コンタクトホールの側面は、通常、逆テーパー状態になる。

本実施形態による第２の上部電極ＵＥ２は、ダマシン法を用いることなく、強誘電体キャパシタＦＣと同様に、積層膜自体をエッチングすることによって形成されている。よって、第２の上部電極ＵＥ２の側面は順テーパー状態になる。

第２の上部電極ＵＥ２の側面には、水素バリア膜８０が形成されている。さらに、隣接する第２の上部電極ＵＥ２間には、第３の層間絶縁膜ＩＬＤ３が充填されている。

第２のコンタクトプラグＰＬＧ２が、第３の層間絶縁膜ＩＬＤ３、第２の層間絶縁膜ＩＬＤ２を貫通して金属プラグ２０に接続されている。ローカル配線ＬＩＣが、第３の層間絶縁膜ＩＬＤ３、第２の上部電極ＵＥ２および第２のコンタクトプラグＰＬＧ２上に設けられている。ローカル配線ＬＩＣは、下層膜９１、コア部分９２および上層膜９３を含む。下層膜９１および上層膜９３は、例えば、ＴｉＮ、ＴｉＡｌＮ等からなる。コア部分９２は、低抵抗の配線材料であり、例えば、銅またはアルミニウム等である。下層膜９１は、拡散防止膜として機能し、コア部分９２の金属が第２の上部電極ＵＥ２および強誘電体キャパシタＦＣへ拡散することを抑制するために設けられている。上層膜９３は、反射防止膜として機能し、コア部分９２の反射によってリソグラフィ工程におけるパターニング不良を抑制するために設けられている。

強誘電体キャパシタＦＣの第１の上部電極ＵＥ１は、第２の上部電極ＵＥ２、ローカル配線ＬＩＣ、コンタクトプラグＰＬＧ１、ＰＬＧ２、金属プラグ２０を介して、セルトランジスタＣＴのソースＳまたはドレインＤの一方に電気的に接続されている。また、ビット線ＢＬの延伸方向に隣接する２つの強誘電体キャパシタの第１の上部電極ＵＥ１は、ローカル配線ＬＩＣによって互いに接続されている。

一方、強誘電体キャパシタＦＣの下部電極ＬＥに接続された第１のコンタクトプラグＰＬＧ１および金属プラグ２０は、ビット線ＢＬの延伸方向に隣接する２つの強誘電体キャパシタＦＣの下部電極ＬＥをセルトランジスタＣＴのソースＳまたはドレインＤの他方に電気的に接続する。これにより、チェーン型のＦｅＲＡＭが形成される。

本実施形態は、強誘電体キャパシタＦＣの第１の上部電極ＵＥ１上にコンタクトプラグを有さず、ピラー状の第２の上部電極ＵＥ２を有する。従来のように、第１の上部電極ＵＥ１上にコンタクトプラグを形成する場合、厚い層間絶縁膜にコンタクトホールを形成しなければならない。このとき、上述の通り、第１の上部電極がオーバーエッチングにより抉れてしまう。オーバーエッチング量は、エッチング対象の材料の膜厚が厚いほど、大きくしなければならないからである。

これに対し、本実施形態では、第２の上部電極ＵＥ２を第１の上部電極ＵＥ１に接続するために、層間絶縁膜に比べて非常に薄い水素バリア膜６０をエッチングしているだけである。よって、第１の上部電極ＵＥ１の上面は、ほとんど抉れない。その結果、データ“０”と“１”との信号差の劣化を抑制することができる。

本実施形態による第２の上部電極ＵＥ２は、ダマシン法を用いていない。よって、アスペクト比の高いコンタクトホールへ金属を埋め込むための専用装置が不要である。その結果、製造コストを抑制することができる。

さらに、コンタクトホールへ金属を埋め込むために、ＭＯ−ＣＶＤ（Metalorganic-Chemical Vapor Deposition）を用いると、水素が大量に発生する。水素は、強誘電体材料の分極特性を劣化させる。しかしながら、本実施形態では、コンタクトホールへ金属を埋め込む工程が無いので、第２の上部電極ＵＥ２を形成するときにＭＯ−ＣＶＤを用いる必要が無い。このため、第２の上部電極ＵＥ２の形成時に水素が発生せず、強誘電体キャパシタＦＣの分極特性の劣化を抑制することができる。

図４（Ａ）から図１３（Ｂ）は、第１の実施形態の製造方法を示す断面図である。各図の（Ａ）は、ビット線ＢＬに沿った（図２に対応する）断面を示し、各図の（Ｂ）は、ワード線ＷＬに沿った（図３に対応する）断面を示す。

図４（Ａ）および図４（Ｂ）に示すように、シリコン基板１０上に複数のセルトランジスタＣＴを形成する。ワード線ＷＬは、セルトランジスタＣＴのゲート電極Ｇとしての機能も兼ね備えている。次に、ゲート電極Ｇ、ソースＳおよびドレインＤ上にシリサイド層４０を形成する。次に、セルトランジスタＣＴを被覆するように第１の層間絶縁膜ＩＬＤ１を堆積する。第１の層間絶縁膜ＩＬＤ１の平坦化後、ダマシン法を用いて第１の層間絶縁膜ＩＬＤ１に第１のコンタクトプラグＰＬＧ１を形成する。第１のコンタクトプラグＰＬＧ１は、ソースＳまたはドレインＤの拡散層に接続される。さらに、層間絶縁膜を堆積し、ダマシン法を用いてその層間絶縁膜中に金属プラグ２０を形成する。金属プラグ２０は、第１のコンタクトプラグＰＬＧ１上に形成される。

金属プラグ２０上に、水素バリア膜３０の材料（例えば、ＴｉＮ、ＴｉＡｌＮ等）を堆積する。下部電極ＬＥの材料（例えば、ＴｉＡｌＮ、ＩｒＯ_２等）、強誘電体膜ＦＥの材料（ＰＺＴ膜またはＳＢＴ膜等）、第１の上部電極ＵＥ１の材料（例えば、ＴｉＡｌＮ、ＩｒＯ_２等）を水素バリア膜３０上に順次堆積する。さらに、マスク材料９５を第１の上部電極ＵＥ１の材料上に堆積する。マスク材料９５は、例えば、Ａｉ_２Ｏ_３、ＴＥＯＳ等からなる。これにより、図４（Ａ）および図４（Ｂ）に示す構造が得られる。

次に、リソグラフィおよびＲＩＥを用いて、マスク材９５を強誘電体キャパシタＦＣのパターンに加工する。このとき、マスク材９５は、第１の上部電極ＵＥ１のパターンに加工される。マスク材９５をマスクとして用いて、ＲＩＥで第１の上部電極ＵＥ１の材料、強誘電体膜ＦＥの材料、下部電極ＬＥの材料および水素バリア膜３０の材料をエッチングする。これにより、図５（Ａ）および図５（Ｂ）に示すように、強誘電体キャパシタＦＣが形成される。これと同時に、金属プラグ２０の上面が露出される。

次に、図６（Ａ）および図６（Ｂ）に示すように、マスク材９５、強誘電体キャパシタＦＣの側面、第１の層間絶縁膜ＩＬＤ１および金属プラグ２０を被覆するように水素バリア膜５０（例えば、Ａｌ_２Ｏ_３等）を堆積する。

次に、水素バリア膜５０上に第２の層間絶縁膜ＩＬＤ２を堆積する。さらに、ＣＭＰを用いて、第２の層間絶縁膜ＩＬＤ２を平坦化する。このとき、第１の上部電極ＵＥ１の上面が露出されるまで第２の層間絶縁膜ＩＬＤ２を研磨する。次に、図７（Ａ）および図７（Ｂ）に示すように、第１の上部電極ＵＥ１および第２の層間絶縁膜ＩＬＤ２上に水素バリア膜６０（例えば、Ａｌ_２Ｏ_３等）を堆積する。

次に、リソグラフィおよびＲＩＥを用いて、図８（Ａ）および図８（Ｂ）に示すように、第１の上部電極ＵＥ１の上面の一部にある水素バリア膜６０を除去する。その結果、第１の上部電極ＵＥ１の上面の一部が露出される。このとき、異方性エッチングであるＲＩＥに替えて、ＣＤＥ（Chemical Dry Etching）あるいはウェットエッチングなどの等方性エッチングを用いてもよい。水素バリア膜６０の膜厚が層間絶縁膜に比べて非常に小さいため、サイドエッチが無視できるほど小さいからである。これにより、第１の上部電極ＵＥ１に対するオーバーエッチング量は、従来と比べて少なくなる。

次に、図９（Ａ）および図９（Ｂ）に示すように、第１の上部電極ＵＥ１および水素バリア膜６０上に、第２の上部電極ＵＥ２の下層膜７１の材料（例えば、ＴｉＮ、ＴｉＡｌＮ等）を堆積する。下層膜７１の材料上にコア部分７２の材料（例えば、アルミニウム）を堆積する。さらに、コア部分７２の材料上に上層膜９３の材料（例えば、ＴｉＮ、ＴｉＡｌＮ等）を堆積する。下層膜７１の材料は、コア部分７２の金属材料が強誘電体キャパシタＦＣへ拡散しないように拡散防止膜として設けられている。上層膜７３の材料は、第２の上部電極ＵＥ２の加工の際にリソグラフィにおける反射を抑制するために反射防止膜として設けられている。これにより、リソグラフィにおけるアラインメントずれを抑制し、第２の上部電極ＵＥ２の加工が容易になる。

次に、リソグラフィおよびＲＩＥを用いて、上層膜７３の材料、コア部分９２の材料および下層膜７１の材料をエッチングする。これにより、図１０（Ａ）および図１０（Ｂ）に示すように、強誘電体キャパシタＦＣのそれぞれに対応するように、第１の上部電極ＵＥ１上に第２の上部電極ＵＥ２を形成する。このとき、第２の上部電極ＵＥ２の側面は、順テーパーになるように形成される。

次に、図１１（Ａ）および図１１（Ｂ）に示すように、水素バリア膜６０上、第２の上部電極ＵＥ２の上面および側面に水素バリア膜８０を堆積する。

次に、ビット線ＢＬの延伸方向に隣接する２つの第２の上部電極ＵＥ２間に第３の層間絶縁膜ＩＬＤ３を充填する。さらに、図１２（Ａ）および図１２（Ｂ）に示すように、第３の層間絶縁膜ＩＬＤ３、水素バリア膜８０、６０および第２の層間絶縁膜ＩＬＤ２を貫通し、金属プラグ２０に達するコンタクトホールを形成する。ＭＯ−ＣＶＤを用いてコンタクトホール内に金属材料（例えば、タングステン、アルミニウム等）を埋め込む。ＣＭＰを用いてこの金属材料を研磨することによって、第２のコンタクトプラグＰＬＧ２を形成する。

次に、図１３（Ａ）および図１３（Ｂ）に示すように、第３の層間絶縁膜ＩＬＤ３、第２のコンタクトプラグＰＬＧ２、第２の上部電極ＵＥ２上に、下層膜９１の材料（例えば、ＴｉＮ、ＴｉＡｌＮ等）、コア部分９２の材料（例えば、銅またはアルミニウム等）および上層膜９３の材料（例えば、ＴｉＮ、ＴｉＡｌＮ等）を堆積する。次に、リソグラフィおよびＲＩＥを用いて、下層膜９１の材料、コア部分９２の材料および上層膜９３の材料を加工する。これにより、ローカル配線ＬＩＣが形成される。

その後、ローカル配線ＬＩＣ上に層間絶縁膜（図示せず）が堆積され、ビット線コンタクトがその層間絶縁膜中に形成される。ビット線コンタクト上にビット線が形成される。これにより、本実施形態によるチェーン型のＦｅＲＡＭが完成する。

本実施形態によれば、強誘電体キャパシタＦＣとローカル配線ＬＩＣとの間を接続する第２の上部電極ＵＥ２は、ダマシン法を用いることなく、リソグラフィおよびＲＩＥによってピラー状に加工されることによって形成される。よって、第２の上部電極ＵＥ２を第１の上部電極ＵＥ１に接続するために、層間絶縁膜に比べて非常に薄い水素バリア膜６０をエッチングしているだけである。その結果、第１の上部電極ＵＥ１の上面のオーバーエッチング量が少ないので、データ“０”と“１”との信号差の劣化を抑制することができる。

本実施形態は、ダマシン法を用いていないので、アスペクト比の高いコンタクトホールへ金属を埋め込むための専用装置が不要である。その結果、製造コストを抑制することができる。

第２の上部電極ＵＥ２は、コア部分７２として引張応力を内包する材料（例えば、アルミニウム）で形成されている。よって、強誘電体膜ＦＥの分極状態が変化し、強誘電体膜ＦＥの堆積が変化した場合であっても、コア部分７２が強誘電体膜ＦＥの堆積変化を吸収することができる。これにより、強誘電体膜ＦＥの分極特性の劣化を抑制することができる。

（第２の実施形態）
図１４および図１５は、本発明に係る第２の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図である。図１４は、ビット線ＢＬの延伸方向に沿った断面図を示し、図１５は、ワード線ＷＬの延伸方向に沿った断面図を示す。

第２の実施形態は、第２の上部電極ＵＥ２の構成において第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第２の実施形態による第２の上部電極ＵＥ２は、第１の上部電極ＵＥ１上に設けられた導電性の下層膜７１と、下層膜７１上に設けられたコア部分７５と、コア部分７５上に設けられた導電性の上層膜７３と、コア部分７５の側面に形成され、上層膜７３と下層膜７１との間を接続する側部導電膜７４とを含む。

下層膜７１、上層膜７３および側部導電膜７４は、導電性の水素バリア膜であり、例えば、ＴｉＮ、ＴｉＡｌＮ等からなる。コア部分７５は、ＴＥＯＳ等の絶縁膜から成る。

第２の実施形態の製造方法は、第２の上部電極ＵＥ２の形成において第１の実施形態の製造方法と異なる。従って、第２の上部電極ＵＥ２の形成のみについて説明する。図７（Ａ）および図７（Ｂ）に示す強誘電体キャパシタＦＣの形成後、第１の上部電極ＵＥ１上に下層膜７１の材料（例えば、ＴｉＮ、ＴｉＡｌＮ等）、コア部分７５の材料（例えば、ＴＥＯＳ）および上層膜７３の材料（例えば、ＴｉＮ、ＴｉＡｌＮ等）を堆積する。次に、リソグラフィおよびＲＩＥを用いて、上層膜７３の材料およびコア部分７５の材料からなる積層膜を、各強誘電体キャパシタＦＣのパターンに合わせてエッチングする。このとき、下層膜７１は、まだエッチングされていない。

次に、コア部分７５および上層膜７３からなるピラーの上面および側面を被覆するように側部導電膜７４の材料を堆積する。さらに、側部導電膜７４をエッチングバックすることによって、側部導電膜７４の材料をピラーの側面に残置させる。それと同時に、側部導電膜７４をマスクとして用いて下層膜７１の材料をさらにエッチングする。これにより、下層膜７１、コア部分７５、上層膜７３および側部導電膜７４からなるピラーが強誘電体キャパシタＦＣの各々の上に形成される。側部導電膜７４は、コア部分７５の側面に沿って下層膜７１と上層膜７３との間を電気的に接続する。このように、第２の実施形態による第２の上部電極ＵＥ２が形成される。

側部導電膜７４をマスクとして用いて下層膜７１の材料がエッチングされるので、側部導電膜７４と下層膜７１とは端部において接触を維持することができる。

第２の実施形態では、コア部分７５がＴＥＯＳ等の絶縁膜で形成されているので、下層膜７１がコア部分７５のエッチングストッパとして機能することができる。これにより、下層膜７１が第１の上部電極ＵＥ１上に形成され、図７（Ａ）および図７（Ｂ）に示す水素バリア膜６０が不要となる。さらに、第１の上部電極ＵＥ１上にコンタクトホールを形成する必要も無い。その結果、第２の実施形態では、第１の上部電極ＵＥ１のエッチングによる抉れがさらに抑制される。第２の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図１６および図１７は、本発明に係る第３の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図である。図１６は、ビット線ＢＬの延伸方向に沿った断面図を示し、図１７は、ワード線ＷＬの延伸方向に沿った断面図を示す。

第３の実施形態は、第２の上部電極ＵＥ２の構成において第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第３の実施形態による第２の上部電極ＵＥ２は、第１の上部電極ＵＥ１上に設けられた導電材料からなるコア部分７２と、コア部分７２の側面に設けられた側壁膜７６とを含む。第２の上部電極ＵＥ２の平面パターンは、第１の上部電極ＵＥ１の平面パターンとほぼ等しいか、あるいは、相似形である。即ち、第２の上部電極ＵＥ２の底面は、第１の上部電極ＵＥ１の上面とほぼ一致しており、第２の上部電極ＵＥ２の側面は、第１の上部電極ＵＥ１の側面と段差なく連続している。コア部分７２は、導電性材料であり、例えば、アルミニウム等の金属からなる。側壁膜７６は、例えば、Ａｌ_２Ｏ_３等の絶縁膜からなる。

図１８（Ａ）から図２３（Ｂ）は、第３の実施形態の製造方法を示す断面図である。各図の（Ａ）は、ビット線ＢＬに沿った（図１６に対応する）断面を示し、各図の（Ｂ）は、ワード線ＷＬに沿った（図１７に対応する）断面を示す。

図４（Ａ）および図４（Ｂ）に示す第１の上部電極ＵＥ１の材料の堆積後、図１８（Ａ）および図１８（Ｂ）に示すように、第１の上部電極ＵＥ１の材料上にコア部分７２の材料（例えば、アルミニウム）を堆積する。

コア部分７２上にマスク材料８２（例えば、ＴＥＯＳ、シリコン窒化膜等）を堆積し、リソグラフィおよびＲＩＥを用いてマスク材料８２を強誘電体キャパシタＦＣのパターンに加工する。次に、図１９（Ａ）および図１９（Ｂ）に示すように、マスク材料８２をマスクとして用いて、ＲＩＥでコア部分７２をエッチングする。

次に、図２０（Ａ）および図２０（Ｂ）に示すようにマスク材料８２およびコア部分７２の側面に側壁膜７６を形成する。次に、マスク材料８２および側壁膜７６をマスクとして用いて、強誘電体キャパシタの材料としての第１の上部電極ＵＥ１、強誘電体膜ＦＥおよび下部電極ＬＥの各材料をエッチングする。これにより、図２１（Ａ）および図２１（Ｂ）に示すように強誘電体キャパシタＦＣが形成される。第１の上部電極ＵＥ１上に形成されたコア部分７２および側壁膜７６が第２の上部電極ＵＥ２となる。第３の実施形態では、このように、第２の上部電極ＵＥ２をマスクとして用いて、強誘電体キャパシタＦＣを自己整合的に形成することができる。

次に、絶縁性の水素バリア膜５０（例えば、Ａｌ_２Ｏ_３等）を、強誘電体キャパシタＦＣの側面、第２の上部電極ＵＥ２の側面、マスク材料８２の上面、第１の層間絶縁膜ＩＬＤ１の上面、および、金属プラグ２０の上面に堆積する。さらに、ビット線ＢＬの延伸方向に隣接する強誘電体キャパシタＦＣ間、並びに、同方向に隣接する第２の上部電極ＵＥ２間に第２の層間絶縁膜ＩＬＤ２を充填する。ＣＭＰを用いて第２の層間絶縁膜ＩＬＤ２を平坦化した後に、ダマシン法により第２のコンタクトプラグＰＬＧ２を形成する。これにより、図２２（Ａ）および図２２（Ｂ）に示す構造が得られる。

次に、ＣＭＰを用いて、コア部分７２が露出されるまで、水素バリア膜５０およびマスク材８２等を研磨する。コア部分７２および第２のコンタクトプラグＰＬＧ２上にローカル配線ＬＩＣを形成する。その後、第１の実施形態の製造方法と同様に、ビット線コンタクトおよびビット線を形成することにより、第３の実施形態によるチェーン型のＦｅＲＡＭが完成する。

第３の実施形態によれば、第２の上部電極ＵＥ２の材料を強誘電体キャパシタＦＣの材料上に直接堆積し、第２の上部電極ＵＥ２のパターニング後、第２の上部電極ＵＥ２をマスクとして用いて強誘電体キャパシタＦＣを自己整合的に形成している。よって、第３の実施形態では、水素バリア膜６０が不要である。さらに、第１の上部電極ＵＥ１上にコンタクトホールを形成する必要が無い。その結果、第３の実施形態では、第１の上部電極ＵＥ１のエッチングによる抉れがさらに抑制される。第３の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。

（第４の実施形態）
図２４および図２５は、本発明に係る第４の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図である。図２４は、ビット線ＢＬの延伸方向に沿った断面図を示し、図２５は、ワード線ＷＬの延伸方向に沿った断面図を示す。

第４の実施形態は、第２の上部電極ＵＥ２とローカル配線ＬＩＣとの間のコンタクトが第３の実施形態のそれと異なる。第４の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。

図２２（Ａ）および図２２（Ｂ）に示す構造を形成した後、リソグラフィおよびＲＩＥを用いて、第２の上部電極ＵＥ２上にコンタクトホールを形成する。これにより、コア部分７２の上面が露出される。次に、ローカル配線ＬＩＣが第１の実施形態で説明したように形成される。その後、第１の実施形態の製造方法と同様に、ビット線コンタクトおよびビット線を形成することにより、第４の実施形態によるチェーン型のＦｅＲＡＭが完成する。

第４の実施形態では、コンタクトホールが第２の上部電極ＵＥ２上に形成される。よって、ローカル配線ＬＩＣの材料を堆積しても、第２の上部電極ＵＥ２の位置を判別することができる。このため、ローカル配線ＬＩＣの形成の際に、リソグラフィのアラインメントずれを防止することができる。第４の実施形態は、さらに、第３の実施形態と同様の効果を得ることができる。

本発明に係る実施形態に従った強誘電体メモリの構成を示す回路図。 第１の実施形態によるチェーン型のＦｅＲＡＭの断面図。 第１の実施形態によるチェーン型のＦｅＲＡＭの断面図。 第１の実施形態の製造方法を示す断面図。 図４に続く、第１の実施形態の製造方法を示す断面図。 図５に続く、第１の実施形態の製造方法を示す断面図。 図６に続く、第１の実施形態の製造方法を示す断面図。 図７に続く、第１の実施形態の製造方法を示す断面図。 図８に続く、第１の実施形態の製造方法を示す断面図。 図９に続く、第１の実施形態の製造方法を示す断面図。 図１０に続く、第１の実施形態の製造方法を示す断面図。 図１１に続く、第１の実施形態の製造方法を示す断面図。 図１２に続く、第１の実施形態の製造方法を示す断面図。 本発明に係る第２の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 本発明に係る第２の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 本発明に係る第３の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 本発明に係る第３の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 第３の実施形態の製造方法を示す断面図。 図１８に続く、第３の実施形態の製造方法を示す断面図。 図１９に続く、第３の実施形態の製造方法を示す断面図。 図２０に続く、第３の実施形態の製造方法を示す断面図。 図２１に続く、第３の実施形態の製造方法を示す断面図。 図２２に続く、第３の実施形態の製造方法を示す断面図。 本発明に係る第４の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。 本発明に係る第４の実施形態に従ったチェーン型のＦｅＲＡＭの構成を示す断面図。

符号の説明

ＣＴ…セルトランジスタ
ＩＬＤ１〜ＩＬＤ３…第１〜第３の層間絶縁膜
ＵＥ１…第１の上部電極
ＦＥ…強誘電体膜
ＬＥ…下部電極
ＦＣ…強誘電体キャパシタ
ＰＬＧ１、ＰＬＧ２…第１、第２のコンタクトプラグ
ＵＥ２…第２の上部電極
ＬＩＣ…ローカル配線

Claims (5)

1. 半導体基板上に設けられたトランジスタと、
   前記トランジスタを被覆するように設けられた層間絶縁膜と、
   前記層間絶縁膜上に形成された第１の上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタと、
   前記層間絶縁膜内に設けられ、前記下部電極と前記トランジスタとを電気的に接続するコンタクトプラグと、
   前記第１の上部電極上に設けられ、側面が順テーパーに形成された第２の上部電極と、
   前記第２の上部電極を介して前記第１の上部電極に電気的に接続された配線とを備えた半導体記憶装置。
2. 前記第２の上部電極は、
   前記第１の上部電極上に設けられた導電性の拡散防止膜と、
   前記拡散防止膜上に設けられ、引張応力を内在する金属膜と、
   前記金属膜上に設けられた反射防止膜とを含み、
   前記拡散防止膜は、前記金属膜の材料が前記強誘電体キャパシタへ拡散することを抑制し、
   前記反射防止膜は、前記第２の上部電極を加工するためのリソグラフィ工程において前記金属膜の反射を抑制することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２の上部電極は、
   前記第１の上部電極上に設けられた導電膜と、
   前記導電膜の側面に設けられた絶縁膜とを含み、
   前記第２の上部電極の平面パターンは、前記第１の上部電極の平面パターンと相似形であることを特徴とする請求項1に記載の半導体記憶装置。
4. 半導体基板上に複数のトランジスタを形成し、
   前記複数のトランジスタを被覆する第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜を貫通し、前記複数のトランジスタに接続される複数の第１のコンタクトプラグを形成し、
   前記複数の第１のコンタクトプラグの上方に、第１の上部電極、強誘電体膜および下部電極を含む複数の強誘電体キャパシタを形成し、
   隣接する前記強誘電体キャパシタ間に第２の層間絶縁膜を形成し、
   前記第１の上部電極および前記第２の層間絶縁膜の上に第２の上部電極材料を堆積し、
   前記第２の上部電極材料を加工することによって、各第１の上部電極上に第２の上部電極を形成し、
   隣接する前記第２の上部電極間に第３の層間絶縁膜を形成し、
   前記第３および前記第２の層間絶縁膜を貫通し、前記トランジスタに電気的に接続される第２のコンタクトプラグを形成し、
   前記第３の層間絶縁膜、前記第２の上部電極および前記第２のコンタクトプラグ上に配線を形成することを具備した半導体記憶装置の製造方法。
5. 半導体基板上に複数のトランジスタを形成し、
   前記複数のトランジスタを被覆する第１の層間絶縁膜を形成し、
   前記第１の層間絶縁膜を貫通し、前記複数のトランジスタに接続される複数の第１のコンタクトプラグを形成し、
   前記複数の第１のコンタクトプラグ上に、第１の上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタの材料を堆積し、
   隣接する前記強誘電体キャパシタ間に第２の層間絶縁膜を形成し、
   前記第１の上部電極および前記第２の層間絶縁膜の上に第２の上部電極材料を堆積し、
   前記第２の上部電極材料上にマスク材料を堆積し、
   前記マスク材料を第２の上部電極のパターンに加工し、
   前記マスク材料および前記第２の上部電極の側面に側壁膜を形成し、
   前記マスク材料および前記側壁膜をマスクとして用いて前記強誘電体キャパシタの材料をエッチングすることによって、複数の強誘電体キャパシタを形成することを具備する半導体記憶装置の製造方法。

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