CN107665859A - 包括电隔离图案的半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供了包括电隔离图案的半导体器件及其制造方法。一种形成复合电介质材料的方法可以通过执行第一沉积循环以形成第一电介质材料以及执行第二沉积循环以在第一电介质材料上形成第二电介质材料来提供，其中第一电介质材料和第二电介质材料包括从由过渡金属氮化物、过渡金属氧化物、过渡金属碳化物、过渡金属硅化物、后过渡金属氮化物、后过渡金属氧化物、后过渡金属碳化物、后过渡金属硅化物、准金属氮化物、准金属氧化物和准金属碳化物组成的列表中选择的不同的电介质材料。

Description

包括电隔离图案的半导体器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法。
背景技术
随着电子产业的发展，对于具有更高集成密度和更高性能的半导体器件存在日益增长的需求。为了满足这样的需求，可以减小工艺余量(例如在光刻工艺中)。尽管正在进行各种研究以解决困难，但是工艺余量的减少会导致在制造半导体器件中的一些困难。
发明内容
在一些实施方式中，一种形成复合电介质材料的方法可以通过执行第一沉积循环以形成第一电介质材料以及执行第二沉积循环以在第一电介质材料上形成第二电介质材料来提供，其中第一电介质材料和第二电介质材料包括从由过渡金属氮化物、过渡金属氧化物、过渡金属碳化物、过渡金属硅化物、后过渡金属氮化物、后过渡金属氧化物、后过渡金属碳化物、后过渡金属硅化物、准金属氮化物、准金属氧化物和准金属碳化物组成的列表中选择的不同电介质材料。
在一些实施方式中，一种半导体器件可以包括提供在衬底上的线图案，其中线图案在第一方向上彼此平行地延伸。导电图案可以在第一方向上彼此间隔开地提供，在各对线图案之间，并且相应的绝缘栅栏(insulating fence)可以包括金属氮化物层，在各对导电图案之间。
在一些实施方式中，一种半导体器件可以包括具有有源区域的衬底和提供在衬底中以限定有源区域的器件隔离层。栅极堆叠可以在第一方向上交叉有源区域和器件隔离层，并且第一杂质区域和第二杂质区域可以形成在有源区域中并与每个栅极堆叠的相反两侧相邻。位线结构可以电连接到第一杂质区域，其中位线结构在交叉第一方向的第二方向上延伸。各接触插塞可以在位线结构之间且在第二杂质区域上，并且各绝缘栅栏可以在位线结构之间的栅极堆叠上，其中各绝缘栅栏和各接触插塞可以在第二方向上交替地设置，并且各绝缘栅栏的每个可以包括金属氮化物层。
在一些实施方式中，一种制造半导体器件的方法可以包括在衬底上形成线图案以在第一方向上彼此平行地延伸。牺牲图案可以形成在线图案之间，其中牺牲图案可以在第一方向上彼此间隔开。绝缘栅栏可以形成为在由牺牲图案和线图案限定的间隙区域中包括金属氮化物层。牺牲图案可以被去除并且导电图案可以形成在绝缘栅栏之间。
在一些实施方式中，一种制造半导体器件的方法可以包括形成在第一方向上交叉衬底的有源区域和器件隔离层的栅极堆叠。第一杂质区域和第二杂质区域可以形成在每个栅极堆叠的相反两侧的有源区域中，并且位线结构可以形成为电连接到第一杂质区域，其中位线结构在交叉第一方向的第二方向上延伸。金属氮化物层可以形成在位线结构之间的栅极堆叠上，以形成在第二方向上彼此间隔开的绝缘栅栏，接触插塞可以形成在第二杂质区域上并在绝缘栅栏之间。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图表示如这里所述的非限制性的示例实施方式。
图1A是示出根据本发明构思的示范性实施方式的半导体器件的俯视图。
图1B是沿图1A的线I-I'截取的剖视图。
图2是示出导电图案之间的泄漏电流根据图1A的第二硅氮化物层与第二金属氮化物层之间的成分比率的曲线图。
图3是示出图1A的绝缘栅栏的示例的剖视图。
图4A至图7A是示出制造图1A的半导体器件10的方法的俯视图。
图4B至图7B是分别沿图4A至图7A的线I-I'截取的剖视图。
图8是示出根据绝缘栅栏的成分比率的耐蚀刻性能的变化的XPS数据。
图9A是示出根据本发明构思的示范性实施方式的半导体器件的示例的俯视图。
图9B和图9C是分别沿图9A的线II-II'和III-III'截取的剖视图。
图10A至图20A是示出制造图9A的半导体器件的方法的俯视图。
图10B至图20B是分别沿图10A至图17A的线II-II'截取的剖视图。
图10C至图20C是分别沿图10A至图17A的线III-III'截取的剖视图。
应当注意，这些附图旨在说明在某些示例实施方式中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些附图没有按比例并可以不精确地反映任何给定实施方式的精确的结构或性能特性，并且不应被解释为限定或限制示例实施方式所包含的值或性质的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可以被缩小或夸大。各个附图中的类似或相同的附图标记的使用旨在表示类似或相同的元件或特征的存在。
具体实施方式
图1A是示出根据本发明构思的示范性实施方式的半导体器件的俯视图。图1B是沿图1A的线I-I'截取的剖视图。
参照图1A和图1B，根据本发明构思的示范性实施方式的半导体器件10可以包括衬底100、线图案110、绝缘栅栏120和导电图案130。
线图案110可以在第一方向D1上延伸并可以在垂直于第一方向D1的第二方向D2上彼此分隔。在示范性实施方式中，每个线图案110可以包括导电线112和间隔物114。
导电线112可以包括金属和金属化合物中的至少一种。例如，导电线112可以包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。或者，导电线112可以包括掺杂的多晶硅层。
间隔物114可以设置在每个导电线112的侧表面上。在示范性实施方式中，间隔物114可以包括氮化物层。例如，间隔物114可以包括第一硅氮化物层116和第一金属氮化物层118。
第一硅氮化物层116可以设置在每个导电线112的相反的两个侧壁上。第一金属氮化物层118可以设置在第一硅氮化物层116上。在示范性实施方式中，每个第一金属氮化物层118可以包括铝氮化物(AlN)、铪氮化物(HfN)或钇氮化物(YiN)。或者，每个第一金属氮化物层118可以包括铝氮氧化物(AlON)、钛氮化物(TiN)、钽氮化物(TaN)或钨氮化物(WN)。
线图案110还可以包括设置在导电线112上的盖图案。
每个绝缘栅栏120可以设置在对应的相邻的一对线图案110之间。绝缘栅栏120可以具有与线图案110的顶表面基本上共平面的顶表面。绝缘栅栏120可以在第二个方向D2上延伸。绝缘栅栏120可以设置为在第一方向D1上彼此间隔开。在示范性实施方式中，绝缘栅栏120可以包括氮化物层中的至少一个。例如，每个绝缘栅栏120可以包括至少一个第二硅氮化物层122和至少一个第二金属氮化物层124。第二硅氮化物层122和第二金属氮化物层124可以以交替的方式堆叠。第二金属氮化物层124可以包括例如铝氮化物(AlN)。或者，第二金属氮化物层124可以包括铪氮化物(HfN)或钇氮化物(YiN)。在示范性实施方式中，第二硅氮化物层122和第二金属氮化物层124可以提供为具有约100:1或更小的成分比率和/或厚度比率。例如，第二硅氮化物层122和第二金属氮化物层124可以提供为具有约10:1的成分比率。
在每对线图案110之间，导电图案130和绝缘栅栏120可以在第一方向D1上交替地设置。每个导电图案130可以通过间隔物114而与线图案110电分离。此外，导电图案130中的相邻的导电图案可以通过绝缘栅栏120而彼此电分离。导电图案130可以具有与线图案110和绝缘栅栏120的顶表面基本上共平面的顶表面。在示范性实施方式中，导电图案130可以包括金属和金属化合物中的至少一种。例如，导电图案130可以包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。或者，导电图案130可以包括掺杂的多晶硅层。
图2是示出导电图案130之间的泄漏电流根据图1A的第二硅氮化物层122与第二铝氮化物层124之间的成分比率的曲线图。然而，将理解，图2示出了第二硅氮化物层122与第二金属氮化物层(而不仅是铝氮化物)之间的关系。
参照图1A、图1B和图2，当第二硅氮化物层122和第二铝氮化物层124被提供为具有约10:1的成分比率和/或厚度比率时，泄漏电流被最小化。
换言之，当第二硅氮化物层122和第二金属氮化物层124被提供为具有约100:1的成分比率时，泄漏电流为约40nA/cm2或更小。当绝缘栅栏120仅由第二硅氮化物层122构成时，泄漏电流为约110nA/cm2。这意味着，提供在绝缘栅栏120中的第二硅氮化物层122的成分比率越高，泄漏电流越大。换言之，这意味着，提供在绝缘栅栏120中的第二硅氮化物层122的厚度比率越高，泄漏电流越大。这里，施加到绝缘栅栏120的电场的强度为约2MV/cm。
泄漏电流的量可以与第二硅氮化物层122和第二金属氮化物层124的每个的介电常数成反比。第二硅氮化物层122可以具有比硅氧化物层的介电常数大的介电常数。例如，硅氧化物层可以具有约3.9的介电常数，第二硅氮化物层122可以具有约7.5的介电常数。第二金属氮化物层124可以具有比第二硅氮化物层122的介电常数大的介电常数。第二金属氮化物层124可以由铝氮化物形成，并且在这种情况下，第二金属氮化物层124可以具有约8.4的介电常数。第二金属氮化物层124相对于第二硅氮化物层122的成分比率的增大可以导致泄漏电流的减小。
相反，第二金属氮化物层124相对于第二硅氮化物层122的成分比率的增大可以导致导电图案130之间的耦合信号干扰的增大。也就是，通过降低第二金属氮化物层124相对于第二硅氮化物层122的成分比率，可以抑制耦合信号干扰在导电图案130之间发生。
在第二硅氮化物层122和第二金属氮化物层124被提供为具有约10:1的成分比率的情况下，可以减小或最小化导电图案130之间的泄漏电流和耦合信号干扰。然而，本发明构思可以不限于此。在示范性实施方式中，第二硅氮化物层122和第二金属氮化物层124可以被提供为具有在从约10:1至约1:1的范围内的成分比率。因此，如图2所示，Al掺杂的SiN(当以示出的相对浓度提供时)可以提供相对于使用纯AlN或纯SiN的电流泄漏和耦合的改善。
图3是示出图1A的绝缘栅栏120a的示例的剖视图。
参照图1A、图1B、图2和图3，绝缘栅栏120a可以包括至少一种金属氮化物材料。衬底100、线图案110和导电图案130可以配置为具有与图1B中的特征基本上相同的特征。
在示范性实施方式中，绝缘栅栏120a可以包括掺杂有金属性杂质123的硅氮化物层121。金属性杂质123的存在使得可以允许硅氮化物层121具有增大的电容率和/或介电常数。金属性杂质123的功函数的增大可以导致硅氮化物层121的介电常数的增大。导电图案130之间的电耦合效应可以与硅氮化物层121的介电常数成比例。换言之，在金属性杂质123具有低功函数的情况下，可以抑制电耦合效应。
在示范性实施方式中，金属性杂质123可以具有比导电图案130的功函数低的功函数。例如，导电图案130可以由钨(W)形成，其功函数在从约4.32至约5.22的范围内。金属性杂质123可以包括铝、铪和钇中的至少一种。这里，铝(Al)、铪(Hf)和钇(Y)的功函数分别为4.06eV、3.9eV和3.1eV。
如果硅氮化物层121中的金属性杂质123的含量增加，则流过硅氮化物层121的泄漏电流的量会增加。这可以是因为金属性杂质123用作这样的泄漏电流的路径。
金属性杂质123可以与存在于硅氮化物层121中的氮原子反应以形成金属氮化物材料。金属氮化物材料可以包括铝氮化物、铪氮化物或钇氮化物。在示范性实施方式中，金属氮化物材料可以具有比硅氮化物层121的介电常数高的介电常数。例如，在硅氮化物层121和金属氮化物被提供为具有约10:1的成分比率的情况下，导电图案130之间的泄漏电流和耦合信号干扰可以被最小化。
下面将描述制造半导体器件10的方法。
图4A至图7A是示出制造图1A的半导体器件10的方法的俯视图。图4B至图7B是分别沿图4A至图7A的线I-I'截取的剖视图。
参照图4A和图4B，线图案110可以形成在衬底100上以在第一方向D1上延伸。
线图案110可以形成为在第二方向D2上彼此间隔开。在示范性实施方式中，每个线图案110可以包括导电线112和间隔物114。线图案110的导电线112可以包括掺杂的多晶硅、金属和金属化合物中的至少一种。
间隔物114可以形成在导电线112的两个侧壁上。例如，第一硅氮化物层116可以通过等离子体增强原子层沉积(PEALD)方法形成在导电线112的两个侧壁上。第一金属氮化物层118可以通过与用于第一硅氮化物层116的方法相同的方法形成。第一金属氮化物层118可以通过PEALD方法形成在第一硅氮化物层116上。多个第一硅氮化物层116和多个第一金属氮化物层118可以以交替的方式形成。在示范性实施方式中，间隔物114可以通过PEALD方法由掺杂有金属性杂质的硅氮化物层形成。金属性杂质可以与硅氮化物中的氮原子反应，从而形成金属氮化物材料。
此后，第一硅氮化物层116和第一金属氮化物层118可以以自对准且各向异性的方式蚀刻。结果，第一硅氮化物层116和第一金属氮化物层118可以形成在导电线112的两个侧壁上。
参照图5A和图5B，牺牲图案119可以形成在衬底100上并在线图案110之间。牺牲图案119可以在第一方向D1上和在第二方向D2上彼此间隔开。
在示范性实施方式中，牺牲图案119可以包括相对于线图案110具有高蚀刻选择性的材料中的至少一种。例如，牺牲图案119可以包括通过等离子体增强化学气相沉积(PECVD)方法或旋涂方法形成的氧化物(例如硅氧化物)中的至少一种。
参照图6A和图6B，绝缘栅栏120可以形成在线图案110之间以填充牺牲图案119之间的间隙区域。
绝缘栅栏120和牺牲图案119可以在第一方向D1上交替地布置。在示范性实施方式中，每个绝缘栅栏120可以包括通过例如PEALD方法形成的第二硅氮化物层122和第二金属氮化物层124。第二硅氮化物层122和第二金属氮化物层124可以交替地形成。PEALD工艺可以使用在约350℃的温度的远程等离子体进行。可以进行PEALD工艺以防止牺牲图案119被热损坏或变形。
接着，可以进行化学机械抛光(CMP)工艺以抛光第二硅氮化物层122和第二金属氮化物层124，从而暴露线图案110的顶表面。
在示范性实施方式中，绝缘栅栏120可以通过PEALD方法由掺杂有金属性杂质的硅氮化物层形成(例如见图3)。金属性杂质可以与硅氮化物中的氮原子反应，并且作为该反应的结果，金属氮化物材料可以被形成。
参照图7A和图7B，牺牲图案119可以被去除。在示范性实施方式中，牺牲图案119可以通过湿蚀刻工艺去除。例如，用于去除牺牲图案119的蚀刻剂可以包含酸溶液，其中去离子水和氢氟酸以100:1的比例混合。第一硅氮化物层116、第一金属氮化物层118、第二硅氮化物层122、第二金属氮化物层124可以相对于用于去除牺牲图案119的蚀刻剂具有耐蚀刻性能。例如，第二硅氮化物层122和第二金属氮化物层124的耐蚀刻性能可以取决于它们之间的成分比率和/或厚度比率。
图8是示出根据绝缘栅栏120的成分比率的耐蚀刻性能的变化的XPS数据，其在去除图7A和图7B的牺牲图案119的工艺中获得。
参照图8，当用于去除牺牲图案119的蚀刻剂被用于提供为具有约10:1的成分比率的第二硅氮化物层122和第二金属氮化物层124时，获得最佳的耐蚀刻性能。
例如，当第二硅氮化物层122和第二金属氮化物层124之间的成分比率为20:1、50:1和100:1时，绝缘栅栏120的蚀刻速率分别为约 和当绝缘栅栏120仅包括第二硅氮化物层122时，绝缘栅栏120的蚀刻速率为约因此，通常当第二金属氮化物层124相对于第二硅氮化物层122的成分比率降低时，绝缘栅栏120的蚀刻速率可以增大。相反，当第二金属氮化物层124相对于第二硅氮化物层122的成分比率增大时，绝缘栅栏120的蚀刻速率可以降低。当第二硅氮化物层122和第二金属氮化物层124具有约10:1的成分比率时，绝缘栅栏120的蚀刻速率为约然而，当绝缘栅栏120仅包括第二金属氮化物层124时，与当绝缘栅栏120包括约10:1的成分比率的第二硅氮化物层122和第二金属氮化物层124时相比，绝缘栅栏120的蚀刻速率更高。具体地，当绝缘栅栏120仅包括第二金属氮化物层124时，绝缘栅栏120的蚀刻速率为约
当第二硅氮化物层122和第二金属氮化物层124具有约10:1的成分比率时，可以在去除牺牲图案119时防止第二硅氮化物层122和第二金属氮化物层124被蚀刻剂损坏。当第一硅氮化物层116和第一金属氮化物层118具有约10:1的成分比率时，可以最小化对第一硅氮化物层116和第一金属氮化物层118的损坏。
返回参照图1A和图1B，导电图案130可以形成为填充线图案110之间和绝缘栅栏120之间的间隙区域(通过去除牺牲图案119而留下)。
导电层可以形成在提供有线图案110和绝缘栅栏120的衬底100上。导电层可以被抛光以暴露线图案110和绝缘栅栏120，结果，导电图案130可以分别形成在间隙区域中。
图9A是示出根据本发明构思的示范性实施方式的半导体器件20的示例的俯视图，图9B和图9C是分别沿图9A的线II-II'和III-III'截取的剖视图。
参照图9A至图9C，半导体器件20可以是存储器件(例如DRAM器件)，或者可以包括存储器件(例如DRAM器件)。在示范性实施方式中，半导体器件20可以包括衬底200、器件隔离层202、栅极堆叠204、下绝缘栅栏212、导电焊盘214、层间绝缘层216、第一间隔物218、第一接触插塞220、位线结构228、上绝缘栅栏232和第二接触插塞240。
衬底200可以包括硅晶片。
器件隔离层202可以限定衬底200的有源区域ACT。每个有源区域ACT可以包括第一杂质区域210a和第二杂质区域210b。第一杂质区域210a和第二杂质区域210b可以被掺杂为具有相同的导电类型。例如，第一杂质区域210a和第二杂质区域210b可以用硼掺杂。在示范性实施方式中，第一杂质区域210a和第二杂质区域210b可以用磷或砷掺杂。
栅极堆叠204可以分别设置在凹陷RC中。凹陷RC可以在y方向上延伸。在示范性实施方式中，每个栅极堆叠204可以包括栅极绝缘图案205、栅电极206和栅极盖绝缘图案208。
栅极绝缘图案205可以被提供为覆盖每个凹陷RC的底表面和侧表面。栅极绝缘图案205可以具有基本上均匀的厚度。栅极绝缘图案205可以由氧化物材料(例如硅氧化物)中的至少一种形成，或者包括氧化物材料(例如硅氧化物)中的至少一种。
栅电极206可以设置在栅极绝缘图案205上。例如，栅电极206可以提供在凹陷RC的下部区域中。栅电极206的顶表面可以比衬底200的顶表面低。在示范性实施方式中，栅电极206可以包括掺杂的多晶硅、金属和金属化合物中的至少一种。例如，栅电极206可以包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。
栅极盖绝缘图案208可以设置在栅电极206上。栅极盖绝缘图案208可以提供在凹陷RC的上部区域中。栅极盖绝缘图案208可以被提供为包括在衬底200之上突出的部分。例如，栅极盖绝缘图案208可以包括氮化物材料(例如硅氮化物)和氮氧化物材料(例如硅氮氧化物)中的至少一种。
导电焊盘214可以分别设置在有源区域ACT的第二杂质区域210b上。导电焊盘214可以设置在栅极堆叠204之间。导电焊盘214可以设置为在x方向上彼此间隔开。导电焊盘214可以具有与栅极盖绝缘图案208的顶表面基本上共平面的顶表面。导电焊盘214可以包括掺杂的多晶硅、金属和金属化合物中的至少一种。例如，导电焊盘214可以包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。
下绝缘栅栏212和导电焊盘214可以在x方向上交替布置。下绝缘栅栏212可以减小导电焊盘214之间的耦合信号干扰和泄漏电流，从而增加半导体器件的操作可靠性。下绝缘栅栏212中的至少一个可以包括与器件隔离层202的一部分重叠的部分。在示范性实施方式中，每个下绝缘栅栏212可以包括与第二杂质区域210b的一部分重叠的部分。下绝缘栅栏212可以具有与栅极盖绝缘图案208和导电焊盘214的顶表面基本上共平面的顶表面。在示范性实施方式中，每个下绝缘栅栏212可以包括第三硅氮化物层211和第三金属氮化物层213。例如，第三硅氮化物层211和第三金属氮化物层213可以被提供为具有约10:1的成分比率和/或厚度比率，并可以交替堆叠在器件隔离层202上。第三金属氮化物层213可以包括铝氮化物、铪氮化物或钇氮化物。在示范性实施方式中，每个下绝缘栅栏212可以包括掺杂有金属性杂质的硅氮化物层。金属性杂质可以包括铝、铪和钇中的至少一种。金属性杂质可以与硅氮化物层中的氮原子反应，并且作为该反应的结果，可以形成金属氮化物材料。金属氮化物材料可以包括铝氮化物、铪氮化物或钇氮化物。
层间绝缘层216可以设置在下绝缘栅栏212上。层间绝缘层216可以包括与导电焊盘214中的至少一个重叠的部分。例如，层间绝缘层216可以包括氧化物材料(例如硅氧化物)中的至少一种。
第一接触插塞220可以设置在第一杂质区域210a上。第一接触插塞220可以具有与层间绝缘层216的顶表面基本上共平面的顶表面。在示范性实施方式中，第一接触插塞220可以包括金属和金属化合物中的至少一种。例如，第一接触插塞220可以包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。
第一间隔物218可以设置在第一接触插塞220的侧壁上。第一间隔物218可以设置在器件隔离层202上并在第一接触插塞220周围。第一间隔物218可以包括位于第一杂质区域210a和第二杂质区域210b中的至少一个上的部分。例如，当在俯视图中看时，第一间隔物218可以是围绕每个第一接触插塞220的环形结构。第一间隔物218和第一接触插塞220可以设置在第一接触孔217中。
位线结构228可以提供在第一接触插塞220、第一间隔物218和层间绝缘层216上，并可以在x方向上延伸。在示范性实施方式中，每个位线结构228可以包括位线堆叠225和第二间隔物226。
位线堆叠225可以电连接到第一接触插塞220。在示范性实施方式中，每个位线堆叠225可以包括位线222和位线盖层224。位线222可以分别电连接到第一接触插塞220。在示范性实施方式中，位线222可以包括金属和金属化合物中的至少一种。例如，位线222可以包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。位线盖层224可以设置在位线222上。例如，位线盖层224可以由氧化物材料(例如硅氧化物)中的至少一种形成，或者包括氧化物材料(例如硅氧化物)中的至少一种。在示范性实施方式中，位线盖层224可以由氮化物材料(例如硅氮化物和硅氮氧化物)中的至少一种形成，或者包括氮化物材料(例如硅氮化物和硅氮氧化物)中的至少一种。
第二间隔物226可以设置在每个位线堆叠225的两个侧壁上。第二间隔物226可以设置在层间绝缘层216和第一间隔物218上。第二间隔物226可以具有多层结构。在示范性实施方式中，第二间隔物226可以包括第四硅氮化物层226a和第四金属氮化物层226b。第四硅氮化物层226a可以设置在每个位线堆叠225的两个侧壁上。第四硅氮化物层226a可以设置在层间绝缘层216和第一间隔物218上。第四金属氮化物层226b可以设置在第四硅氮化物层226a上。第四金属氮化物层226b可以由铝氮化物(AlN)、铪氮化物(HfN)和钇氮化物(YiN)中的至少一种形成，或者包括铝氮化物(AlN)、铪氮化物(HfN)和钇氮化物(YiN)中的至少一种。在示范性实施方式中，第二间隔物226可以由掺杂有金属性杂质的硅氮化物层形成，或者包括掺杂有金属性杂质的硅氮化物层。金属性杂质可以包括铝、铪和钇中的至少一种。金属性杂质可以与硅氮化物层中的氮原子反应，并且作为该反应的结果，可以形成金属氮化物材料。金属氮化物材料可以包括铝氮化物、铪氮化物或钇氮化物。
上绝缘栅栏232可以提供在每对位线结构228之间，并可以在x方向上彼此间隔开。上绝缘栅栏232可以具有与位线堆叠225的顶表面基本上共平面的顶表面。上绝缘栅栏232可以设置在第二接触插塞240之间。上绝缘栅栏232可以设置在栅极堆叠204上。或者，上绝缘栅栏232可以在位线结构228之间在y方向上延伸。在示范性实施方式中，每个上绝缘栅栏232可以包括第五硅氮化物层234和第五金属氮化物层236。第五硅氮化物层234和第五金属氮化物层236可以被提供为具有约10:1的成分比率和/或厚度比率并可以被交替堆叠。第五金属氮化物层236可以由铝氮化物(AlN)、铪氮化物(HfN)或钇氮化物(YiN)形成，或者包括铝氮化物(AlN)、铪氮化物(HfN)或钇氮化物(YiN)。或者，第五金属氮化物层236可以由掺杂有金属性杂质的硅氮化物层形成，或者包括掺杂有金属性杂质的硅氮化物层。金属性杂质可以包括铝、铪和钇中的至少一种。金属性杂质可以与硅氮化物层中的氮原子反应，并且作为该反应的结果，可以形成金属氮化物材料。金属氮化物材料可以包括铝氮化物、铪氮化物或钇氮化物。
第二接触插塞240可以提供在每对位线结构228之间。第二接触插塞240可以设置在第二接触孔238中。每个第二接触孔238可以由一对位线结构228和一对上绝缘栅栏232限定。在示范性实施方式中，第二接触插塞240和上绝缘栅栏232可以在x方向上交替地布置。每个上绝缘栅栏232可以将与其相邻的一对第二接触插塞240彼此电分离。例如，每个第二接触插塞240可以设置在一对位线结构228之间以及在设置于所述一对位线结构228之间的上绝缘栅栏232之间。当在俯视图中看时，第二接触插塞240可以在两个不同的方向上彼此间隔开地设置以形成多行和多列。行可以平行于x方向，列可以平行于y方向。第二接触插塞240可以分别设置在导电焊盘214上。第二接触插塞240可以分别电连接到导电焊盘214。第二接触插塞240可以具有比位线结构228的顶表面高的顶表面。第二接触插塞240中的至少一个可以包括与位线结构228的一部分重叠的部分。第二间隔物226和上绝缘栅栏232使得可以减小第二接触插塞240之间的耦合信号干扰和泄漏电流，因此，可以提高第二接触插塞240的电可靠性。
数据存储结构可以分别设置在第二接触插塞240上。数据存储结构可以电连接到第二接触插塞240。数据存储结构可以配置为在其中存储数据。每个数据存储结构可以通过第二接触插塞240和导电焊盘214电连接到第二杂质区域210b中的对应一个。数据存储结构和与其连接的选择部件可以提供存储器单元，并且在这种情况下，根据本发明构思的示范性实施方式的半导体器件可以用作半导体存储器件。数据存储结构可以是各种类型的存储单元中的一种。
下面将描述制造半导体器件20的方法。
图10A至图20A是示出制造图9A的半导体器件20的方法的俯视图。图10B至图20B是分别沿图10A至图17A的线II-II'截取的剖视图，图10C至图20C是分别沿图10A至图17A的线III-III'截取的剖视图。
参照图10A至图10C，栅极绝缘图案205和栅电极206可以形成在提供有器件隔离层202的衬底200上。
具体地，衬底200可以被蚀刻以形成沟槽，并且沟槽可以填充有用作器件隔离层202的绝缘材料。绝缘材料可以由氧化物材料(例如硅氧化物)中的至少一种形成，或者包括氧化物材料(例如硅氧化物)中的至少一种。衬底200可以包括由器件隔离层202限定的有源区域ACT。
有源区域ACT的结构在下面被更详细地描述，但是本发明构思不限于此。
当在俯视图中看时，有源区域ACT可以设置为在两个不同的方向上彼此间隔开，从而形成多行和多列。行可以平行于x方向，列可以平行于y方向。在示范性实施方式中，行可以包括彼此相邻的第一行、第二行和第三行。第一行的每个有源区域ACT的部分可以设置在第二行的有源区域ACT的部分之间。第三行的每个有源区域ACT的部分可以设置在第二行的有源区域ACT的部分之间。这里，构成第一行至第三行的有源区域ACT可以彼此间隔开。当在俯视图中看时，每个有源区域ACT可以具有椭圆形形状。每个有源区域ACT可以具有不垂直于x轴且不平行于x轴的长轴。
接着，器件隔离层202和有源区域ACT可以被图案化以形成凹陷RC。在示范性实施方式中，一对凹陷RC可以被形成为交叉每个有源区域ACT。凹陷RC可以在y方向上延伸并可以在x方向上彼此间隔开。每个凹陷RC的底表面可以包括由有源区域ACT的凹入部分限定的第一底部和由器件隔离层202的凹入部分限定的第二底部。这里，第二底部可以低于第一底部。
此后，栅极绝缘层可以共形地形成在衬底200上。栅极绝缘层可以形成在凹陷RC中。栅极绝缘层可以通过快速热处理工艺(RTP)或化学气相沉积工艺形成。
接着，导电材料可以形成在栅极绝缘层上。导电材料可以被形成以填充凹陷RC。导电材料和栅极绝缘层可以被抛光和平坦化以暴露衬底200的顶表面。并且，栅极绝缘图案205和栅电极206可以通过从凹陷RC的上部区域去除导电材料而形成。
栅电极206可以形成为面对有源区域ACT的凹入部分的底表面和两个侧表面。换言之，由于沟道区域由栅电极206限定，所以有源区域ACT的凹入部分的底表面和侧表面可以用作选择部件或场效应晶体管的沟道区域。因此，沟道区域可以具有三维结构，这使得可以在给定平面区域内增大沟道区域的宽度。例如，导电材料可以包括掺杂的多晶硅、金属和金属化合物中的至少一种。例如，导电材料可以包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。
参照图11A至图11C，栅极盖绝缘图案208可以形成在栅电极206上，并且第一杂质区域210a和第二杂质区域210b可以被形成。
具体地，绝缘材料可以形成在提供有栅电极206的衬底200上。栅极盖绝缘图案208可以通过从凹陷RC周围的区域去除绝缘材料而形成。栅极盖绝缘图案208可以被形成以填充凹陷RC的上部区域并具有比衬底200的顶表面高的顶表面。结果，栅极堆叠204可以形成在凹陷RC中。绝缘材料可以包括氮化物材料(例如硅氮化物)和氮氧化物材料(例如硅氮氧化物)中的至少一种。在示范性实施方式中，栅极盖绝缘图案208可以形成为具有与栅电极206基本上相同的宽度。
此后，由栅极盖绝缘图案208暴露的有源区域ACT可以使用栅极盖绝缘图案208作为掩模用杂质掺杂，以形成第一杂质区域210a和第二杂质区域210b。
在示范性实施方式中，由于一对栅电极206形成为交叉每个有源区域ACT，所以第一杂质区域210a可以形成在所述一对栅电极206之间，并且第二杂质区域210b可以形成在有源区域ACT的相反两端中。
在示范性实施方式中，第一杂质区域210a可以形成在每个有源区域ACT的在所述一对栅电极206之间的部分中，并且一对第二杂质区域210b可以分别形成在每个有源区域ACT的相反的两个边缘区域中。换言之，当在俯视图中看时，一对栅电极206可以形成在一对第二杂质区域210b之间。每个栅电极206以及与其相邻的第一杂质区域210a和第二杂质区域210b可以提供选择部件。也就是，一对选择部件可以形成在每个有源区域ACT上。也就是，选择部件可以以场效应晶体管的形式提供。此外，该对选择部件可以共用在其间的第一杂质区域210a。由于栅电极206提供在凹陷RC中，所以可以在给定的平面区域内增大选择部件或场效应晶体管的沟道长度。结果，可以抑制短沟道效应。在示范性实施方式中，第一杂质区域210a和第二杂质区域210b可以在形成栅极堆叠204之前被预先形成。
参照图12A至图12C，第一牺牲图案209可以形成在栅极盖绝缘图案208之间的第二杂质区域210b和器件隔离层202上以在x方向上彼此间隔开。
例如，第一牺牲图案209可以由氧化物材料(例如硅氧化物)中的至少一种形成，或者包括氧化物材料(例如硅氧化物)中的至少一种，其可以通过化学气相沉积方法形成。或者，第一牺牲图案209可以通过旋涂工艺、光刻工艺和蚀刻工艺形成。
参照图13A至图13C，下绝缘栅栏212可以形成在栅极盖绝缘图案208之间。
例如，在每对栅极盖绝缘图案208之间，下绝缘栅栏212可以形成为在x方向上彼此间隔开。每个下绝缘栅栏212可以包括第三硅氮化物层211和第三金属氮化物层213。在示范性实施方式中，第三硅氮化物层211和第三金属氮化物层213可以使用PEALD工艺形成。使用PEALD工艺使得可以最小化第一牺牲图案209的变形。第三硅氮化物层211和第三金属氮化物层213可以被交替地形成。第三硅氮化物层211和第三金属氮化物层213可以形成为具有约10:1的成分比率。或者，第三硅氮化物层211和第三金属氮化物层213可以形成为具有约10:1的厚度比率。
参照图14A至图14C，第一牺牲图案209可以被去除。
第一牺牲图案209可以使用湿蚀刻工艺去除。器件隔离层202的一部分和第二杂质区域210b可以暴露在栅极盖绝缘图案208与下绝缘栅栏212之间。在示范性实施方式中，第三硅氮化物层211和第三金属氮化物层213可以形成为对于用于去除第一牺牲图案209的湿蚀刻具有高的耐蚀刻性能。例如，用于去除第一牺牲图案209的蚀刻剂可以包含强酸溶液，其中去离子水和氢氟酸以100:1的比例混合。
下绝缘栅栏212可以形成为对于用于去除第一牺牲图案209的蚀刻剂具有高的耐蚀刻性能。下绝缘栅栏212可以不被用于去除第一牺牲图案209的蚀刻剂损坏。
参照图15A至图15C，导电焊盘214可以分别形成在第二杂质区域210b的暴露部分上。
导电焊盘214可以通过在栅极盖绝缘图案208、下绝缘栅栏212和衬底200上形成导电层、然后抛光导电层以暴露栅极盖绝缘图案208和下绝缘栅栏212而形成。导电层可以包括掺杂的多晶硅、金属和金属化合物中的至少一种。导电层可以包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。
参照图16A至图16C，第一接触插塞220可以形成为电连接到第一杂质区域210a。
具体地，层间绝缘层216可以形成在栅极盖绝缘图案208、下绝缘栅栏212和导电焊盘214上。层间绝缘层216可以包括氧化物材料(例如硅氧化物)中的至少一种。层间绝缘层216和下绝缘栅栏212可以被蚀刻以暴露第一杂质区域210a并形成第一接触孔217。栅极盖绝缘图案208和导电焊盘214可以被部分地蚀刻以增大第一杂质区域210a与第一接触插塞220之间的接触面积。
第一间隔物218可以形成在第一接触孔217的内侧表面上。第一间隔物218可以包括氮化物材料(例如硅氮化物)中的至少一种。导电材料可以被形成以填充提供有第一间隔物218的第一接触孔217，结果，第一接触插塞220可以形成在第一接触孔217中。导电材料可以包括掺杂的多晶硅、金属和金属化合物中的至少一种。
参照图17A至图17C，电连接到第一接触插塞220的位线堆叠225可以被形成。
具体地，导电层和绝缘层可以顺序地形成在第一接触插塞220和层间绝缘层216上。在示范性实施方式中，导电层可以包括金属和金属化合物中的至少一种。绝缘层可以包括氮化物(例如硅氮化物和硅氮氧化物)中的至少一种。导电层可以包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。
接着，导电层和绝缘层可以被图案化以形成在x方向上延伸的位线堆叠225。每个位线堆叠225可以电连接到布置在x方向上的第一接触插塞220。每个位线堆叠225可以包括位线222和位线盖层224。在示范性实施方式中，在导电层和绝缘层的图案化期间，第一接触插塞220可以被部分地蚀刻。因此，第一接触插塞220的上部可以具有与位线堆叠225的宽度基本上相同的宽度。此外，第一接触插塞220的下部可以比位线堆叠225的宽度更宽。
参照图18A至图18C，第四硅氮化物层226a、第四金属氮化物层226b和第二牺牲图案229可以形成在提供有位线堆叠225的衬底200上。
具体地，第四硅氮化物层226a和第四金属氮化物层226b可以形成在提供有位线堆叠225的衬底200上。第四硅氮化物层226a和第四金属氮化物层226b可以使用PEALD方法被共形地形成。第四硅氮化物层226a和第四金属氮化物层226b可以形成为具有约10:1的成分比率或厚度比率。第四金属氮化物层226b可以由铝氮化物(AlN)、铪氮化物(HfN)和钇氮化物(YiN)中的至少一种形成，或者包括铝氮化物(AlN)、铪氮化物(HfN)和钇氮化物(YiN)中的至少一种。
接着，牺牲层可以形成在提供有第四硅氮化物层226a和第四金属氮化物层226b的衬底200上。牺牲层可以由氧化物材料(例如硅氧化物)中的至少一种形成，或者包括氧化物材料(例如硅氧化物)中的至少一种。牺牲层可以被抛光以暴露位线堆叠225。第四硅氮化物层226a和第四金属氮化物层226b可以从位线堆叠225的上表面去除。
第四硅氮化物层226a和第四金属氮化物层226b可以保留在每个位线堆叠225的两个侧壁上。此外，第四硅氮化物层226a可以与第一接触插塞220、层间绝缘层216和第一间隔物218部分地接触。
此后，牺牲层可以被图案化以形成第二牺牲图案229，第二牺牲图案229在位线堆叠225之间在x方向上彼此间隔开。位线堆叠225和第二牺牲图案229可以限定在俯视图中与第一杂质区域210a重叠的区域229a。
参照图19A至图19C，上绝缘栅栏232可以分别形成在区域229a中。
具体地，第五硅氮化物层234和第五金属氮化物层236可以形成在提供有第二牺牲图案229和位线堆叠225的衬底200上。第五硅氮化物层234和第五金属氮化物层236可以通过PEALD工艺交替地形成。PEALD工艺使得可以最小化第二牺牲图案229的变形。第五硅氮化物层234和第五金属氮化物层236可以形成为具有约10:1的成分比率或厚度比率。第五金属氮化物层236可以由铝氮化物(AlN)、铪氮化物(HfN)和钇氮化物(YiN)中的至少一种形成，或者包括铝氮化物(AlN)、铪氮化物(HfN)和钇氮化物(YiN)中的至少一种。
接着，第五硅氮化物层234和第五金属氮化物层236可以被抛光以暴露第二牺牲图案229的顶表面和位线堆叠225的顶表面，结果，上绝缘栅栏232可以被形成。此外，位线结构228可以被形成。在位线堆叠225之间，上绝缘栅栏232可以形成为在x方向上彼此间隔开。上绝缘栅栏232和第二牺牲图案229可以在x方向上交替地形成。
参照图20A至图20C，第二牺牲图案229可以被去除，并且第二间隔物226可以形成在位线堆叠225的侧表面上。
具体地，第二牺牲图案229可以通过湿蚀刻工艺去除。例如，用于去除第二牺牲图案229的蚀刻剂可以包含强酸溶液，其中去离子水和氢氟酸以100:1的比例混合。
第四硅氮化物层226a、第四金属氮化物层226b、第五硅氮化物层234和第五金属氮化物层236可以相对于用于去除第二牺牲图案229的蚀刻剂具有耐蚀刻性能。也就是，第四硅氮化物层226a、第四金属氮化物层226b、第五硅氮化物层234和第五金属氮化物层236可以不被用于去除第二牺牲图案229的蚀刻剂损坏。
此后，第四硅氮化物层226a和第四金属氮化物层226b可以被各向异性地蚀刻以在每个位线堆叠225的两个侧壁上形成第二间隔物226。结果，位线结构228可以被形成。接着，位线结构228之间的第一间隔物218和层间绝缘层216可以被去除以形成第二接触孔238。位线结构228可以在去除第一间隔物218和层间绝缘层216的工艺中用作蚀刻掩模。
返回参照图9A至图9C，导电材料可以被形成以填充第二接触孔238，结果，第二接触插塞240可以分别形成在第二接触孔238中。导电材料可以包括掺杂的多晶硅、金属和金属化合物中的至少一种。例如，导电材料可以包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和金属硅化物中的至少一种。在示范性实施方式中，每个第二接触插塞240可以形成为具有比位线结构228的顶表面高的顶表面。当在剖视图中看时，每个第二接触插塞240可以包括下部和上部，该下部提供在第二接触孔238中的对应一个中，该上部从下部延伸并与位线结构228中的对应一个重叠。在每对位线结构228之间，第二接触插塞240和上绝缘栅栏232可以在x方向上交替地布置。
此后，数据存储器(未示出)可以被形成以电连接到每个第二接触插塞240。
根据本发明构思的示范性实施方式，半导体器件可以包括提供在导电图案之间的绝缘栅栏。每个绝缘栅栏可以包括硅氮化物层和金属氮化物层。硅氮化物层和金属氮化物层使得可以降低导电图案之间的耦合效应和泄漏电流。硅氮化物层和金属氮化物层可以相对于用于去除牺牲图案的蚀刻剂具有耐蚀刻性能。因此，可以在去除牺牲图案的工艺中抑制绝缘栅栏被损坏。
尽管已经具体示出并描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而没有背离权利要求书的精神和范围。

Claims (25)

1.一种半导体器件，包括：
线图案，提供在衬底上，所述线图案在第一方向上延伸并彼此平行；
导电图案，被提供为在所述第一方向上彼此间隔开，在各对所述线图案之间；以及
各绝缘栅栏，包括金属氮化物层，在各对所述导电图案之间。
2.根据权利要求1所述的半导体器件，其中所述各绝缘栅栏的每个还包括：
第一硅氮化物层，在所述金属氮化物层与所述导电图案中的相邻导电图案之间。
3.根据权利要求2所述的半导体器件，其中所述第一硅氮化物层与所述金属氮化物层的成分比率为10:1。
4.根据权利要求1所述的半导体器件，其中所述金属氮化物层包括铝氮化物。
5.根据权利要求1所述的半导体器件，其中所述金属氮化物层包括铪氮化物或钇氮化物。
6.根据权利要求1所述的半导体器件，其中所述金属氮化物层包括第一金属氮化物层，其中每个所述线图案包括：
导电线；和
间隔物，提供在所述导电线的相反的两个侧壁上，
其中每个间隔物包括：
第二硅氮化物层；和
第二金属氮化物层，在所述第二硅氮化物层与所述导电图案中的相邻导电图案之间。
7.根据权利要求1所述的半导体器件，其中所述导电图案包括钨，并且
所述金属氮化物层包括具有金属性杂质的硅氮化物，所述金属性杂质具有比硅或钨的功函数小的功函数。
8.根据权利要求7所述的半导体器件，其中所述金属性杂质包括铝。
9.根据权利要求7所述的半导体器件，其中所述金属性杂质包括铪或钇。
10.根据权利要求7所述的半导体器件，其中所述金属性杂质与所述硅氮化物中的氮反应以形成金属氮化物，并且
所述硅氮化物与所述金属氮化物的成分比率为100:1或更小。
11.一种半导体器件，包括：
具有有源区域的衬底；
器件隔离层，提供在所述衬底中以限定所述有源区域；
栅极堆叠，在第一方向上交叉所述有源区域和所述器件隔离层；
第一杂质区域和第二杂质区域，形成在所述有源区域中并与每个所述栅极堆叠的相反两侧相邻；
位线结构，电连接到所述第一杂质区域，所述位线结构在交叉所述第一方向的第二方向上延伸；
各接触插塞，在所述位线结构之间且在所述第二杂质区域上；以及
各绝缘栅栏，在所述位线结构之间且在所述栅极堆叠上，所述各绝缘栅栏和所述各接触插塞在所述第二方向上交替地设置，
其中所述各绝缘栅栏中的每个包括金属氮化物层。
12.根据权利要求11所述的半导体器件，其中所述各绝缘栅栏的每个还包括：
第一硅氮化物层，其中所述第一硅氮化物层和所述金属氮化物层交替地堆叠在所述栅极堆叠上。
13.根据权利要求12所述的半导体器件，其中所述第一硅氮化物层与所述金属氮化物层的成分比率为10:1。
14.根据权利要求12所述的半导体器件，其中所述各绝缘栅栏包括各第一绝缘栅栏，所述半导体器件还包括：
各导电焊盘，在所述栅极堆叠之间在所述第一方向上彼此间隔开，以将所述各接触插塞连接到所述第二杂质区域；以及
各第二绝缘栅栏，在所述栅极堆叠之间的所述器件隔离层上，所述各第二绝缘栅栏和所述各导电焊盘在所述第一方向上交替地设置，
其中所述各第二绝缘栅栏的每个包括交替堆叠在所述器件隔离层上的第二硅氮化物层和第二金属氮化物层。
15.根据权利要求14所述的半导体器件，其中每个所述位线结构包括：
位线堆叠，提供在所述第一杂质区域上，所述位线堆叠在所述第二方向上延伸；和
间隔物，提供在每个所述位线堆叠的相反的两个侧壁上，
其中每个所述间隔物包括：
第三硅氮化物层，设置在每个所述位线堆叠的相反的两个侧壁上；和
第三金属氮化物层，设置在所述第三硅氮化物层上。
16.一种制造半导体器件的方法，包括：
在衬底上形成线图案以在第一方向上彼此平行地延伸；
在所述线图案之间形成牺牲图案，所述牺牲图案在所述第一方向上彼此间隔开；
在由所述牺牲图案和所述线图案限定的间隙区域中形成包括金属氮化物层的绝缘栅栏；
去除所述牺牲图案；以及
在所述绝缘栅栏之间形成导电图案。
17.根据权利要求16所述的方法，其中形成所述绝缘栅栏还包括：
在所述间隙区域中形成堆叠在所述金属氮化物层上的硅氮化物层。
18.根据权利要求17所述的方法，其中形成所述绝缘栅栏包括使用等离子体增强原子层沉积工艺形成所述硅氮化物层和所述金属氮化物层。
19.根据权利要求17所述的方法，其中形成所述绝缘栅栏包括：形成所述硅氮化物层和所述金属氮化物层以具有10:1的成分比率。
20.根据权利要求16所述的方法，其中形成所述绝缘栅栏包括：形成所述金属氮化物层以包括铝氮化物。
21.一种制造半导体器件的方法，包括：
形成在第一方向上交叉衬底的有源区域和器件隔离层的栅极堆叠；
在每个所述栅极堆叠的相反两侧的所述有源区域中形成第一杂质区域和第二杂质区域；
形成电连接到所述第一杂质区域的位线结构，所述位线结构在交叉所述第一方向的第二方向上延伸；
在所述位线结构之间的所述栅极堆叠上形成金属氮化物层，以在所述第二方向上形成彼此间隔开的绝缘栅栏；以及
在所述第二杂质区域上和在所述绝缘栅栏之间形成接触插塞。
22.根据权利要求21所述的方法，其中形成所述绝缘栅栏还包括：
在所述栅极堆叠上的所述金属氮化物层上形成硅氮化物层。
23.根据权利要求22所述的方法，其中在所述金属氮化物层上形成所述硅氮化物层包括使用等离子体增强原子层沉积工艺在所述金属氮化物层上形成所述硅氮化物层。
24.根据权利要求22所述的方法，其中在所述金属氮化物层上形成所述硅氮化物层包括形成所述硅氮化物层以与所述金属氮化物层具有10:1的成分比率。
25.根据权利要求21所述的方法，其中形成所述金属氮化物层包括：形成所述金属氮化物层以包括铝氮化物。
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