CN103579338A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体装置及其制造方法，所述装置包括：一半导体基板；一栅极，形成于该半导体基板的一部分上，包括依序堆叠于该半导体基板部分上的一介电层与一导电层；一间隔物，顺性地覆盖该栅极的表面并接触该半导体基板的一部分，包括一氮化硅层以及多个氧化硅层；以及一对源极/漏极区，分别形成于该栅极的对称侧的该半导体基板的一部分内。本发明可避免元件间的短路情形。
Description
技术领域
本发明涉及半导体制作，尤其涉及一种半导体装置及其制造方法，以避免其内元件间的短路情形。
背景技术
随着特征尺寸的缩减及芯片上的装置密度(device density)的增加，用于金属氧化物半导体装置(MOS devices)的可靠接触结构的制作便越困难。
举例来说，随着金属氧化物半导体装置密度的增加，接触结构的深宽比(即深度与宽度的比例)亦随而增加。介于相邻金属氧化物半导体装置的间距(pitch)亦随着缩减以增加装置密度，进而使得于形成接触结构时所露出的金属氧化物半导体装置的间隔物可能于形成接触结构时被部分移除，因而会露出导电栅。
然而，随着金属氧化物半导体装置的特征尺寸的降低，上述的导电栅露出情形为不期望的，于接触结构形成后便可能于导电栅与接触结构间产生短路现象，进而影响了金属氧化物半导体装置的可靠度。
发明内容
有鉴于此，为了克服现有技术的缺陷，本发明提供了一种半导体装置及其制造方法，以解决上述习知问题。
依据一实施例，本发明提供了一种半导体装置，包括：
一半导体基板；一栅极，形成于该半导体基板的一部分上，包括依序堆叠于该半导体基板部分上的一介电层与一导电层；一间隔物，顺性地覆盖该栅极的表面并接触该半导体基板的一部分，包括一氮化硅层以及多个氧化硅层；以及一对源极/漏极区，分别形成于该栅极的对称侧的该半导体基板的一部分内。
依据另一实施例，本发明提供了一种半导体装置的制造方法，包括：
提供一半导体基板；形成一介电层于该半导体基板上；形成一导电层于该半导体基板上，覆盖该介电层的一部分；形成一对轻度掺杂区于该导电层的对称侧的该半导体基板内；形成一间隔物层，顺应地覆盖该导电层与该介电层上；分别形成一保护层于覆盖该导电层的对称侧的一侧壁的该间隔物层的一部分上；施行一蚀刻程序，去除该半导体基板上未被该保护层所覆盖的该间隔物层，形成覆盖该导电层顶面以及部分侧壁的一图案化的间隔物层以及位于该导电层的底部边角的多个开口，所述多个开口分别露出该导电层的该底部边角的一部分；去除该保护层以及未被该导电层所覆盖的该介电层部分；形成一氧化物层于该导电层的底部边角的所述多个开口内，该氧化物层接触该间隔物层与该半导体基板；以及形成一对重度掺杂区于该间隔物层的对称侧的该半导体基板与该轻度掺杂区的一部分内。
本发明可避免元件间的短路情形。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下：
附图说明
图1-图8为一系列剖面示意图，显示了依据本发明的一实施例的一种半导体装置的制造方法；以及
图9为一剖面示意图，显示了依据本发明的另一实施例的一种半导体装置。
其中，附图标记说明如下：
100~半导体基板；
102、102a~介电层；
104~导电层；
104a~第一导电层；
104b~第二导电层；
106~离子布值程序；
108~轻度掺杂区；
110、110a~间隔物层；
112、112a~保护层；
114~蚀刻程序；
116~蚀刻程序；
118~蚀刻程序；
120~热氧化程序；
122、122a~氧化物层；
124~蚀刻程序；
126~离子布值程序；
128~重度掺杂区；
130~导电接触物；
O、P~凹口；
T1、T2~金属氧化物半导体电晶体。
具体实施方式
图1-图8显示了依据本发明的一实施例的一种半导体装置的制造方法，以避免元件间的短路情形。
请参照图1，首先提供一半导体基板100，例如为一P型硅基板，于半导体基板100上则形成有一介电层102以及一导电层104。
如图1所示，介电层102坦覆地形成于半导体基板100的表面上，其包括如二氧化硅的介电材料，而导电层104则为图案化的一导电层，其仅形成于介电层102的一部分上并包括如经掺杂多晶硅(doped polysilicon)的导电材料。接着，施行一离子布值程序106，以布值如砷、磷离子的n型离子至半导体基板100内。在此，离子布值程序106的布值能量约介于4-10KeV，布值剂量约介于4E13-8E13原子/平方公分。
请参照图2，于离子布值程序106施行后，于位于导电层104对称侧的未被导电层104遮蔽的半导体基板100内分别形成了一轻度掺杂区108。接着依序沉积一间隔物层110与一保护层112于基板100上，间隔物层110顺应地覆盖了导电层104与介电层102。于一实施例中，间隔物层110包括如氮化硅的介电材料，并通过如化学气相沉积程序的一沉积工艺所形成，具有介于150-200埃的一厚度。保护层112则包括不同于间隔物层110的介电材料，例如氧化硅层，并通过如化学气相沉积程序的一沉积工艺所形成，具有介于200-400埃的一厚度。
请参照图3，接着施行一蚀刻程序114，以部分去除位于间隔物层110表面上的保护层112，而于间隔物层110邻近导电层104的侧壁部分上留下经图案化的一保护层112a。于一实施例中，蚀刻程序114为使用如CF4、CH2F2、N2、Ar的化学品的一干蚀刻程序。
请参照图4，接着施行一蚀刻程序116，采用保护层112a作为蚀刻掩模，部分去除未被保护层112a所遮蔽的间隔物层110，进而留下大体覆盖导电层104但不接触介电层102的经图案化的一间隔物层110a。
如图4所示，此蚀刻程序116部分去除了邻近导电层104的顶部以及底部处未被保护层112a所覆盖的间隔物层110，进而形成了部分露出导电层104的底部边角的数个凹口O以及图案化的间隔物层110a的顶面与其邻近保护层112a间所定义出的一凹口P。于一实施例中，蚀刻程序116为使用如HF、H3PO4、NH4OH、H2O2的化学品的一湿蚀刻程序。
请参照图5，接着施行一蚀刻程序118，去除保护层112a，留下大体覆盖导电层104但不接触介电层102的图案化的经图案化的一间隔物层110a，其具有大体“ㄇ”形的一剖面轮廓。于一实施例中，上述蚀刻程序118为使用如CF4、C2F2、N2、Ar的化学品的一干蚀刻程序。在此，由于保护层110a与介电层102采用如氧化硅的相同材料，故于上述蚀刻程序118中，亦一并去除未被导电层104所覆盖的介电层102的部分，因而于导电层104的下方留下了经图案化的介电层102a并露出了邻近的图案化介电层102a的半导体基板100的表面，其宽度大体不小于导电层104的宽度。在此，介电层102a与其上的导电层104构成了一金属氧化物半导体电晶体(MOS transistor)的一栅极(gate)。
请参照图6，接着施行一热氧化程序120，自半导体基板100与导电层104的露出表面处成长形成一氧化物层122。如图6所示，氧化物层122填满了先前露出导电层104的底部边角处的凹口O并形成于半导体基板100上。于一实施例中，上述热氧化程序120为使用如H2、O2、N2、Ar等气体的一湿氧化程序或一干氧化程序，所形成的氧化物层122具有介于10-50埃的一水平与垂直厚度。
请参照图7，接着施行一蚀刻程序124，采用图案化的间隔物层110a作为蚀刻掩模，以部分去除未被间隔物层110a所遮蔽的氧化物层122并部分露出了轻度掺杂区108的表面，进而留下填满凹口O(参见图5)的经图案化的氧化物层122a，其大体覆盖凹口O内导电层104与介电层102a侧壁。
请参照图8，接着施行一离子布值程序126，采用图案化的保护层110a作为布值掩模，布值如砷、磷离子的一n型离子至半导体基板100内。在此，离子布值程序106的布值能量约介于5-15KeV，布值剂量约介于6E15-9E15原子/平方公分。于离子布值程序126施行后，于位于保护层110a对称侧未被保护层110a所遮蔽的轻度掺杂区108与半导体基板100内分别形成了一重度掺杂区128。在此，形成于导电层104与介电层102a下方一部分的轻度掺杂区108作为浅掺杂漏极区(LDD region)，而形成于导电层104与介电层102a的对称侧的半导体基板100内的一部分的重度掺杂区128则分别作为一源极/漏极区。接着，接着施行一沉积程序(未显示)，坦覆地沉积一导电材料于半导体基板100上，以覆盖间隔物层110a、氧化物层102a与半导体基板100，并接着针对此导电材料施行一图案化工艺，以形成相互电性绝缘的一导电接触物130于每一重度掺杂区128上并实体接触。
如图8所示，本发明提供了一种半导体装置，其具有一金属氧化物半导体电晶体(MOS transistor)T1及邻近的一导电接触物130的结构，包括：
一半导体基板(例如半导体基板100)；一栅极，形成于该半导体基板的一部分上，包括依序堆叠于该半导体基板的该部分上的一介电层(例如图案化介电层102a)与一导电层(例如导电层104)；一间隔物，顺性地覆盖该栅极的表面并接触该半导体基板的一部分，包括一氮化硅层(例如图案化介电层110a)以及多个氧化硅层(例如氧化物层122a)；以及一对源极/漏极区(例如重度掺杂区128)，分别形成于该栅极的对称侧的该半导体基板的一部分内。
通过如图1-图8所示的制造方法，可确保如图8所示的半导体装置中的金属氧化物半导体电晶体T1内栅极所包括的导电层104于其制造过程中免于露出，进而不会与其邻近的一导电接触物130间产生短路情形，因而可确保此金属氧化物半导体电晶体T1的可靠度。
另外，请参照图9，本发明提供了另一种半导体装置，而图9所示的半导体装置系由修改图8所示的半导体装置所得到，其包括一金属氧化物半导体电晶体T2及邻近的一导电接触物130。在此，两实施例中的相同构件系采用相同标号描述。而基于简化描述目的，于下文中仅描述两实施例中的半导体装置的差异处。
请参照图9，显示了半导体装置中的一金属氧化物半导体电晶体T2，其不同于图8内所示的金属氧化物半导体电晶体T1的处在于，金属氧化物半导体电晶体T2的导电层104系为一复合导电结构，包括接触介电层102a的第一导电层104a以及位于第一导电层104a上的一第二导电层104b。于一实施例中，第一导电层104a包括了经掺杂多晶硅材料，而第二导电层104b则包括了金属材料，例如为钨或氮化钛等金属材料。
同样地，而图9所示的半导体装置亦可采用如图1-图8所示工艺而形成，因而可确保如图9所示的半导体装置中的金属氧化物半导体电晶体T2内栅极所包括的第一导电层104a与第二导电层104b于其制造过程中免于露出，进而不会与其邻近的一导电接触物130间产生短路情形。再者，由于间隔物采用了包括氮化硅与氧化硅的复合结构，因而可调整其内氮化硅材料的应力，而不会使得第二导电层104b内的如氮化钛的金属材料于其制作时穿透其邻近的氮化硅材质的间隔物部分，进而不会与其邻近的一导电接触物130间产生短路情形。如此，便可确保此金属氧化物半导体电晶体T2的可靠度。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定的为准。
Claims (10)
1.一种半导体装置，其特征在于，包括：
一半导体基板；
一栅极，形成于该半导体基板的一部分上，包括依序堆叠于该半导体基板部分上的一介电层与一导电层；
一间隔物，顺性地覆盖该栅极的表面并接触该半导体基板的一部分，包括一氮化硅层以及多个氧化硅层；以及
一对源极/漏极区，分别形成于该栅极的对称侧的该半导体基板的一部分内。
2.根据权利要求1所述的半导体装置，其特征在于，还包括一导电接触物，设置于该半导体基板的一部分上并接触所述源极/漏极区。
3.根据权利要求1所述的半导体装置，其特征在于，该间隔物的该氮化硅层具有一“ㄇ”形剖面，而所述多个氧化硅层则分别形成于该氮化硅层与该半导体基板之间并接触该氮化硅层与该半导体基板。
4.根据权利要求1所述的半导体装置，其特征在于，该导电层包括经掺杂多晶硅。
5.根据权利要求1所述的半导体装置，其特征在于，该导电层包括经掺杂多晶硅与金属。
6.一种半导体装置的制造方法，其特征在于，包括：
提供一半导体基板；
形成一介电层于该半导体基板上；
形成一导电层于该半导体基板上，覆盖该介电层的一部分；
形成一对轻度掺杂区于该导电层的对称侧的该半导体基板内；
形成一间隔物层，顺应地覆盖该导电层与该介电层上；
分别形成一保护层于覆盖该导电层的对称侧的一侧壁的该间隔物层的一部分上；
施行一蚀刻程序，去除该半导体基板上未被该保护层所覆盖的该间隔物层，形成覆盖该导电层顶面以及部分侧壁的一图案化的间隔物层以及位于该导电层的底部边角的数个开口，所述多个开口分别露出该导电层的该底部边角的一部分；
去除该保护层以及未被该导电层所覆盖的该介电层部分；
形成一氧化物层于该导电层的底部边角的所述多个开口内，该氧化物层接触该间隔物层与该半导体基板；以及
形成一对重度掺杂区于该间隔物层的对称侧的该半导体基板与该轻度掺杂区的一部分内。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，更包括形成一导电接触物于该半导体基板的一部分上以接触该重度掺杂区。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，该导电层包括经掺杂多晶硅或经掺杂多晶硅与金属。
9.根据权利要求6所述的半导体装置的制造方法，其特征在于，该蚀刻程序为一湿蚀刻程序。
10.根据权利要求6所述的半导体装置的制造方法，其特征在于，该间隔物层包括氮化硅，该氧化物层包括氧化硅，而该间隔物层与该氧化物层构成了一间隔物。
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