CN107393960A - 垂直场效应晶体管及其制造方法 - Google Patents

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Abstract

本发明构思涉及垂直场效应晶体管及其制造方法。一种制造垂直场效应晶体管的方法提供如下。具有侧壁的鳍结构形成在衬底上。下间隔物、栅极图案和上间隔物分别围绕下侧壁区域、中间侧壁区域和上侧壁区域。下间隔物、栅极图案和上间隔物沿鳍结构的侧壁彼此垂直堆叠。为形成下间隔物，初始间隔物层形成为围绕鳍结构的下侧壁区域；通过使用定向掺杂工艺在初始间隔物中部分地掺杂杂质而在初始间隔物层中形成掺杂区域和未掺杂区域；以及去除初始间隔物层的未掺杂区域使得初始间隔物层的掺杂区域保留以形成下间隔物。

Description

垂直场效应晶体管及其制造方法
技术领域
本发明构思涉及垂直场效应晶体管及其制造方法。
背景技术
对于集成电路应用中的更高密度，已经提出了各种晶体管结构，并且已经发展了其制造工艺以减小诸如晶体管的栅电极和源/漏电极的电路元件的最小特征尺寸。
发明内容
根据本发明构思的一示范性实施方式，一种制造垂直场效应晶体管的方法提供如下。具有侧壁的鳍结构形成在衬底上。侧壁包括下侧壁区域、中间侧壁区域和上侧壁区域。下间隔物、栅极图案和上间隔物分别围绕下侧壁区域、中间侧壁区域和上侧壁区域。下间隔物、栅极图案和上间隔物沿鳍结构的侧壁被垂直堆叠在彼此上。为形成下间隔物，初始间隔物层形成为围绕鳍结构的下侧壁区域；通过使用定向掺杂工艺在初始间隔物层中部分地掺杂杂质而在初始间隔物层中形成掺杂区域和未掺杂区域；并且初始间隔物层的未掺杂区域被去除使得初始间隔物层的掺杂区域保留以形成下间隔物。
根据本发明构思的一示范性实施方式，一种制造垂直场效应晶体管的方法提供如下。具有侧壁的鳍结构形成在衬底上。初始间隔物层形成在鳍结构的侧壁上。下掺杂区域、上掺杂区域和未掺杂区域通过使用定向掺杂工艺形成在初始间隔物层中。初始间隔物层的未掺杂区域覆盖鳍结构的侧壁。下掺杂区域和上掺杂区域分别覆盖衬底与鳍结构的上表面。上掺杂区域使用平坦化工艺去除。未掺杂区域使用各向同性蚀刻工艺去除。在未掺杂区域的去除之后，沟槽形成在下侧壁区域和下掺杂区域之间。填充物图案形成在沟槽中使得填充物图案围绕下侧壁区域。栅极层形成在填充物图案和下掺杂区域上使得栅极层围绕鳍结构的中间侧壁区域。初始上间隔物层形成在栅极层上使得初始上间隔物层围绕鳍结构的上侧壁区域。填充物图案、栅极层和初始上间隔物层沿鳍结构的侧壁垂直堆叠在彼此上。
附图说明
本发明构思的这些和其它特征通过参考附图详细描述其示范性实施方式将变得更加明显，附图中：
图1示出根据本发明构思的一示范性实施方式的垂直鳍场效应晶体管(V-FinFET)的布局；
图2示出沿图1的线A-A'截取的剖面图；
图3是根据本发明构思的一示范性实施方式的制造图2的V-FinFET的流程图；
图4至17示出根据图3的流程图形成的图1的V-FinFET的剖面图；
图18示出沿图1的线A-A'截取的V-FinFET的剖面图；
图19是根据本发明构思的一示范性实施方式的制造图18的V-FinFET的流程图；
图20至23示出根据图19的流程图形成的图1的V-FinFET的剖面图；
图24是具有根据本发明构思的一示范性实施方式制造的V-FinFET的半导体模块；
图25是具有根据本发明构思的一示范性实施方式的V-FinFET的电子系统的框图；以及
图26是具有根据本发明构思的一示范性实施方式制造的V-FinFET的电子系统的框图。
将理解，为了说明的简单和清晰，图中示出的元件不必须按比例绘制。例如，为了清晰，元件中的一些的尺寸相对于其它元件被夸大。此外，在认为适当的情况下，图中附图标记被重复以表示相应的或相似的元件。
尽管一些剖面图(们)的相应俯视图和/或透视图可以不被示出，但是这里示出的器件结构的剖面图(们)为多个器件结构提供支持，所述多个器件结构如同俯视图中示出的那样沿两个不同方向延伸和/或如同透视图中示出的那样在三个不同方向上延伸。所述两个不同的方向可以彼此垂直或可以不彼此垂直。所述三个不同方向可以包括可垂直于所述两个不同方向的第三方向。所述多个器件结构可以集成在相同的电子设备中。例如，当器件结构(例如存储单元结构或晶体管结构)在剖面图中被示出时，电子设备可以包括多个器件结构(例如存储单元结构或晶体管结构)，如同由该电子设备的俯视图示出的那样。所述多个器件结构可以布置成阵列和/或二维图案。
具体实施方式
本发明构思的示范性实施方式将参考附图在以下被详细描述。然而，本发明构思可以以不同的形式被实现，并且不应被解释为限于此处阐述的实施方式。还将理解，当一元件被称为“在”另一元件或衬底“上”时，它可以直接在所述另一元件或衬底上，或者也可以存在居间层。还将理解，当一元件被称为“联接到”或“连接到”另一元件时，它可以直接联接到或连接到所述另一元件，或者也可以存在居间元件。
图1和2示出根据本发明构思的一示范性实施方式的垂直鳍场效应晶体管(V-FinFET)100。图1示出V-FinFET 100的布局。图2示出沿图1的线A-A'截取的剖面图。例如，V-FinFET 100可以包括设置在下源极/漏极(S/D)120A和上源极/漏极(S/D)160A之间的鳍结构140A中的垂直沟道。垂直沟道的沟道长度L可以限定为上间隔物300的下表面与下间隔物200的上表面之间的距离。
在图2中，两个V-FinFET VFET1和VFET2共用栅极图案150、下间隔物200和上间隔物300。位于栅极图案150左侧的第一V-FinFET VFET1包括第一鳍结构140A、第一下S/D120A和第一上S/D 160A。第一V-FinFET VFET1还包括下间隔物200、上间隔物300和设置在其间的栅极图案150。第一鳍结构140A包括由下间隔物200和上间隔物300限定的第一垂直沟道区域VC1。当第一V-FinFET VFET1导通时，沟道可以形成在第一垂直沟道区域VC1中。垂直沟道具有沟道长度L并且是第一鳍结构140A的与栅极图案150重叠的部分。沟道长度L是决定第一V-FinFET VFET1的性能的电参数中的一个。根据一示范性实施方式，V-FinFET中垂直沟道长度L的均匀性可以通过在V-FinFET 100的制造中控制下间隔物200的厚度而实现。
位于栅极图案150右侧的第二V-FinFET VFET2包括第二鳍结构140B、第二下S/D120B和第二上S/D 160B。第二V-FinFET VFET2还包括下间隔物200、上间隔物300和设置在其间的栅极图案150。第二鳍结构140B包括由下间隔物200和上间隔物300限定的第二垂直沟道区域VC2。第二垂直沟道区域VC2具有沟道长度L并且是第二鳍结构140B的与栅极图案150重叠的部分。根据一示范性实施方式，V-FinFET中垂直沟道长度L的均匀性可以通过在V-FinFET 100的制造中控制下间隔物200的厚度而实现。
第一V-FinFET VFET1可以包括插置在栅极图案150和第一鳍结构140A之间的栅极电介质层(这里未示出)。类似地，第二V-FinFET VFET2可以包括插置在栅电极150和第二鳍结构140B之间的栅极电介质层(这里未示出)。
第一鳍结构140A和第二鳍结构140B可以由硅或硅锗合金形成。栅极图案150可以由掺杂的多晶硅或包括钨或铜的金属形成。如果栅极图案150可以由金属形成，则栅极绝缘层可以由高k电介质绝缘材料形成。
第一V-FinFET VFET1可以是N型场效应晶体管(NFET)，并且第二V-FinFET VFET2可以是P型FET(PFET)。本发明构思不限于此。例如，第一V-FET VFET1和第二V-FET VFET2可以为相同类型的晶体管。
第一V-FinFET VFET1还包括第一下S/D电极170A、第一上S/D电极180A和栅电极190。第一下S/D电极170A与第一下S/D 120A接触。第一上S/D电极180A与第一上S/D 160A接触。栅电极190穿透上间隔物300以与栅极图案150接触。
下间隔物200包括填充物图案FP和掺杂区域200P-2。下间隔物200的掺杂区域200P-2可以包括掺杂有硅(Si)、碳(C)或氮(N)原子的硅氧化物。本发明构思不限于此。例如，下间隔物200的掺杂区域200P-2可以包括掺杂有碳(C)原子的硅氮化物(SiN)、掺杂有碳(C)原子的硅硼氮化物(SiBN)或掺杂有碳(C)原子的硅硼碳氮化物(SiBCN)。
填充物图案FP被插置在掺杂区域200P-2与第一鳍结构140A之间以及在掺杂区域200P-2与第二鳍结构140B之间。在一示范性实施方式中，填充物图案FP可以包括硅氧化物、硅氮化物、硅硼氮化物(SiBN)或硅硼碳氮化物(SiBCN)。除填充物图案FP不被掺杂之外，填充物图案FP可以由与掺杂区域200P-2的材料相同的材料形成。在这种情况下，填充物图案FP不包括掺杂在掺杂区域200P-2中的杂质。本发明构思不限于此。例如，填充物图案FP可以由与掺杂区域200P-2的材料不同的材料形成。填充物图案FP的详细描述将参考图12和13进行。
下间隔物200可以包括与上间隔物300的材料不同的材料。例如，下间隔物200可以包括具有包含硅(Si)、碳(C)或氮(N)原子的杂质的掺杂区域200P-2。
在下文中，制造包括第一V-FinFET VFET1和第二V-FinFET VFET2的V-FinFET 100的方法将参考图3至17描述。
图3是根据本发明构思的一示范性实施方式的制造图2的V-FinFET 100的流程图。图4至17示出根据图3的流程图形成的V-FinFET 100的剖面图。
图4示出根据本发明构思的一示范性实施方式在执行图1的步骤100之后形成的鳍结构140A和140B。
鳍结构140A和140B可以使用外延生长工艺形成在衬底110上或通过蚀刻衬底110而形成。衬底110包括由隔离图案130限定的第一S/D区域110A和第二S/D区域110B。当从衬底110之上被观察时，隔离图案130可以围绕第一S/D区域110A和第二S/D区域110B，使得第一S/D区域110A和第二S/D区域110B彼此间隔开。
在一示范性实施方式中，鳍结构140A和140B可以由多晶硅、外延硅或硅锗合金形成。
图5示出根据本发明构思的一示范性实施方式执行步骤105之后形成的第一下S/D120A和第二下S/D 120B。第一下S/D 120A使用第一离子注入工艺形成在第一下S/D区域110A中。第二下S/D 120B使用第二离子注入工艺形成在第二下S/D区域110B中。在图1和2的第一V-FinFET VFET1和第二V-FinFET VFET2是不同类型的晶体管的一示范性实施方式中，第一离子注入工艺和第二离子注入工艺可以使用不同的掺杂剂单独地执行。在图1和2的第一V-FinFET VFET1和第二V-FinFET VFET2是相同类型的晶体管的一示范性实施方式中，第一离子注入工艺和第二离子注入工艺可以使用相同的掺杂剂基本上同时执行。
在一示范性实施方式中，第一下S/D 120A和第二下S/D 120B的底表面高于隔离图案130的底表面。
步骤105可以包括热处理工艺以扩散注入到第一S/D区域110A和第二S/D区域110B中的掺杂剂，使得掺杂剂存在于在第一鳍结构140A和第二鳍结构140B下方的第一下S/D120A和第二下S/D 120B中。
图6示出根据本发明构思的一示范性实施方式执行步骤110之后形成的初始间隔物层200P。
初始间隔物层200P可以使用包括化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺的沉积工艺形成在图5的所得结构上。沉积工艺可以被控制使得初始间隔物层200P以目标厚度T共形地形成在图5的所得结构上。初始间隔物层200P的目标厚度T在其中V-FinFET被形成的区域中可以是均匀的。
初始间隔物层200P可以由包括硅氧化物(SiO2)的氧化物材料形成。本发明构思不限于此。例如，初始间隔物层200P可以由包括硅氮化物(SiN)、硅硼氮化物(SiBN)、硅硼碳氮化物(SiBCN)的氮化物材料或由低k电介质材料形成。
图7示出根据本发明构思的一示范性实施方式在图6的初始间隔物层200P上执行的步骤115的定向掺杂工艺DDP。在定向掺杂工艺DDP中，杂质IP被掺杂在初始间隔物层200P中，使得初始间隔物层200P包括上掺杂区域200P-1、下掺杂区域200P-2和未掺杂区域200P-3。初始间隔物层200P可以被称为掺杂的初始间隔物层。
未掺杂区域200P-3与第一鳍结构140A和第二鳍结构140B的侧壁接触。上掺杂区域200P-1与第一鳍结构140A和第二鳍结构140B的上表面接触。下掺杂区域200P-2与第一下S/D 120A和第二下S/D 120B的上表面以及绝缘图案130的上表面接触。
定向掺杂工艺DDP可以被控制使得杂质IP沿垂直于衬底110的第一方向注入到初始间隔物层200P中。在一示范性实施方式中，在定向掺杂工艺DDP中，杂质IP可以具有到初始间隔物层200P进入的杂质的角度分布(angular distribution)。例如，在定向掺杂工艺DDP中，由虚线圆标记的初始间隔物层200P的底角区域可以由于杂质IP的角度分布而被掺杂。根据角度分布的程度，下掺杂区域200P-2的蚀刻轮廓可以如图10和11所示。例如，如果杂质IP没有角度分布使得杂质IP垂直地注入到初始间隔物层200P中，则掺杂的初始间隔物层200P的蚀刻轮廓可以如图10所示。如果杂质IP具有窄的角度分布至杂质很少地掺杂到未掺杂区域200P-3中的程度，则杂质可以注入在图7的底角区域上，并且掺杂的初始间隔物层200P的蚀刻轮廓可以如图11所示。如图11所示，侧壁200P-2S'的斜度可以取决于杂质的角度分布的程度。角度分布越宽，图11的侧壁200P-2S'的斜度越小；角度分布越窄，图11的侧壁200P-2S'的斜度越大。
上掺杂区域200P-1和下掺杂区域200P-2相对于未掺杂区域200P-3可以具有不同的蚀刻选择性。当初始间隔物层200P由包括硅氧化物(SiO2)的氧化物材料形成时，杂质IP可以包括硅(Si)、碳(C)或氮(N)原子。当初始间隔物层200P由包括硅氮化物(SiN)、硅硼氮化物(SiBN)或硅硼碳氮化物(SiBCN)的氮化物材料形成时，杂质IP可以包括碳(C)。
图8示出根据本发明构思的一示范性实施方式在步骤120之后形成的第一牺牲层SL1。第一牺牲层SL1可以由硅或非晶碳形成。本发明构思不限于此。第一牺牲层SL1的材料可以是在步骤125中相对于掺杂的初始间隔物层200P具有蚀刻选择性的材料。第一牺牲层SL1覆盖掺杂的初始间隔物层200P。
图9示出根据本发明构思的一示范性实施方式在步骤125中上掺杂区域200P-1的去除。上掺杂区域200P-1的去除可以使用包括化学机械抛光(CMP)工艺或回蚀刻工艺的平坦化工艺被执行。例如，上掺杂区域200P-1和第一牺牲层SL1使用CMP工艺被去除直到第一鳍结构140A和第二鳍结构140B的上表面被暴露。在完成CMP工艺之后，初始间隔物层200P的未掺杂区域200P-3也被暴露，并且第一牺牲层SL1保留为凹入的第一牺牲层RSL1。
在一示范性实施方式中，凹入的第一牺牲层RSL1可以使用蚀刻工艺被去除从而暴露未掺杂区域200P-3的侧壁和下掺杂区域200P-2的上表面。
图10和11示出根据本发明构思的一示范性实施方式在步骤130中未掺杂区域200P-3的去除。未掺杂区域200P-3的去除可以使用具有相对于下掺杂区域200P-2具有蚀刻选择性的蚀刻剂的蚀刻工艺进行。例如，未掺杂区域200P-3可以使用包括湿蚀刻工艺或等离子体蚀刻工艺的各向同性蚀刻工艺去除。当未掺杂区域200P-3由硅氧化物(SiO2)形成时，HF可以用作蚀刻剂。对于由硅氮化物形成的未掺杂区域200P-3，HF或H3PO4可以用作蚀刻剂。
在图10和11中，去除未掺杂区域200P-3之后下掺杂区域200P-2具有有不同斜度的侧壁。图10中的侧壁200P-2S的斜度大于图11中的侧壁200P-2S'的斜度。根据参考图7描述的定向掺杂工艺DDP中进入的杂质IP的角度分布，侧壁200P-2S和200P-2S'是不同的。角度分布越宽，图11的侧壁200P-2S'的斜度越小；角度分布越窄，图11的侧壁200P-2S'的斜度越大。
未掺杂区域200P-3的去除留下形成在下掺杂区域200P-2和第一鳍结构140A之间以及在下掺杂区域200P-2和第二鳍结构140B之间的空的空间ES。空的空间ES可以称为沟槽。
图12示出根据本发明构思的一示范性实施方式在执行步骤135之后形成的第二牺牲层SL2。第二牺牲层SL2可以由硅氧化物或硅氮化物形成。
第二牺牲层SL2的形成可以使用沉积工艺执行。在沉积工艺中，第二牺牲层SL2可以共形地沉积在图10和11的所得结构上，填充图10和11的沟槽ES。为了描述的方便，步骤130之后的工艺可以关于图10的所得结构被描述。根据一示范性实施方式，步骤130之后的工艺可以应用于图11的所得结构。
第二牺牲层SL2完全填充沟槽ES，覆盖下掺杂区域200P-1和鳍结构140A和140B。
图13示出根据本发明构思的一示范性实施方式在步骤140中第二牺牲层SL2的去除。第二牺牲层SL2的去除可以使用各向同性蚀刻工艺执行至牺牲层SL2保留在下掺杂区域200P-2和第一鳍结构140A之间以及在下掺杂区域200P-2和第二鳍结构140B之间的图10的沟槽ES中的程度。保留在沟槽ES中的牺牲层SL2可以称为图2的填充物图案FP。
填充物图案FP是在第二牺牲层被各向同性地蚀刻之后第二牺牲层SL2的剩余部分。填充物图案FP的上表面与下掺杂区域200P-2的上表面共平面。
填充物图案FP和下掺杂区域200P-1的组合结构可以被称为初始下间隔物层200C。在后续工艺中初始下间隔物层200C将被图案化以形成图2的下间隔物200。
根据一示范性实施方式，初始下间隔物层200C包括下掺杂区域200P-2和填充物图案FP。在这种情况下，硅(Si)、碳(C)或氮(N)原子的杂质存在于掺杂区域200P-2中，而硅(Si)、碳(C)或氮(N)原子的杂质不存在于填充物图案FP中。
图14示出根据本发明构思的一示范性实施方式在步骤145被形成之后形成的栅极层150L。栅极层150L可以包括掺杂的多晶硅或包含钨(W)或铜(Cu)的金属。如果栅极层150L可以由金属形成，则扩散阻挡层和/或粘合剂层(这里未示出)可以形成在栅极层150L之下。
图15示出根据本发明构思的一示范性实施方式在执行步骤150之后形成的初始上间隔物层300P。
在一示范性实施方式中，初始上间隔物层300P可以包括硅氧化物或硅氮化物。在一示范性实施方式中，初始上间隔物层300P可以形成为覆盖鳍结构140A和140B的上表面，然后包括CMP工艺或回蚀刻工艺的平坦化工艺可以被应用使得初始上间隔物层300P具有与鳍结构140A和140B的上表面共平面的上表面。
在一示范性实施方式中，鳍结构140A和140B由沿着鳍结构140A和140B的侧壁垂直堆叠的初始下间隔物层200C、栅极层150L和初始上间隔物层300P围绕。当从衬底110之上被观察时，初始上间隔物层300P可以围绕鳍结构140A和140B。例如，初始下间隔物层200C围绕第一鳍结构140A的下侧壁区域140A-1；栅极层150L围绕第一鳍结构140A的中间侧壁区域140A-2；并且初始上间隔物层300P围绕第一鳍结构140A的上侧壁区域140A-3。初始下间隔物层200C、栅极层150L和初始上间隔物层300P以与关于第一鳍结构140A描述的相同的方式围绕第二鳍结构140B。
图16示出根据本发明构思的一示范性实施方式在执行步骤155之后形成的上S/D。第一上S/D 160A和第二上S/D 160B可以使用鳍结构140A和140B的上表面作为籽晶层被外延形成。为了用掺杂剂掺杂第一上S/D 160A和第二上S/D 160B，可以在第一上S/D 160A和第二上S/D 160B上执行离子注入工艺。如果图2的第一V-FinFET VFET1和第二V-FinFETVFET2是相同的类型，则离子注入工艺可以同时应用到第一上S/D 160A和第二上S/D160B。如果图2的第一V-FinFET VFET1和第二V-FinFET VFET2是不同的类型，则离子注入工艺可以单独地应用到第一上S/D 160A和第二上S/D160B的每个。
图17示出根据本发明构思的一示范性实施方式在执行步骤160之后形成的电极170A、170B、180A、180B和190。图16的所得结构可以被图案化以从图16的栅极层150L、初始下间隔物层200C和初始上间隔物层300P分别形成栅极图案150、下间隔物200和上间隔物300。在图案化之后，绝缘层400可以被形成以覆盖栅极图案150、下间隔物200和上间隔物300、以及下S/D 120A、120B和上S/D 160A、160B。接触孔可以被形成为通过绝缘层400以暴露下S/D 120A、120B和上S/D 160A、160B。电极170A、170B、180A和180B形成在接触孔内以分别与下S/D 120A、120B和上S/D 160A、160B接触。另一接触孔可以被形成为通过绝缘层400和上间隔物300以暴露栅极图案150。公共栅电极190形成在所述另一接触孔内以与栅极图案150接触。
在一示范性实施方式中，初始下间隔物层200C、栅极层150L和初始上间隔物层300P的图案化可以在上S/D 160A和160B的形成之前执行。
在下文中，包括第一V-FinFET VFET1'和第二V-FinFET VFET2'的V-FinFET 100'以及制造包括第一V-FinFET VFET1'和第二V-FinFET VFET2'的V-FinFET 100'的方法将参考图18至22被描述。
图18示出根据本发明构思的一示范性实施方式的V-FinFET 100'的剖面图。V-FinFET 100'的剖面图可以沿图1的线A-A'截取。为了描述的方便，将省略与以上实施方式中相同元件的描述。
V-FinFET 100'包括上间隔物300和下间隔物200'。下间隔物200'包括填充物图案FP、第二初始间隔物层200P'-B的下部200P'-B2和第一初始间隔物层200P'-A的下部200P'-A2。根据一示范性实施方式，下间隔物200'可以具有预定厚度，该预定厚度在衬底110上与V-FinFET 100'同时形成的V-FinFET中是均匀的。
填充物图案FP可以由硅氧化物或硅氮化物形成；第二初始间隔物层200P'-B的下部200P'-B2可以由包括SiO2或SiGeO的硅氧化物或者包括SiN、SiGeN或SiON的硅氮化物形成；并且下部200P'-A2可以由SiO2、SiN、SiBCN或SiOCN形成。
参考图19-23，图18的V-FinFET 100'的制造方法将被描述。
图19是根据本发明构思的一示范性实施方式制造图18的V-FinFET 100'的流程图。图20-23示出根据图19的流程图形成的V-FinFET 100'的剖面图。为了描述的方便，将省略与以上示范性实施方式相同的步骤和元件。
图20示出根据一示范性实施方式在执行步骤110'之后形成的初始间隔物层200P'。在执行步骤110'之前，图19的步骤100和105如参考图3至5描述地被执行。
初始间隔物层200P'包括第一初始间隔物层200P'-A和第二初始间隔物层200P'-B。第一初始间隔物层200P'-A形成在执行步骤105之后形成的图4的所得结构上。第一初始间隔物层200P'-A可以由通过使用CVD工艺或ALD工艺沉积的SiO2、SiN、SiBCN或SiOCN形成。第一初始间隔物层200P'-A的厚度可以小于约1纳米(nm)。
第二初始间隔物层200P'-B形成在第一初始间隔物层200P'-A上。第二初始间隔物层200P'-B可以由通过使用CVD工艺或ALD工艺沉积的Si、SiGe或SiO2形成。第二初始间隔物层200P'-B的厚度可以为约3nm至约6nm。
图21示出根据一示范性实施方式在图20的初始间隔物层200P'上执行的步骤115'中的定向氧化工艺DOP。本发明构思不限于此。例如，可以在图20的初始间隔物层200P'上定向地执行氮化工艺。氮化工艺可以被称为定向氮化工艺DNP。
第一初始间隔物层200P'-A包括上部200P'-A1、下部200P'-A2和中部200P'-A3。第一初始间隔物层200P'-A可以用于在定向氧化工艺DOP或定向氮化工艺DNP中保护鳍结构140A和140B。
在定向氧化工艺DOP中，离子化的气体IG可以在垂直于衬底110的方向上撞击在第二初始间隔物层200P'-B上，使得第二初始间隔物层200P'-B的上区域200P'-B1和第二初始间隔物层200P'-B的下区域200P'-B2接收比第二初始间隔物层200P'-B的侧壁区域200P'-B3接收的离子化的气体IG更多的离子化的气体IG。因此，上区域200P'-B1和下区域200P'-B2由于进入的离子化的气体IG的差别而比侧壁区域200P'-B3更厚。例如，图20的第二初始间隔物层200P'-B根据第二初始间隔物层200P'-B的区域被不同量地氧化。第二初始间隔物层200P'-B的上区域200P'-B1和下区域200P'-B2可以被完全氧化，并且侧壁区域200P'-B3可以被部分地氧化，使得侧壁区域200P'-B3包括氧化部分200P'-B3-A和剩余部分200P'-B3-B。
定向氧化工艺DOP可以包括离子化的氧气作为离子化的气体IG，其中所述离子化的氧气是通过离子化氧气得到的产物。离子化的氧气IG可以通过衬底偏置(substratebias)而具有方向性，或者可以被准直(collimated)以具有对衬底110的方向性。使用衬底偏置的被偏置的等离子体工艺可以被应用于定向氧化工艺DOP，或者使用准直的离子化的气体的气体团簇离子束(GCIB)工艺可以被应用于定向氧化工艺DOP。
在定向氮化工艺DNP中，离子化的气体IG可以具有包括N2 +或NF3 +的离子化的氮气作为离子化的气体，其中所述离子化的氮气是通过离子化氮气得到的产物。离子化的氮气IG可以通过衬底偏置而具有方向性，或者可以被准直以具有对衬底110的方向性。使用衬底偏置的被偏置的等离子体工艺可以被应用于定向氮化工艺DNP，或者使用准直的离子化的气体的气体团簇离子束(GCIB)工艺可以被应用于定向氮化工艺DNP。
在定向氮化工艺DNP中，第二初始间隔物层200P'-B的上区域200P'-B1和第二初始间隔物层200P'-B的下区域200P'-B2接收比第二初始间隔物层200P'-B的侧壁区域200P'-B3接收的离子化的气体IG更多的离子化的气体IG。因此，通过在氮化反应的量上的差异，上区域200P'-B1和下区域200P'-B2比侧壁区域200P'-B3更厚。例如，图20的第二初始间隔物层200P'-B根据第二初始间隔物层200P'-B的区域被不同量地氮化。第二初始间隔物层200P'-B的上区域200P'-B1和下区域200P'-B2可以被全部地氮化，并且侧壁区域200P'-B3可以被部分地氮化，使得侧壁区域200P'-B3包括氮化部分200P'-B3-A和剩余部分200P'-B3-B。
图22示出根据本发明构思的一示范性实施方式使用图19的步骤120和125的上区域200P'-B1的去除。使用包括CMP工艺或回蚀刻工艺的平坦化工艺，上区域200P'-B1和在上区域200P'-B1之下的第一初始间隔物层200P'-A可以被去除直到鳍结构140A和140B的上表面被暴露。
图23示出根据本发明构思的一示范性实施方式在步骤130'中侧壁区域200P'-B3的去除。
使用包括湿蚀刻工艺和等离子体蚀刻工艺的各向同性蚀刻工艺，侧壁区域200P'-B3被去除。在这种情况下，侧壁区域200P'-B3的去除在鳍结构140A和140B与200P'-A2和200P'-B2的组合结构之间留下沟槽ES。在蚀刻工艺中，HF或H3PO4可以用作蚀刻剂以去除硅氧化物或硅氮化物，并且CCl4或HCl可以用作蚀刻剂以去除由Si或SiGe形成的剩余部分200P'-B3-B。
在下文中，步骤135至160可以应用于图21的所得结构以形成图18的V-FinFET100'。
图24是具有根据本发明构思的一示范性实施方式制造的V-FinFET的半导体模块。
参考图24，半导体模块500包括包含V-FinFET的半导体器件530。半导体器件530可以根据本发明构思的一示范性实施方式形成。半导体器件530被安装在半导体模块衬底510上。半导体模块500还包括安装在半导体模块衬底510上的微处理器520。输入/输出端子540设置在半导体模块衬底510的至少一侧上。半导体模块500可以包括在存储卡或固态驱动(SSD)中。
图25是具有根据本发明构思的一示范性实施方式的V-FinFET的电子系统的框图。
参考图25，根据本发明构思的一示范性实施方式制造的V-FinFET可以包括在电子系统600中。电子系统600包括主体610、微处理器单元620、电源630、功能单元640和显示控制器单元650。主体610可以包括具有印刷电路板(PCB)等的系统板或母板。微处理器单元620、电源630、功能单元640和显示控制器单元650安装在或设置在主体610上。显示单元660可以被堆叠在主体610的上表面上。例如，显示单元660设置在主体610的表面上，显示由显示控制器单元650处理的图像。电源630从外部电源接收恒定电压，产生各种电压等级以将电压施加到微处理器单元620、功能单元640、显示控制器单元650等。微处理器单元620从电源630接收电压以控制功能单元640和显示单元660。功能单元640可以执行电子系统600的各种功能。例如，当电子系统600是诸如蜂窝电话等的移动电子产品时，功能单元640可以包括各种部件以执行无线通信功能，诸如拨号、通过与外部装置670通信到显示单元660的视频输出或到扬声器的语音输出，并且当包括相机时，它可以用作图像处理器。在一示范性实施方式中，如果电子系统600连接到存储卡以扩展存储容量，则功能单元640可以用作存储卡控制器。功能单元640可以通过有线或无线通信单元680与外部装置670交换信号。此外，当电子系统600需要通用串行总线(USB)以扩展功能时，功能单元640可以用作接口控制器。功能单元640可以包括根据本发明构思的一示范性实施方式制造的V-FinFET。
图26是具有根据本发明构思的一示范性实施方式制造的V-FinFET的电子系统的框图。
参考图26，电子系统700可以包括在移动装置或计算机中。例如，电子系统700包括存储系统712、微处理器714、随机存取存储器(RAM)716和配置为使用总线720执行数据通信的用户接口718。微处理器714可以编程并控制电子系统700。RAM 716可以用作微处理器714的操作存储器。例如，微处理器714或RAM 716可以包括根据本发明构思的一示范性实施方式制造的V-FinFET。
微处理器714、RAM 716和/或其它部件可以被装配在单个封装内。用户接口718可以用于将数据输入到电子系统700或者从电子系统700输出数据。存储系统712可以存储微处理器714的操作代码、由微处理器714处理的数据或从外部接收的数据。存储系统712可以包括控制器和存储器。
尽管本发明构思已经参考其示范性实施方式被示出和描述，但是对本领域普通技术人员来说将是明显的，可以在此进行在形式和细节上的各种变化而不背离如由所附权利要求限定的本发明构思的精神和范围。
本申请要求享有2016年4月29日在美国专利商标局提交的美国临时专利申请第62/329,524号和第62/329,577号以及2016年8月5日在美国专利商标局提交的美国非临时专利申请第15/229,881号的权益，其公开内容通过引用其全文在此合并。

Claims (20)

1.一种制造垂直场效应晶体管的方法，包括：
在衬底上形成具有侧壁的鳍结构，其中所述侧壁包括下侧壁区域、中间侧壁区域和上侧壁区域；
形成分别围绕所述下侧壁区域、所述中间侧壁区域和所述上侧壁区域的下间隔物、栅极图案和上间隔物；
其中所述下间隔物、所述栅极图案和所述上间隔物沿所述鳍结构的所述侧壁垂直地堆叠在彼此上，以及
其中所述下间隔物的所述形成包括：
形成围绕所述鳍结构的所述侧壁的初始间隔物层；
通过使用定向掺杂工艺在所述初始间隔物层中部分地掺杂杂质而在所述初始间隔物层中形成掺杂区域和未掺杂区域；以及
去除所述初始间隔物层的所述未掺杂区域，使得所述初始间隔物层的所述掺杂区域保留以形成所述下间隔物。
2.如权利要求1所述的方法，
其中所述初始间隔物层的所述未掺杂区域与所述鳍结构的所述侧壁接触，以及
其中所述掺杂区域包括与所述鳍结构的上表面接触的上掺杂区域和与所述衬底接触的下掺杂区域。
3.如权利要求2所述的方法，还包括：
在具有所述掺杂区域和所述未掺杂区域的所述初始间隔物层上形成第一牺牲层；以及
通过使用平坦化工艺去除所述第一牺牲层与所述上掺杂区域的堆叠结构。
4.如权利要求2所述的方法，
其中所述未掺杂区域的所述去除通过各向同性蚀刻工艺执行，以及其中在所述未掺杂区域的所述去除之后，沟槽形成在所述鳍结构的所述下侧壁区域和所述初始间隔物层的所述下掺杂区域之间并且围绕所述下侧壁区域。
5.如权利要求4所述的方法，还包括：
形成第二牺牲层使得所述第二牺牲层完全填充所述沟槽；以及
各向同性地蚀刻所述第二牺牲层以形成插置在所述鳍结构的所述下侧壁区域与所述下掺杂区域之间的填充物图案，
其中所述填充物图案是在各向同性地蚀刻所述第二牺牲层之后所述第二牺牲层的剩余部分。
6.如权利要求5所述的方法，
其中所述填充物图案的上表面与所述下掺杂区域的上表面共平面。
7.如权利要求5所述的方法，
其中所述第二牺牲层由硅氧化物或硅氮化物形成。
8.如权利要求1所述的方法，
其中所述初始间隔物层由硅氧化物形成，以及
其中所述杂质包括硅(Si)、碳(C)或氮(N)原子。
9.如权利要求1所述的方法，
其中所述杂质包括离子化的氧气或包含N2 +或NF3 +的离子化的氮气。
10.如权利要求1所述的方法，
其中所述初始间隔物层由硅氮化物(SiN)、硅硼氮化物(SiBN)或硅硼碳氮化物(SiBCN)形成，以及
其中所述杂质包括碳(C)。
11.如权利要求1所述的方法，还包括：
在所述衬底中形成下源极/漏极使得所述下源极/漏极与所述鳍结构接触；以及
在所述鳍结构的上表面上形成上源极/漏极使得所述上源极/漏极与所述鳍结构的所述上表面接触。
12.如权利要求11所述的方法，还包括：
在所述下源极/漏极上形成第一源/漏电极；
在所述上源极/漏极上形成第二源/漏电极；以及
形成栅电极使得所述栅电极穿透所述上间隔物以与所述栅极图案接触。
13.一种制造垂直场效应晶体管的方法，包括：
在衬底上形成具有侧壁的鳍结构，其中所述侧壁包括下侧壁区域、中间侧壁区域和上侧壁区域；
在所述鳍结构的所述侧壁上形成初始间隔物层；
通过使用定向掺杂工艺在所述初始间隔物层中形成下掺杂区域、上掺杂区域和未掺杂区域，其中所述初始间隔物层的所述未掺杂区域覆盖所述鳍结构的所述侧壁，所述下掺杂区域覆盖所述衬底，并且所述上掺杂区域覆盖所述鳍结构的上表面；
使用平坦化工艺去除所述上掺杂区域；
使用各向同性蚀刻工艺去除所述未掺杂区域，其中在所述未掺杂区域的所述去除之后，沟槽形成在所述下侧壁区域和所述下掺杂区域之间；
在所述沟槽中形成填充物图案使得所述填充物图案围绕所述下侧壁区域；
在所述填充物图案和所述下掺杂区域上形成栅极层使得所述栅极层围绕所述鳍结构的所述中间侧壁区域；以及
在所述栅极层上形成初始上间隔物层使得所述初始上间隔物层围绕所述鳍结构的所述上侧壁区域，
其中所述填充物图案、所述栅极层和所述初始上间隔物层沿所述鳍结构的所述侧壁垂直堆叠。
14.如权利要求13所述的方法，
其中所述下掺杂区域和所述上掺杂区域由掺杂有包括硅(Si)、碳(C)或氮(N)原子的杂质的硅氧化物形成。
15.如权利要求13所述的方法，
其中所述下掺杂区域和所述上掺杂区域由掺杂有碳(C)原子的硅氮化物(SiN)、掺杂有碳(C)原子的硅硼氮化物(SiBN)或掺杂有碳(C)原子的硅硼碳氮化物(SiBCN)形成。
16.如权利要求13所述的方法，
其中用于形成所述下掺杂区域和所述上掺杂区域的杂质包括离子化的氧气或包含N2 +或NF3 +的离子化的氮气。
17.一种垂直场效应晶体管，包括：
在衬底上具有侧壁的鳍结构，其中所述侧壁包括下侧壁区域、中间侧壁区域和上侧壁区域；
围绕所述鳍结构的所述下侧壁区域的下间隔物；
围绕所述鳍结构的所述中间侧壁区域的栅极图案；
围绕所述鳍结构的所述上侧壁区域的上间隔物，
其中所述下间隔物由与所述上间隔物的材料不同的材料形成，以及
其中所述下间隔物、所述栅极图案和所述上间隔物沿所述鳍结构的所述侧壁垂直堆叠。
18.如权利要求17所述的垂直场效应晶体管，
其中所述下间隔物包括填充物图案和掺杂区域，以及
其中所述填充物图案插置在所述下间隔物的所述掺杂区域和所述鳍结构的所述下侧壁区域之间。
19.如权利要求17所述的垂直场效应晶体管，
其中所述不同的材料包括作为杂质的硅(Si)、碳(C)或氮(N)原子。
20.如权利要求17所述的垂直场效应晶体管，还包括：
下源极/漏极，其被设置在所述衬底中使得所述下源极/漏极与所述鳍结构的下表面接触；以及
上源极/漏极，其被设置在所述鳍结构的上表面上使得所述上源极/漏极与所述鳍结构的所述上表面接触。
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