CN102280479A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102280479A
CN102280479A CN2011101128704A CN201110112870A CN102280479A CN 102280479 A CN102280479 A CN 102280479A CN 2011101128704 A CN2011101128704 A CN 2011101128704A CN 201110112870 A CN201110112870 A CN 201110112870A CN 102280479 A CN102280479 A CN 102280479A
Authority
CN
China
Prior art keywords
semiconductor
film
layer
metal
high concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011101128704A
Other languages
English (en)
Other versions
CN102280479B (zh
Inventor
舛冈富士雄
中村广记
新井绅太郎
工藤智彦
姜禹
崔敬仁
李伊索
李翔
陈智贤
沈南胜
布里日捏兹索夫·维拉地米尔
布德哈拉久·卡维沙·戴维
星拿伐布
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Japan Ltd filed Critical Unisantis Electronics Japan Ltd
Publication of CN102280479A publication Critical patent/CN102280479A/zh
Application granted granted Critical
Publication of CN102280479B publication Critical patent/CN102280479B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Abstract

本发明公开了一种半导体器件及其制造方法。半导体器件具备：平面状硅层上的柱状硅层；形成于柱状硅层的底部区域的第1n+型硅层；形成于柱状硅层的上部区域的第2n+型硅层；形成于第1及第2n+型硅层之间的沟道区域周围的栅极绝缘膜；具有形成于栅极绝缘膜周围的第1金属硅化合物层的栅极电极；形成于栅极电极与平面状硅层之间的绝缘膜；形成于柱状硅层的上部侧壁的绝缘膜边壁；形成于平面状硅层的第2金属硅化合物层；及形成于第2n+型硅层上的接触部。

Description

半导体器件及其制造方法
本案根据2010年6月9日所申请的美国专利临时申请61/352,961号、及2010年6月9日所申请的日本专利申请第2010-132488号主张优先权，该申请所揭示的所有内容于此参照引用。
技术领域
本发明涉及一种半导体器件及其制造方法，并且还涉及一种环绕式栅极晶体管(Surrounding Gate Transistor，SGT)及其制造方法。
背景技术
半导体集成电路中，尤以使用MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管的集成电路已朝高集成化迈进。随着半导体集成电路的高集成化，集成电路中所使用的MOS晶体管，其微细化也进展至纳米(nano)领域。然而，当MOS晶体管的微细化进展时，泄漏(leak)电流的抑制会变得困难。此外，也有为了确保MOS晶体管的动作所需的电流量而无法缩小电路的占有面积的问题。为了解决此种问题，乃提出一种将源极、栅极、漏极相对于衬底呈垂直方向配置，由栅极包围柱状半导体层的构造的环绕式栅极晶体管(参照例如日本特开平2-71556号)。
在MOS晶体管中，已知有在成为栅极电极、源极及漏极的高浓度硅层，形成由金属与硅的化合物所形成的化合物层。通过在高浓度硅层上形成厚的金属硅化合物层，可使高浓度硅层更为低电阻化。在SGT中，也通过在成为栅极电极、源极及漏极的高浓度硅层上形成厚的金属硅化合物层，可使成为栅极电极、源极、漏极的高浓度硅层更为低电阻化。
然而，当在柱状硅层上部的高浓度硅层上形成厚的金属硅化合物层时，会有金属硅化合物层形成为钉齿(spike)状的可能。当金属硅化合物层形成为钉齿状时，该钉齿状金属硅化合物层不仅会到达形成于柱状硅层上部的高浓度硅层，还会到达该高浓度硅层下的沟道(channel)部。由此，SGT即难以作为晶体管而动作。
上述现象可通过将形成于柱状硅层上部的高浓度硅层增厚来避免。换言之，只要将高浓度硅层形成较形成为钉齿状的金属硅化合物层为厚即可。然而，由于高浓度硅层的电阻与其长度成比例，因此当将形成于柱状硅层上部的高浓度硅层增厚时，高浓度硅层的电阻就会增加。因此，难以达到高浓度硅层的低电阻化。
此外，在柱状硅层上部的高浓度硅层上形成金属硅化合物层时，所形成的金属硅化合物层的厚度会有随着柱状硅层的直径变小而增厚的现象。当柱状硅层的直径变小，且形成于柱状硅层上的金属硅化合物层的厚度变厚时，会在形成于柱状硅层的上部的高浓度硅层与沟道部的接合部分，形成金属硅化合物层。此即成为泄漏电流的原因。
上述现象可通过将形成于柱状硅层上部的高浓度硅层增厚来避免。换言之，只要将高浓度硅层形成较随着柱状硅层的直径变小而变厚的金属硅化合物层还厚即可。然而，如上所述，由于高浓度硅层的电阻与其长度成比例，因此当将形成于柱状硅层上部的高浓度硅层增厚时，高浓度硅层的电阻即增加，而使低电阻化变得困难。
发明内容
(发明所欲解决的问题)
通常，在MOS晶体管中，形成于成为栅极电极、源极及漏极的高浓度硅层上的金属硅化合物层，硅在相同步骤中形成。与MOS晶体管相同，在SGT中，形成于成为栅极电极、源极及漏极的高浓度硅层上的金属硅化合物层，也在相同步骤中形成。因此，在SGT中，于成为栅极电极、源极及漏极的高浓度硅层的任一层形成厚的金属硅化合物层时，会在成为栅极电极、源极及漏极的高浓度硅层所有层形成金属硅化合物层。如上所述，在柱状半导体层上形成金属硅化合物层时，金属硅化合物层形成为钉齿状。因此，需将形成于柱状硅层上部的高浓度硅层形成较厚，以避免该钉齿状金属硅化合物层到达沟道区域。结果，该高浓度硅层的电阻就会增大。
在SGT的栅极电极中，大多以与形成该栅极电极的材质相同材质来进行栅极配线。因此，通过在栅极电极及栅极配线形成金属硅化合物层为较厚，使栅极电极及栅极配线为低电阻化。借此，可达成SGT的高速动作。此外，在SGT中，也大多使用配置于柱状硅层下的平面状硅层来进行配线。因此，通过在与该平面状硅层相同层形成金属硅化合物层为较厚以与该平面状硅层一体化，使平面状硅层为低电阻化，可达成SGT的高速动作。
另一方面，由于SGT的柱状硅层上部的高浓度硅层与接触部(contact)直接连接，因此难以在该柱状硅层上部的高浓度硅层进行配线。因此，金属硅化合物层会形成于接触部与高浓度硅层之间。由于电流流通于该金属硅化合物层的厚度方向，因此柱状硅层上部的高浓度硅层与金属硅化合物层的厚度对应而低电阻化。
如前所述，为了在柱状硅层上部形成金属硅化合物层为较厚，只有将形成于柱状硅层上部的高浓度硅层形成为较厚。然而，由于高浓度硅层的电阻与其长度成比例，因此当将高浓度硅层增厚时，高浓度硅层的电阻会增大。结果，难以达成高浓度硅层的低电阻化。
此外，与MOS晶体管相同，会有随着SGT的微细化，在多层配线间产生寄生电容，因而使得晶体管的动作速度降低的问题。
(解决问题的手段)
本发明有鉴于上述问题而研发，其目的在提供一种具有良好特性而且实现微细化的半导体器件及其制造方法。
为了达成上述目的，本发明的第1实施例的半导体器件的特征为具备：
第1平面状半导体层；
第1柱状半导体层，形成于该第1平面状半导体层上；
第1高浓度半导体层，形成于该第1柱状半导体层的下部区域与所述第1平面状半导体层；
第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围该第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1栅极电极，以包围该第1栅极绝缘膜的方式形成于该第1栅极绝缘膜上；
第1绝缘膜，形成于该第1栅极电极与所述第1平面状半导体层之间；
第1绝缘膜边壁(side wall)，与所述第1栅极电极的上表面及所述第1柱状半导体层的上部侧壁相接，且以包围该第1柱状半导体层的所述上部区域的方式形成；
第2金属半导体化合物层，以与所述第1高浓度半导体层相接的方式形成于与所述第1平面状半导体层相同的层；及
第1接触部，形成于所述第2高浓度半导体层上；
所述第1接触部与所述第2高浓度半导体层直接连接；
所述第1栅极电极具备第1金属半导体化合物层。
优选为还具备形成于所述第1接触部与所述第2高浓度半导体层之间的第5金属半导体化合物层；
该第5金属半导体化合物层的金属为与所述第1金属半导体化合物层的金属及所述第2金属半导体化合物层的金属不同种类的金属。
优选为所述第1栅极电极还具备形成于所述第1栅极绝缘膜与所述第1金属半导体化合物层之间的第1金属膜。
为了达成上述目的，本发明的第2实施例的半导体器件具备第1晶体管与第2晶体管；
该第1晶体管具备：
第1平面状半导体层；
第1柱状半导体层，形成于该第1平面状半导体层上；
第2导电型第1高浓度半导体层，形成于该第1柱状半导体层的下部区域与所述第1平面状半导体层；
第2导电型第2高浓度半导体层，形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围该第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1栅极电极，以包围该第1栅极绝缘膜的方式形成于该第1栅极绝缘膜上；
第1绝缘膜，形成于该第1栅极电极与所述第1平面状半导体层之间；
第1绝缘膜边壁，与所述第1栅极电极的上表面及所述第1柱状半导体层的上部侧壁相接，且以包围该第1柱状半导体层的所述上部区域的方式形成；
第2金属半导体化合物层，以与所述第1高浓度半导体层相接的方式形成于与所述第1平面状半导体层相同的层；及
第1接触部，形成于所述第2高浓度半导体层上；
所述第2晶体管具备：
第2平面状半导体层；
第2柱状半导体层，形成于该第2平面状半导体层上；
第1导电型第3高浓度半导体层，形成于该第2柱状半导体层的下部区域与所述第2平面状半导体层；
第1导电型第4高浓度半导体层，形成于所述第2柱状半导体层的上部区域；
第2栅极绝缘膜，以包围该第2柱状半导体层的方式形成于所述第3高浓度半导体层与所述第4高浓度半导体层之间的所述第2柱状半导体层的侧壁；
第2栅极电极，以包围该第2栅极绝缘膜的方式形成于该第2栅极绝缘膜上；
第2绝缘膜，形成于该第2栅极电极与所述第2平面状半导体层之间；
第2绝缘膜边壁，与所述第2栅极电极的上表面及所述第2柱状半导体层的上部侧壁相接，且以包围该第2柱状半导体层的所述上部区域的方式形成；
第4金属半导体化合物层，以与所述第3高浓度半导体层相接的方式形成于与所述第2平面状半导体层相同的层；及
第2接触部，形成于所述第4高浓度半导体层上；
所述第1接触部与所述第2高浓度半导体层直接连接；
所述第2接触部与所述第4高浓度半导体层直接连接；
所述第1栅极电极具备第1金属半导体化合物层；
所述第2栅极电极具备第3金属半导体化合物层。
优选为还具备：
第5金属半导体化合物层，形成于所述第1接触部与所述第2高浓度半导体层之间；及
第6金属半导体化合物层，形成于所述第2接触部与所述第4高浓度半导体层之间；
所述第5金属半导体化合物层的金属为与所述第1金属半导体化合物层的金属及所述第2金属半导体化合物层的金属不同种类的金属；
所述第6金属半导体化合物层的金属为与所述第3金属半导体化合物层的金属及所述第4金属半导体化合物层的金属不同种类的金属。
优选为所述第1栅极电极还具备形成于所述第1栅极绝缘膜与所述第1金属半导体化合物层之间的第1金属膜；
所述第2栅极电极还具备形成于所述第2栅极绝缘膜与所述第3金属半导体化合物层之间的第2金属膜。
尤佳为所述第1栅极绝缘膜与所述第1金属膜由将所述第1晶体管作成增强(enhancement)型的材料所形成；
所述第2栅极绝缘膜与所述第2金属膜由将所述第2晶体管作成增强型的材料所形成。
为了达成上述目的，本发明的第3实施例的半导体器件的制造方法，用以制造所述第1实施例的半导体器件的方法；
该半导体器件的制造方法具备：
准备构造体的步骤，该构造体具有：所述第1平面状半导体层；所述第1柱状半导体层，形成于该第1平面状半导体层上且于上面形成有硬掩模(hard mask)；所述第1高浓度半导体层，形成于所述第1平面状半导体层与所述第1柱状半导体层的下部区域；及第3绝缘膜，形成于所述硬掩模上及所述第1平面状半导体层上；
将第4绝缘膜、第3金属膜、及第1半导体膜依序形成于所述构造体上的步骤；
将该第1半导体膜予以蚀刻，使该第1半导体膜残存于所述第1柱状半导体层的侧壁呈边壁状的步骤；
将所述第3金属膜予以蚀刻，使其残存于所述第1柱状半导体层的侧壁呈边壁状的步骤；
第4绝缘膜蚀刻步骤，将所述第4绝缘膜予以蚀刻，使其残存于所述第1柱状半导体层的侧壁呈边壁状；
第2半导体膜形成步骤，在所述第4绝缘膜蚀刻步骤的制成物上形成第2半导体膜；
以埋入所述第2半导体膜形成步骤的制成物的方式形成第3半导体膜的步骤；
将该第2半导体膜与该第3半导体膜与所述第1半导体膜予以平坦化的步骤；
将所述经平坦化的第2半导体膜与第3半导体膜与第1半导体膜进行回蚀(etch back)以使所述第3金属膜的上部区域露出的步骤；
将残存成所述边壁状的第3金属膜与残存成所述边壁状的第4绝缘膜予以蚀刻以使所述第1柱状半导体层的上部侧壁露出，而形成所述第1金属膜与所述第1栅极绝缘膜的步骤；
第2高浓度半导体层形成步骤，在所述第1柱状半导体层的所述上部区域形成与所述第1高浓度半导体层相同导电型的所述第2高浓度半导体层；
将氧化膜及氮化膜依序形成于所述第2高浓度半导体层形成步骤的制成物上的步骤；
以该氧化膜与该氮化膜残存于所述第1柱状半导体层的所述上部侧壁与所述硬掩模的侧壁呈边壁状的方式将该氧化膜与该氮化膜予以蚀刻，而形成所述第1绝缘膜边壁的步骤；
半导体膜蚀刻步骤，将所述第1半导体膜与所述第2半导体膜与所述第3半导体膜予以蚀刻，使至少所述第1半导体膜与所述第2半导体膜的一部分以包围该第1金属膜的方式残存于所述第1金属膜的侧壁；
第1平面状半导体层露出步骤，将在所述半导体膜蚀刻步骤中露出的所述第1平面状半导体层上的所述第3绝缘膜予以蚀刻去除，而使所述第1平面状半导体层露出；
金属半导体反应步骤，在所述第1平面状半导体层露出步骤的制成物上堆积金属且进行热处理，借此使包含于所述第1平面状半导体层的半导体与所述堆积的金属反应，而且使残存于所述第1金属膜上的所述第1半导体膜及包含于所述第2半导体膜的半导体与所述堆积的金属反应；及
去除在所述金属半导体反应步骤中未反应的所述金属，借此在所述第1平面状半导体层中形成所述第2金属半导体化合物层，而且在所述第1栅极电极中形成所述第1金属半导体化合物层的步骤。
优选为还具备：
将所述硬掩模上的所述第3绝缘膜予以去除的步骤；及
在形成于所述第1柱状半导体层的上部的所述第2高浓度半导体层上直接形成所述第1接触部的步骤。
依据本发明，可提供一种具有良好特性而且实现微细化的半导体器件及其制造方法。
附图说明
图1A为本发明第1实施例的半导体器件的平面图。
图1B为第1实施例的半导体器件的图1A的X-X’线的剖面图。
图2A为第1实施例的半导体器件的图1A的Y1-Y1’线的剖面图。
图2B为第1实施例的半导体器件的图1A的Y2-Y2’线的剖面图。
图3A为用以说明第1实施例的半导体器件的制造方法的平面图。
图3B为图3A的X-X’线的剖面图。
图4A为图3A的Y1-Y1’线的剖面图。
图4B为图3A的Y2-Y2’线的剖面图。
图5A为用以说明第1实施例的半导体器件的制造方法的平面图。
图5B为图5A的X-X’线的剖面图。
图6A为图5A的Y1-Y1’线的剖面图。
图6B为图5A的Y2-Y2’线的剖面图。
图7A为用以说明第1实施例的半导体器件的制造方法的平面图。
图7B为图7A的X-X’线的剖面图。
图8A为图7A的Y1-Y1’线的剖面图。
图8B为图7A的Y2-Y2’线的剖面图。
图9A为用以说明第1实施例的半导体器件的制造方法的平面图。
图9B为图9A的X-X’线的剖面图。
图10A为图9A的Y1-Y1’线的剖面图。
图10B为图9A的Y2-Y2’线的剖面图。
图11A为用以说明第1实施例的半导体器件的制造方法的平面图。
图11B为图11A的X-X’线的剖面图。
图12A为图11A的Y1-Y1’线的剖面图。
图12B为图11A的Y2-Y2’线的剖面图。
图13A为用以说明第1实施例的半导体器件的制造方法的平面图。
图13B为图13A的X-X’线的剖面图。
图14A为图13A的Y1-Y1’线的剖面图。
图14B为图13A的Y2-Y2’线的剖面图。
图15A为用以说明第1实施例的半导体器件的制造方法的平面图。
图15B为图15A的X-X’线的剖面图。
图16A为图15A的Y1-Y1’线的剖面图。
图16B为图15A的Y2-Y2’线的剖面图。
图17A为用以说明第1实施例的半导体器件的制造方法的平面图。
图17B为图17A的X-X’线的剖面图。
图18A为图17A的Y1-Y1’线的剖面图。
图18B为图17A的Y2-Y2’线的剖面图。
图19A为用以说明第1实施例的半导体器件的制造方法的平面图。
图19B为图19A的X-X’线的剖面图。
图20A为图19A的Y1-Y1’线的剖面图。
图20B为图19A的Y2-Y2’线的剖面图。
图21A为用以说明第1实施例的半导体器件的制造方法的平面图。
图21B为图21A的X-X’线的剖面图。
图22A为图21A的Y1-Y1’线的剖面图。
图22B为图21A的Y2-Y2’线的剖面图。
图23A为用以说明第1实施例的半导体器件的制造方法的平面图。
图23B为图23A的X-X’线的剖面图。
图24A为图23A的Y1-Y1’线的剖面图。
图24B为图23A的Y2-Y2’线的剖面图。
图25A为用以说明第1实施例的半导体器件的制造方法的平面图。
图25B为图25A的X-X’线的剖面图。
图26A为图25A的Y1-Y1’线的剖面图。
图26B为图25A的Y2-Y2’线的剖面图。
图27A为用以说明第1实施例的半导体器件的制造方法的平面图。
图27B为图27A的X-X’线的剖面图。
图28A为图27A的Y1-Y1’线的剖面图。
图28B为图27A的Y2-Y2’线的剖面图。
图29A为用以说明第1实施例的半导体器件的制造方法的平面图。
图29B为图29A的X-X’线的剖面图。
图30A为图29A的Y1-Y1’线的剖面图。
图30B为图29A的Y2-Y2’线的剖面图。
图31A为用以说明第1实施例的半导体器件的制造方法的平面图。
图31B为图31A的X-X’线的剖面图。
图32A为图31A的Y1-Y1’线的剖面图。
图32B为图31A的Y2-Y2’线的剖面图。
图33A为用以说明第1实施例的半导体器件的制造方法的平面图。
图33B为图33A的X-X’线的剖面图。
图34A为图33A的Y1-Y1’线的剖面图。
图34B为图33A的Y2-Y2’线的剖面图。
图35A为用以说明第1实施例的半导体器件的制造方法的平面图。
图35B为图35A的X-X’线的剖面图。
图36A为图35A的Y1-Y1’线的剖面图。
图36B为图35A的Y2-Y2’线的剖面图。
图37A为用以说明第1实施例的半导体器件的制造方法的平面图。
图37B为图37A的X-X’线的剖面图。
图38A为图37A的Y1-Y1’线的剖面图。
图38B为图37A的Y2-Y2’线的剖面图。
图39A为用以说明第1实施例的半导体器件的制造方法的平面图。
图39B为图39A的X-X’线的剖面图。
图40A为图39A的Y1-Y1’线的剖面图。
图40B为图39A的Y2-Y2’线的剖面图。
图41A为用以说明第1实施例的半导体器件的制造方法的平面图。
图41B为图41A的X-X’线的剖面图。
图42A为图41A的Y1-Y1’线的剖面图。
图42B为图41A的Y2-Y2’线的剖面图。
图43A为用以说明第1实施例的半导体器件的制造方法的平面图。
图43B为图43A的X-X’线的剖面图。
图44A为图43A的Y1-Y1’线的剖面图。
图44B为图43A的Y2-Y2’线的剖面图。
图45A为用以说明第1实施例的半导体器件的制造方法的平面图。
图45B为图45A的X-X’线的剖面图。
图46A为图45A的Y1-Y1’线的剖面图。
图46B为图45A的Y2-Y2’线的剖面图。
图47A为用以说明第1实施例的半导体器件的制造方法的平面图。
图47B为图47A的X-X’线的剖面图。
图48A为图47A的Y1-Y1’线的剖面图。
图48B为图47A的Y2-Y2’线的剖面图。
图49A为用以说明第1实施例的半导体器件的制造方法的平面图。
图49B为图49A的X-X’线的剖面图。
图50A为图49A的Y1-Y1’线的剖面图。
图50B为图49A的Y2-Y2’线的剖面图。
图51A为用以说明第1实施例的半导体器件的制造方法的平面图。
图51B为图51A的X-X’线的剖面图。
图52A为图51A的Y1-Y1’线的剖面图。
图52B为图51A的Y2-Y2’线的剖面图。
图53A为用以说明第1实施例的半导体器件的制造方法的平面图。
图53B为图53A的X-X’线的剖面图。
图54A为图53A的Y1-Y1’线的剖面图。
图54B为图53A的Y2-Y2’线的剖面图。
图55A为用以说明第1实施例的半导体器件的制造方法的平面图。
图55B为图55A的X-X’线的剖面图。
图56A为图55A的Y1-Y1’线的剖面图。
图56B为图55A的Y2-Y2’线的剖面图。
图57A为用以说明第1实施例的半导体器件的制造方法的平面图。
图57B为图57A的X-X’线的剖面图。
图58A为图57A的Y1-Y1’线的剖面图。
图58B为图57A的Y2-Y2’线的剖面图。
图59A为用以说明第1实施例的半导体器件的制造方法的平面图。
图59B为图59A的X-X’线的剖面图。
图60A为图59A的Y1-Y1’线的剖面图。
图60B为图59A的Y2-Y2’线的剖面图。
图61A为用以说明第1实施例的半导体器件的制造方法的平面图。
图61B为图61A的X-X’线的剖面图。
图62A为图61A的Y1-Y1’线的剖面图。
图62B为图61A的Y2-Y2’线的剖面图。
图63A为用以说明第1实施例的半导体器件的制造方法的平面图。
图63B为图63A的X-X’线的剖面图。
图64A为图63A的Y1-Y1’线的剖面图。
图64B为图63A的Y2-Y2’线的剖面图。
图65A为用以说明第1实施例的半导体器件的制造方法的平面图。
图65B为图65A的X-X’线的剖面图。
图66A为图65A的Y1-Y1’线的剖面图。
图66B为图65A的Y2-Y2’线的剖面图。
图67A为用以说明第1实施例的半导体器件的制造方法的平面图。
图67B为图67A的X-X’线的剖面图。
图68A为图67A的Y1-Y1’线的剖面图。
图68B为图67A的Y2-Y2’线的剖面图。
图69A为用以说明第1实施例的半导体器件的制造方法的平面图。
图69B为图69A的X-X’线的剖面图。
图70A为图69A的Y1-Y1’线的剖面图。
图70B为图69A的Y2-Y2’线的剖面图。
图71A为用以说明第1实施例的半导体器件的制造方法的平面图。
图71B为图71A的X-X’线的剖面图。
图72A为图71A的Y1-Y1’线的剖面图。
图72B为图71A的Y2-Y2’线的剖面图。
图73A为用以说明第1实施例的半导体器件的制造方法的平面图。
图73B为图73A的X-X’线的剖面图。
图74A为图73A的Y1-Y1’线的剖面图。
图74B为图73A的Y2-Y2’线的剖面图。
图75A为用以说明第1实施例的半导体器件的制造方法的平面图。
图75B为图75A的X-X’线的剖面图。
图76A为图75A的Y1-Y1’线的剖面图。
图76B为图75A的Y2-Y2’线的剖面图。
图77A为用以说明第1实施例的半导体器件的制造方法的平面图。
图77B为图77A的X-X’线的剖面图。
图78A为图77A的Y1-Y1’线的剖面图。
图78B为图77A的Y2-Y2’线的剖面图。
图79A为用以说明第1实施例的半导体器件的制造方法的平面图。
图79B为图79A的X-X’线的剖面图。
图80A为图79A的Y1-Y1’线的剖面图。
图80B为图79A的Y2-Y2’线的剖面图。
图81A为用以说明第1实施例的半导体器件的制造方法的平面图。
图81B为图81A的X-X’线的剖面图。
图82A为图81A的Y1-Y1’线的剖面图。
图82B为图81A的Y2-Y2’线的剖面图。
图83A为用以说明第1实施例的半导体器件的制造方法的平面图。
图83B为图83A的X-X’线的剖面图。
图84A为图83A的Y1-Y1’线的剖面图。
图84B为图83A的Y2-Y2’线的剖面图。
图85A为用以说明第1实施例的半导体器件的制造方法的平面图。
图85B为图85A的X-X’线的剖面图。
图86A为图85A的Y1-Y1’线的剖面图。
图86B为图85A的Y2-Y2’线的剖面图。
图87A为用以说明第1实施例的半导体器件的制造方法的平面图。
图87B为图87A的X-X’线的剖面图。
图88A为图87A的Y1-Y1’线的剖面图。
图88B为图87A的Y2-Y2’线的剖面图。
图89A为用以说明第1实施例的半导体器件的制造方法的平面图。
图89B为图89A的X-X’线的剖面图。
图90A为图89A的Y1-Y1’线的剖面图。
图90B为图89A的Y2-Y2’线的剖面图。
图91A为用以说明第1实施例的半导体器件的制造方法的平面图。
图91B为图91A的X-X’线的剖面图。
图92A为图91A的Y1-Y1’线的剖面图。
图92B为图91A的Y2-Y2’线的剖面图。
图93A为用以说明第1实施例的半导体器件的制造方法的平面图。
图93B为图93A的X-X’线的剖面图。
图94A为图93A的Y1-Y1’线的剖面图。
图94B为图93A的Y2-Y2’线的剖面图。
图95A为用以说明第1实施例的半导体器件的制造方法的平面图。
图95B为图95A的X-X’线的剖面图。
图96A为图95A的Y1-Y1’线的剖面图。
图96B为图95A的Y2-Y2’线的剖面图。
图97A为用以说明第1实施例的半导体器件的制造方法的平面图。
图97B为图97A的X-X’线的剖面图。
图98A为图97A的Y1-Y1’线的剖面图。
图98B为图97A的Y2-Y2’线的剖面图。
图99A为用以说明第1实施例的半导体器件的制造方法的平面图。
图99B为图99A的X-X’线的剖面图。
图100A为图99A的Y1-Y1’线的剖面图。
图100B为图99A的Y2-Y2’线的剖面图。
图101A为用以说明第1实施例的半导体器件的制造方法的平面图。
图101B为图101A的X-X’线的剖面图。
图102A为图101A的Y1-Y1’线的剖面图。
图102B为图101A的Y2-Y2’线的剖面图。
图103A为用以说明第1实施例的半导体器件的制造方法的平面图。
图103B为图103A的X-X’线的剖面图。
图104A为图103A的Y1-Y1’线的剖面图。
图104B为图103A的Y2-Y2’线的剖面图。
图105A为用以说明第1实施例的半导体器件的制造方法的平面图。
图105B为图105A的X-X’线的剖面图。
图106A为图105A的Y1-Y1’线的剖面图。
图106B为图105A的Y2-Y2’线的剖面图。
图107A为用以说明第1实施例的半导体器件的制造方法的平面图。
图107B为图107A的X-X’线的剖面图。
图108A为图107A的Y1-Y1’线的剖面图。
图108B为图107A的Y2-Y2’线的剖面图。
图109A为用以说明第1实施例的半导体器件的制造方法的平面图。
图109B为图109A的X-X’线的剖面图。
图110A为图109A的Y1-Y1’线的剖面图。
图110B为图109A的Y2-Y2’线的剖面图。
图111A为用以说明第1实施例的半导体器件的制造方法的平面图。
图111B为图111A的X-X’线的剖面图。
图112A为图111A的Y1-Y1’线的剖面图。
图112B为图111A的Y2-Y2’线的剖面图。
图113A为用以说明第1实施例的半导体器件的制造方法的平面图。
图113B为图113A的X-X’线的剖面图。
图114A为图113A的Y1-Y1’线的剖面图。
图114B为图113A的Y2-Y2’线的剖面图。
图115A为用以说明第1实施例的半导体器件的制造方法的平面图。
图115B为图115A的X-X’线的剖面图。
图116A为图115A的Y1-Y1’线的剖面图。
图116B为图115A的Y2-Y2’线的剖面图。
图117A为用以说明第1实施例的半导体器件的制造方法的平面图。
图117B为图117A的X-X’线的剖面图。
图118A为图117A的Y1-Y1’线的剖面图。
图118B为图117A的Y2-Y2’线的剖面图。
图119A为用以说明第1实施例的半导体器件的制造方法的平面图。
图119B为图119A的X-X’线的剖面图。
图120A为图119A的Y1-Y1’线的剖面图。
图120B为图119A的Y2-Y2’线的剖面图。
图121A为用以说明第1实施例的半导体器件的制造方法的平面图。
图121B为图121A的X-X’线的剖面图。
图122A为图121A的Y1-Y1’线的剖面图。
图122B为图121A的Y2-Y2’线的剖面图。
图123A为用以说明第1实施例的半导体器件的制造方法的平面图。
图123B为图123A的X-X’线的剖面图。
图124A为图123A的Y1-Y1’线的剖面图。
图124B为图123A的Y2-Y2’线的剖面图。
图125A为用以说明第1实施例的半导体器件的制造方法的平面图。
图125B为图125A的X-X’线的剖面图。
图126A为图125A的Y1-Y1’线的剖面图。
图126B为图125A的Y2-Y2’线的剖面图。
图127A为用以说明第1实施例的半导体器件的制造方法的平面图。
图127B为图127A的X-X’线的剖面图。
图128A为图127A的Y1-Y1’线的剖面图。
图128B为图127A的Y2-Y2’线的剖面图。
图129A为用以说明第1实施例的半导体器件的制造方法的平面图。
图129B为图129A的X-X’线的剖面图。
图130A为图129A的Y1-Y1’线的剖面图。
图130B为图129A的Y2-Y2’线的剖面图。
图131A为用以说明第1实施例的半导体器件的制造方法的平面图。
图131B为图131A的X-X’线的剖面图。
图132A为图131A的Y1-Y1’线的剖面图。
图132B为图131A的Y2-Y2’线的剖面图。
图133A为用以说明第1实施例的半导体器件的制造方法的平面图。
图133B为图133A的X-X’线的剖面图。
图134A为图133A的Y1-Y1’线的剖面图。
图134B为图133A的Y2-Y2’线的剖面图。
图135A为用以说明第1实施例的半导体器件的制造方法的平面图。
图135B为图135A的X-X’线的剖面图。
图136A为图135A的Y1-Y1’线的剖面图。
图136B为图135A的Y2-Y2’线的剖面图。
图137A为用以说明第1实施例的半导体器件的制造方法的平面图。
图137B为图137A的X-X’线的剖面图。
图138A为图137A的Y1-Y1’线的剖面图。
图138B为图137A的Y2-Y2’线的剖面图。
图139A为用以说明第1实施例的半导体器件的制造方法的平面图。
图139B为图139A的X-X’线的剖面图。
图140A为图139A的Y1-Y1’线的剖面图。
图140B为图139A的Y2-Y2’线的剖面图。
图141A为用以说明第1实施例的半导体器件的制造方法的平面图。
图141B为图141A的X-X’线的剖面图。
图142A为图141A的Y1-Y1’线的剖面图。
图142B为图141A的Y2-Y2’线的剖面图。
图143A为用以说明第1实施例的半导体器件的制造方法的平面图。
图143B为图143A的X-X’线的剖面图。
图144A为图143A的Y1-Y1’线的剖面图。
图144B为图143A的Y2-Y2’线的剖面图。
图145A为用以说明第1实施例的半导体器件的制造方法的平面图。
图145B为图145A的X-X’线的剖面图。
图146A为图145A的Y1-Y1’线的剖面图。
图146B为图145A的Y2-Y2’线的剖面图。
图147A为用以说明第1实施例的半导体器件的制造方法的平面图。
图147B为图147A的X-X’线的剖面图。
图148A为图147A的Y1-Y1’线的剖面图。
图148B为图147A的Y2-Y2’线的剖面图。
上述附图中的附图标记说明如下：
101硅氧化膜102硅层
103、148、149、150、161氮化膜
104、105、112、118、122、123、143、145、153、163、166、191、192、193、194阻剂
106、107硬掩模      108牺牲氧化膜
109、115、121、124、125、126、126a、128、147、151、152氧化膜
110、111、116、117边壁
113第1n+型硅层      113an+型硅层
114第1硅层          119第1p+型硅层
119a p+型硅层       120第2硅层
129c、130、131、132绝缘膜
129b第2绝缘膜       129、129a第1绝缘膜
133、137a、138a金属膜
134、135、136、141、142、154、155、156、157多晶硅膜
137第2金属膜        138第1金属膜
139a、140a栅极绝缘膜  139第2栅极绝缘膜
140第1栅极绝缘膜    144第2n+型硅层
146第2p+型硅层      158第4金属硅化合物层
159c第7金属硅化合物层
159b第3金属硅化合物层
159a第1金属硅化合物层
159金属硅化合物层  160第2金属硅化合物层
162层间绝缘膜     164、167接触部孔
170、173、176、179、182、185、188、190、195、197、198、200、201、203、204、206障壁金属层
171、172、174、175、177、178、180、181、183、184、186、187、189、196、199、202、205金属层
207第2柱状硅层   208第1柱状硅层
209第2栅极电极   210第1栅极电极
211第2平面状硅层 212第1平面状硅层
213、214、215、216、217接触部
218栅极配线      219、222电源配线
220输出配线      221输入配线
223第1绝缘膜边壁
224第2绝缘膜边壁
具体实施方式
(第1实施例)
图1A为本发明第1实施例的具备负沟道金属氧化物半导体(NegativeChannel Metal-Oxide-Semiconductor，NMOS)·SGT与正沟道金属氧化物半导体(Positive Channel Metal-Oxide-Semiconductor，PMOS)·SGT的反向器(inverter)的平面图，图1B为沿着图1A的切割线X-X’的剖面图。图2A为沿着图1A的切割线Y1-Y1’的剖面图。图2B为沿着图1A的切割线Y2-Y2’的剖面图。另外，图1A虽为平面图，惟为了区别区域，于一部分赋予阴影。
以下参照图1A至图2B说明第1实施例的具备NMOS·SGT与PMOS·SGT的反向器。
首先说明第1实施例的NMOS·SGT。
在硅氧化膜101上形成有第1平面状硅层212，而在第1平面状硅层212上形成有第1柱状硅层208。
在第1柱状硅层208的下部区域及位于第1柱状硅层208下方的第1平面状硅层212的区域形成有第1n+型硅层113，而在第1柱状硅层208的上部区域形成有第2n+型硅层144。在本实施例中，例如，第1n+型硅层113发挥作为源极扩散层功能，而第2n+型硅层144发挥作为漏极扩散层功能。此外，源极扩散层与漏极扩散层之间的部分，发挥作为沟道区域功能。将发挥作为该沟道区域功能的第1n+型硅层113与第2n+型硅层144之间的第1柱状硅层208的区域设为第1硅层114。
在第1柱状硅层208的侧面，以包围沟道区域的方式形成有第1栅极绝缘膜140。换言之，第1栅极绝缘膜140以包围第1硅层114的方式形成。第1栅极绝缘膜140例如为氧化膜、氮化膜或高电介质膜。再者，在第1栅极绝缘膜140上形成有第1金属膜138，而在第1金属膜138侧壁，形成有第1金属硅化合物层159a(以下也将金属硅化合物层简称为化合物层)。第1金属膜138例如为包含氮化钛或氮化钽的膜。此外，第1金属硅化合物层159a由金属与硅的化合物所形成，此金属为Ni或Co等。
第1金属膜138与第1金属硅化合物层159a构成第1栅极电极210。
在本实施例中，于动作时，通过施加电压于第1栅极电极210而于第1硅层114形成沟道。
在第1栅极电极210与第1平面状硅层212之间，形成有第1绝缘膜129a。再者，在第1柱状硅层208的上部侧壁，以包围第1柱状硅层208的上部区域的方式形成有第1绝缘膜边壁223，而第1绝缘膜边壁223与第1栅极电极210的上表面相接。此外，第1绝缘膜边壁223由氮化膜150、与氧化膜152所构成。
再者，在第1平面状硅层212形成有第2金属硅化合物层160。第2金属硅化合物层160由金属与硅的化合物所形成，此金属为Ni或Co等。
第2金属硅化合物层160与第1n+型硅层113相接形成，发挥作为用以将电源电位供给至第1n+型硅层113的配线层功能。
在第1柱状硅层208上方，形成有接触部216。另外，接触部216由障壁金属层(barrier metal)182、金属层183及184所构成。接触部216直接形成于第2n+型硅层144上。借此，接触部216与第2n+型硅层144即直接连接。在本实施例中，接触部216与第2n+型硅层144相接触。
障壁金属层182由钛或钽等金属所形成。第2n+型硅层144通过接触部216而连接于输出配线220。输出配线220由障壁金属层198、金属层199、障壁金属层200所构成。
在第1金属硅化合物层159a的侧面的一部分，形成有第7金属硅化合物层159c。另外，构成第7金属硅化合物层159c的材料，为与第1金属硅化合物层159a相同的材料。第7金属硅化合物层159c发挥作为栅极配线218功能。在第7金属硅化合物层159c上形成有接触部215。接触部215由障壁金属层179、金属层180、181所构成。再者，接触部215连接于由障壁金属层201、金属层202、障壁金属层203所构成的输入配线221。动作时，以在第1硅层114形成沟道的方式，通过接触部215将输入电压赋予至第1栅极电极210。
此外，在第2金属硅化合物层160上形成有接触部217。接触部217由障壁金属层185、金属层186、187所构成，且连接于电源配线222。电源配线222由障壁金属层204、金属层205、障壁金属层206所构成。动作时，通过接触部217将电源电位赋予至第1n+型硅层113及第2金属硅化合物层160。
通过此种构成而形成NMOS·SGT。
如上所述，在本实施例的NMOS·SGT中，于栅极电极210、栅极配线218及平面状硅层212形成厚的第1、第7、第2金属硅化合物层159a、159c及160。通过此种SGT构造，栅极电极210及平面状硅层212即成为低电阻化，而可达成SGT的高速动作。
再者，在本实施例的NMOS·SGT中，接触部216直接配置于柱状硅层208上部的属于高浓度硅层的第2n+型硅层144上。换言之，由于在接触部216与第2n+型硅层144之间未形成有金属硅化合物层，因此不会形成会成为泄漏电流产生主要原因的钉齿状金属硅化合物层。
此外，为了半导体器件的高集成化而即使将柱状硅层的直径缩小，也不会发生形成于柱状硅层上的金属硅化合物层变更厚的现象。因此，不会产生如上所述的泄漏电流。此外，为了抑制此泄漏电流的产生，也不需将属于高浓度硅层的第2n+型硅层144增厚，因此可避免第2n+型硅层144所形成的电阻的增大。
通过以上的构成，即可实现半导体器件的低电阻化及微细化。
此外，通过第1绝缘膜129a，可降低栅极电极210与平面状硅层212之间的寄生电容。借此，可避免伴随SGT的微细化所产生的动作速度的降低。
接着说明本实施例的PMOS·SGT。与上述的NMOS·SGT相同，在硅氧化膜101上形成有第2平面状硅层211，而于第2平面状硅层211上形成有第2柱状硅层207。
在第2柱状硅层207的下部区域及位于第2柱状硅层207下方的第2平面状硅层211的区域形成有第1p+型硅层119，而在第2柱状硅层207的上部区域形成有第2p+型硅层146。在本实施例中，例如，第1p+型硅层119发挥作为源极扩散层功能，而第2p+型硅层146发挥作为漏极扩散层功能。此外，源极区域与漏极区域之间的部分，发挥作为沟道区域功能。将发挥作为该沟道区域功能的第1p+型硅层119与第2p+型硅层146之间的第2柱状硅层207的区域设为第2硅层120。
在第2柱状硅层207的侧壁，以包围沟道区域的方式形成有第2栅极绝缘膜139。换言之，第2栅极绝缘膜139以包围第2硅层120的方式形成于第2硅层120的侧面。第2栅极绝缘膜139例如为氧化膜、氮化膜或高电介质膜。再者，在第2栅极绝缘膜139的周围，形成有第2金属膜137。第2金属膜137例如为包含氮化钛或氮化钽的膜。此外，在第2金属膜137的周围，形成有第3金属硅化合物层159b。构成第3金属硅化合物层159b的材料为与第1金属硅化合物层159a及第7金属硅化合物层159c相同的材料。第2金属膜137与第3金属硅化合物层159b构成第2栅极电极209。形成于第1栅极电极210与第2栅极电极209之间的第7金属硅化合物层159c，发挥作为栅极配线218功能，于动作时，将输入电位赋予至第2、第1栅极电极209、210。
在本实施例中，通过施加电压于第2栅极电极209而于第2硅层120区域形成沟道。
在第2栅极电极209与第2平面状硅层211之间，形成有第2绝缘膜129b。再者，在第2柱状硅层207的上部侧壁，形成有第2绝缘膜边壁224，而第2绝缘膜边壁224与第2栅极电极209上表面相接。第2绝缘膜边壁224由氧化膜151、氮化膜149所构成。
此外，在第2平面状硅层211以与第1p+型硅层119相接的方式形成有第4金属硅化合物层158。第4金属硅化合物层158由金属与硅的化合物所形成，此金属为Ni或Co等。
在第2柱状硅层207的上，形成有接触部214。另外，接触部214由障壁金属层176、金属层177及178所构成。接触部214直接形成于第2p+型硅层146上。借此，接触部214与第2p+型硅层146即直接连接。在本实施例中，接触部214与第2p+型硅层146相接触。
障壁金属层176由钛或钽等金属所形成。第2p+型硅层146通过接触部214而连接于输出配线220。PMOS·SGT的输出输出于输出配线220。
此外，如上所述，形成于第7金属硅化合物层159c上的接触部215，连接于输入配线221，而从输入配线221对于第2栅极电极209施加用以形成沟道于第2硅层120的电位。再者，栅极电极210及209通过栅极配线218连接。
此外，在第4金属硅化合物层158上形成有接触部213。接触部213由障壁金属层173、金属层174、175所构成。接触部213连接于电源配线219，用以将电源电位输入于PMOS·SGT。电源配线219由障壁金属层195、金属层196、障壁金属层197所构成。
通过此种构成而形成PMOS·SGT。
再者，在第1平面状硅层212与邻接的PMOS·SGT的第2平面状硅层211之间形成有氧化膜126，而在氧化膜126上延伸有第1绝缘膜129a及第2绝缘膜129b。此外，各晶体管通过氮化膜161及层间绝缘膜162而分离。
通过此种构成，形成具备NMOS·SGT与PMOS·SGT的反向器。
在本实施例中，第1金属硅化合物层159a、第3金属硅化合物层159b及第7金属硅化合物层159c通过相同步骤由相同材料一体形成。此外，第1绝缘膜129a及第2绝缘膜129b通过相同步骤由相同材料一体形成。
在本实施例的反向器中，第1栅极绝缘膜140与第1金属膜138由将NMOS·SGT作成增强型的材料所形成，而第2栅极绝缘膜139与第2金属膜137由将PMOS·SGT作成增强型的材料所形成。因此，可降低该反向器动作时流通的贯通电流。
以下参照图3A至图148B说明用以形成本发明第1实施例的具备SGT的反向器的制造方法的一例。另外，在此等图式中，对于相同构成要素赋予相同符号。
在图3A至图4B中，图3A为平面图，图3B为图3A中的切割线X-X’的剖面图，图4A为图3A中的切割线Y1-Y1’的剖面图，图4B为图3A中的切割线Y2-Y2’的剖面图。以下，在图5A至图148B中也相同。
如图3A至图4B所示，进一步使氮化膜103成膜于由硅氧化膜101与硅层102所构成的衬底上。也可使用由硅所构成的衬底。此外，也可使用在硅上形成有氧化膜，且在该氧化膜上形成有硅层的衬底。在本实施例中使用i型硅层作为硅层102。使用p型硅层、n型硅层作为硅层102时，将杂质导入于成为SGT的沟道部分。此外，也可使用薄的n型硅层或薄的p型硅层以取代i型硅层。
如图5A至图6A所示，形成用以形成柱状硅层用的硬掩模的阻剂(resist)104、105。
如图7A至图8B所示，将氮化膜103予以蚀刻而形成硬掩模106、107。
如图9A至图10B所示，以硬掩模106、107为掩模将硅层102予以蚀刻而形成柱状硅层207、208。
如图11A至图12B所示，将阻剂104、105剥离。
如图13A至图14B所示，将硅层102的表面氧化而形成牺牲氧化膜108。通过此牺牲氧化，将在硅蚀刻中植入有碳等的硅表面去除。
如图15A至图16B所示，通过蚀刻将牺牲氧化膜108去除。
如图17A至图18B所示，于上述步骤的制成物上形成氧化膜109。
如图19A至图20B所示，将氧化膜109予以蚀刻，而使其残存于柱状硅层207、208的侧壁呈边壁柱，而形成边壁110、111。通过杂质植入将n+型硅层形成于柱状硅层207、208的下部时，由于边壁110、111，使杂质不会导入于沟道，而可抑制SGT的阈值电压的变动。
如图21A至图22B所示，形成用以将杂质植入于第1柱状硅层208下部的阻剂112。
在图23B、图24A中如箭头所示，将例如砷植入于NMOS·SGT既定形成区域的硅层102，且于柱状硅层208下方形成n+型硅层113a。借此，如图23A至图24B所示，柱状硅层208中的第1硅层114的区域与硅层102的平面状的区域即分离。
如图25A至图26B所示，将阻剂112剥离。
如图27A至图28B所示，将边壁110、111予以蚀刻去除。
接着进行退火(anneal)，将所植入的杂质(砷)予以活性化。借此，如图29A至图30B所示，所植入的杂质即扩散于硅层102及柱状硅层208的一部分。
如图31A至图32B所示，在上述步骤的制成物上形成氧化膜115。
如图33A至图34B所示，将氧化膜115予以蚀刻，而使其残存于柱状硅层207、208的侧壁呈边壁状，而形成边壁116、117。通过杂质植入将p+型硅层形成于柱状硅层207、208下方时，由于边壁116、117，使杂质不会导入于沟道区域，而可抑制SGT的阈值电压的变动。
如图35A至图36B所示，形成用以将杂质植入于柱状硅层207的下的硅层102的阻剂118。
如图37A至图38B所示，在PMOS·SGT既定形成区域的硅层102植入例如硼，且在柱状硅层207下形成p+型硅层119a。借此，如图37A至图38B所示，柱状硅层207中的第2硅层120的区域即从平面状硅层区域分离。
如图39A至图40B所示，将阻剂118剥离。
如图41A至图42B所示，将边壁116、117予以蚀刻去除。
接着，进行退火，将所植入的杂质(硼)予以活性化。借此，如图43A至图44B所示，所植入的杂质即扩散于硅层102及柱状硅层207的一部分。
如图45A至图46B所示，在上述步骤的制成物上形成氧化膜121。氧化膜121保护第1硅层114及第2硅层120，不会受在之后的步骤中所进行用以形成平面状硅层的阻剂的影响。
如图47A至图48B所示，形成平面状硅层形成用的阻剂122、123。
如图49A至图50B所示，将柱状硅层207与208之间的氧化膜121的一部分予以蚀刻而分离成氧化膜124及125。
接着将p+型硅层119a及n+型硅层113a的一部分予以蚀刻。借此，如图51A至图52B所示，形成分别具有残存的p+型硅层119及第1n+型硅层113的平面状硅层211及212。
如图53A至图54B所示，将阻剂122、123去除。
如图55A至图56B所示，在上述步骤的制成物上，以埋入于此制成物的方式将氧化膜126a形成为较厚。
如图57A至图58B所示，以硬掩模106、107作为阻挡层(stopper)进行CMP(化学机械研磨)而将氧化膜126a予以平坦化。
接着将氧化膜126a及氧化膜124、125予以蚀刻，如图59A至图60B所示，形成埋入平面状硅层211及212间的氧化膜126。
如图61A至图62B所示，在上述步骤的制成物上形成氧化膜128。在第1n+型硅层113上、p+型硅层119上、氧化膜126上及硬掩模106、107上将氧化膜128形成为较厚，而在柱状硅层207、208的侧壁将氧化膜128形成为较薄。
如图63A至图64B所示，将氧化膜128的一部分予以蚀刻，而将形成于柱状硅层207、208的侧壁的氧化膜128去除。蚀刻以各向同性(isotropic)蚀刻为优选。由于在第1n+型硅层113上、p+型硅层119上、氧化膜126上及硬掩模106、107上将氧化膜128形成为较厚，而于柱状硅层207、208的侧壁将氧化膜128形成为较薄，因此即使在将柱状硅层207、208的侧壁的氧化膜128予以蚀刻后，在第1n+型硅层113上、p+型硅层119上及氧化膜126上也会残留氧化膜128的一部分，而成为绝缘膜129c。此时，在硬掩模106、107上也残留氧化膜128的一部分，而成为绝缘膜130、131。
绝缘膜129c在之后的步骤中成为第1绝缘膜129a及第2绝缘膜129b，通过第1及第2绝缘膜129a、129b，可降低栅极电极与平面状硅层之间的寄生电容。
如图65A至图66B所示，使绝缘膜132成膜于上述步骤的制成物上。绝缘膜132为包含氧化膜、氮化膜、高电介质膜的任一者的膜。此外，也可在绝缘膜132的成膜前，对于柱状硅层207、208进行氢氛围退火或外延生长(epitaxial)。
如图67A至图68B所示，使金属膜133成膜于绝缘膜132上。金属膜133以包含氮化钛或氮化钽的膜为优选。通过使用金属膜133，可抑制沟道区域的空乏化，而且可使栅极电极低电阻化。此外，通过金属膜133的材质，也可设定晶体管的阈值电压。本步骤以后的所有步骤，需为抑制由于金属栅极电极所造成的金属污染的制造步骤。
如图69A至图70B所示，在上述步骤的制成物上形成多晶硅膜134。为了抑制金属污染，以使用常压CVD(Chemical Vapor Deposition；化学气相沉积)形成多晶硅膜134为优选。
如图71A至图72B所示，将多晶硅膜134予以蚀刻，形成残存于柱状硅层207、208的侧壁及硬掩模106、107的侧壁呈边壁状的多晶硅膜135、136。
如图73A至图74B所示，将金属膜133予以蚀刻。柱状硅层207、208的侧壁的金属膜133受多晶硅膜135、136保护而不会被蚀刻，而成为残存于柱状硅层207、208的侧壁及硬掩模106、107的侧壁呈边壁状的金属膜137a、138a。
接着，将绝缘膜132予以蚀刻。如图75A至图76B所示，柱状硅层207、208的侧壁的绝缘膜132受多晶硅膜135、136保护而不会被蚀刻，而成为残存于柱状硅层207、208的侧壁及硬掩模106、107的侧壁呈边壁状的栅极绝缘膜139a、140a。
如图77A至图78B所示，在上述步骤的制成物上形成多晶硅膜141。为了抑制金属污染，以使用常压CVD形成多晶硅膜141为优选。
使用高电介质膜于栅极绝缘膜139、140时，此高电介质膜会成为金属污染的污染源。通过形成多晶硅膜141，栅极绝缘膜139a与金属膜137a即由柱状硅层207与多晶硅膜135、141与绝缘膜129c与硬掩模106所覆盖。此外，栅极绝缘膜140a与金属膜138a由柱状硅层208与多晶硅膜136、141与绝缘膜129c与硬掩模107所覆盖。即，为污染源的栅极绝缘膜139a、140a与金属膜137a、138a由柱状硅层207、208与多晶硅膜135、136、141与绝缘膜129c与硬掩模106、107所覆盖，因此可抑制包含于栅极绝缘膜139a、140a与金属膜137a、138a的金属所造成的金属污染。
通过将金属膜形成为较厚，且进行蚀刻使其残存呈边壁状，及将栅极绝缘膜蚀刻之后形成多晶硅膜，而形成栅极绝缘膜与金属膜为由柱状硅层、多晶硅膜、绝缘膜及硬掩模所覆盖的构造也可。
如图79A至图80B所示，在上述步骤的制成物上，以埋入于此结果物的方式形成多晶硅膜142。为了埋入柱状硅207、208之间，以使用低压CVD形成多晶硅膜142为优选。为污染源的栅极绝缘膜139a、140a与金属膜137a、138a由柱状硅层207、208与多晶硅膜135、136、141与绝缘膜129c与硬掩模106、107所覆盖，因此可使用低压CVD。
如图81A至图82B所示，以绝缘膜130、131作为研磨阻挡层进行化学机械研磨(CMP)，使多晶硅膜142平坦化。
如图83A至图84B所示，将绝缘膜130、131予以蚀刻。也可在将绝缘膜(氧化膜)蚀刻后，以硬掩模106、107作为研磨阻挡层来进行化学机械研磨。
如图85A至图86B所示，将多晶硅膜135、136、141、142予以蚀刻，且将多晶硅膜135、136、141、142去除至所形成的栅极绝缘膜139、140及栅极电极的既定形成区域的上端部。通过此回蚀，来决定SGT的栅极长度。通过此步骤，使金属膜137、138的上部区域露出。
如图87A至图88B所示，将柱状硅层207、208的上部侧壁的金属膜137a、138a予以蚀刻去除，而形成金属膜137、138。
如图89A至图90B所示，将柱状硅层207、208的上部侧壁的栅极绝缘膜139a、140a予以蚀刻去除，而形成栅极绝缘膜139、140。
如图91A至图92B所示，在柱状硅层208上部形成用以形成第2n+型硅层144的阻剂143。
在图93B、图94A中如箭头所示，在柱状硅层208的上部区域，例如植入砷。借此，如图93A至图94B所示，在柱状硅层208上部形成第2n+型硅层144。将相对于衬底为垂直的线设为0度时，植入砷的角度为10至60度，尤其以60度的高角度为优选。此由于硬掩模107配置于柱状硅层208上之故。
如图95A至图96B所示，将阻剂143剥离。之后，进行热处理。
如图97A至图98B所示，在柱状硅层207上部形成用以形成p+型硅层146的阻剂145。
如图99A至图100B所示，在柱状硅层207上部区域，例如植入硼。借此，在柱状硅层207上部形成p+型硅层146。将相对于衬底为垂直的线设为0度时，植入硼的角度为10至60度，尤其以60度的高角度为优选。此由于硬掩模107配置于柱状硅层207上之故。
如图101A至图102B所示，将阻剂145剥离。
如图103A至图104B所示，在上述步骤的制成物上形成氧化膜147。氧化膜147以通过常压CVD形成为优选。通过氧化膜147，之后即可进行通过低压CVD来形成氮化膜148。
如图105A至图106B所示，形成氮化膜148。氮化膜148以通过低压CVD形成为优选。此由于相较于常压CVD，均匀性较优选之故。
如图107A至图108B所示，将氮化膜148与氧化膜147予以蚀刻而形成第1绝缘膜边壁223与第2绝缘膜边壁224。第1绝缘膜边壁223由通过蚀刻所残存的氮化膜150及氧化膜152所构成，而第2绝缘膜边壁224由通过蚀刻所残存的氮化膜149及氧化膜151所构成。
由于残存呈边壁状的氮化膜149与氧化膜151的膜厚的总和之后成为栅极电极的膜厚，因此通过调整氧化膜147与氮化膜148的成膜的膜厚及蚀刻条件，可形成所希望的膜厚的栅极电极。
此外，绝缘膜边壁223、224的膜厚与柱状硅层207、208的半径的总和，以较由栅极绝缘膜139、140与金属膜137、138所构成的圆筒外周的半径为大为优选。绝缘膜边壁223、224的膜厚与柱状硅层207、208的半径的总和，因较栅极绝缘膜139、140与金属膜137、138所构成的圆筒外周的半径为大，故在栅极蚀刻后，金属膜137、138由多晶硅膜所覆盖，因此可抑制金属污染。
此外，通过此步骤，柱状硅层207、208上成为由硬掩模106、107与绝缘膜边壁223、224所覆盖的构造。通过此构造，就不会在柱状硅层207、208上形成金属硅化合物。此外，由于柱状硅层207、208上部成为由硬掩模106、107与绝缘膜边壁223、224所覆盖的构造，因此如使用图91A至图102B所说明，在将多晶硅予以蚀刻而形成栅极电极209、210的前，进行n+型硅层、p+型硅层的形成。
如图109A至图110B所示，形成用以形成栅极配线218的阻剂153。
如图111A至图112B所示，将多晶硅膜142、141、135、136予以蚀刻而形成栅极电极209、210及栅极配线218。
栅极电极209由金属膜137、与在之后步骤中与金属反应而形成金属硅化合物的多晶硅膜154、155所构成，而栅极电极210由金属膜138、与在之后步骤中与金属反应而形成金属硅化合物的多晶硅膜156及157所构成。将栅极电极209与栅极电极210之间连接的栅极配线218由在之后步骤中与金属反应而形成金属硅化合物的多晶硅膜154、155、142、156、157所构成。另外，多晶硅膜154、157为在多晶硅膜135、136的蚀刻后所残存的部分，而多晶硅膜155、156为在多晶硅膜141的蚀刻后所残存的部分。绝缘膜边壁223、224的膜厚与柱状硅层207、208的半径的总和，因较由栅极绝缘膜139、140与金属膜137、138所构成的圆筒外周的半径为大，故在栅极蚀刻后，金属膜137、138由多晶硅膜154、155、142、156、157所覆盖，因此可抑制金属污染。
如图113A至图114B所示，将绝缘膜129c予以蚀刻而形成第1绝缘膜129a及第2绝缘膜129b，使p+型硅层119与第1n+型硅层113的表面的一部分露出。另外，在本实施例中，由于第1及第2绝缘膜129a、129b如上所述由在相同步骤中相同材料一体形成，因此在沿着第113图至第147图的切割线X-X’的剖面图中，将第1绝缘膜及第2绝缘膜汇总显示成第1及第2绝缘膜129。
如图115A至图116B所示，将阻剂153予以剥离。可获得栅极绝缘膜140与金属膜138由柱状硅层208与多晶硅膜156、157与第1绝缘膜129(129a)与第1绝缘膜边壁223所覆盖，而第2栅极绝缘膜139与第2金属膜137由第2柱状硅层207与多晶硅膜154、155与第2绝缘膜129(129b)与第2绝缘膜边壁224所覆盖的构造。此外，可获得柱状硅层207、208的上部由硬掩模106、107与绝缘膜边壁224、223所覆盖的构造。通过此种构造，在柱状硅层207、208上不会形成金属半导体化合物层。
在上述步骤的制成物上溅镀Ni或Co等金属，且施加热处理。借此，使栅极电极209、210的多晶硅膜154、155与所溅镀的金属反应，且使栅极配线218的多晶硅膜154、155、142、156、157及平面状硅层与所溅镀的金属反应。之后，使用硫酸过氧化氢水混合液或氨过氧化氢水混合液将未反应的金属膜去除。借此，如图117A至图118B所示，在栅极电极209、210与栅极配线218形成第1、第3及第7金属硅化合物层159(159a至159c)，在平面状硅层211形成第4金属硅化合物层158，在平面状硅层212形成第2金属硅化合物层160。在本实施例中，由于第1、第3及第7金属硅化合物层159a至159c由在相同步骤中相同材料所形成，因此在沿着第117图至第147图的切割线X-X’的剖面图中，以金属硅化合物层159予以统括显示。
另一方面，由于柱状硅层207、208的上部区域为由硬掩模106、107及绝缘膜边壁223、224所覆盖的构造，因此在此步骤中，于柱状硅层207、208的上部区域，不会形成金属硅化合物层。
在金属硅化合物层159与金属膜137、138之间也可具有多晶硅膜。此外，在第4金属硅化合物层158的下侧也可具有p+型硅层119，在第2金属硅化合物层160的下侧，也可具有第1n+型硅层113。
在上述步骤的制成物上形成氮化膜161，又以埋入于形成有氮化膜161的制成物的方式形成层间绝缘膜162。接着，如图119A至图120B所示，进行层间绝缘膜162的平坦化。
如图121A至图122B所示，在柱状硅层207、208上方形成用以形成接触部孔的阻剂163。
如图123A至图124B所示，以阻剂163为掩模，将层间绝缘膜162予以蚀刻，而于柱状硅层207、208上方形成接触部孔164、165。此时，以通过过蚀刻(over etch)，先将氮化膜161与硬掩模106、107的一部分蚀刻为优选。
如图125A至图126B所示，将阻剂163剥离。
如图127A至图128B所示，在平面状硅层211、212上方及栅极配线218上方分别形成用以形成接触部孔167、168、169的阻剂166。
如图129A至图130B所示，以阻剂166为掩模，将层间绝缘膜162予以蚀刻，在平面状硅层211、212上方及栅极配线218上方，分别形成接触部孔167、169、168。由于将柱状硅层207、208上方的接触部孔164、165、与平面状硅层211、212上方及栅极配线218上方的接触部孔167、169、168在不同步骤中形成，因此可将用以形成柱状硅层207、208上方的接触部孔164、165的蚀刻条件、及用以形成平面状硅层211、212上方及栅极配线218上方的接触部孔167、169、168的蚀刻条件分别予以最佳化。
如图131A至图132B所示，将阻剂166剥离。
如图133A至图134B所示，将接触部孔167、168、169下方的氮化膜161予以蚀刻去除，且进一步将硬掩模106、107予以蚀刻去除。
如图135A至图136B所示，形成由钽、氮化钽、钛或氮化钛的金属所形成的障壁金属层170，接着形成金属层171。此时，形成钛等障壁金属层170的金属与第2柱状硅层207上部的硅有分别反应而形成金属与硅的化合物的情形。借此，在障壁金属层170与柱状硅层208的界面形成第5金属硅化合物层，且形成障壁金属层170与柱状硅层207与第6金属硅化合物层。依障壁金属层的材料，也有不会形成第5金属硅化合物层及第6金属硅化合物层的情形。
如图137A至图138B所示，在上述步骤的制成物上形成金属层172。
如图139A至图140B所示，将金属层172、171及障壁金属层170予以平坦化，且予以蚀刻而形成接触部213、214、215、216、217。接触部213由障壁金属层173及金属层174、175所构成。接触部214由障壁金属层176及金属层177、178所构成。接触部215由障壁金属层179、金属层180、181所构成。接触部216由障壁金属层182、金属层183、184所构成。接触部217由障壁金属层185、金属层186、187所构成。
如图141A至图142B所示，在上述步骤的制成物上依序形成障壁金属层188、金属层189及障壁金属层190。
如图143A至图144B所示，形成用以形成电源配线与输入配线与输出配线的阻剂191、192、193、194。
如图145A至图146B所示，将障壁金属层190、金属层189及障壁金属层188予以蚀刻而形成电源配线219、222、输入配线221及输出配线220。电源配线219由障壁金属层195、金属层196及障壁金属层197所构成。电源配线222由障壁金属层204、金属层205及障壁金属层206所构成。输入配线221由障壁金属层201、金属层202及障壁金属层203所构成。输出配线220由障壁金属层198、金属层199及障壁金属层200所构成。
如图147A至图148B所示，将阻剂191、192、193、194剥离。
通过以上步骤，形成本实施例的半导体器件。
依据本实施例的制造方法，可在柱状硅层207、208上直接形成接触部214、216。因此，会成为泄漏电流产生的主要原因的厚的金属半导体化合物不会形成于柱状硅层207、208上。此外，为了抑制该泄漏电流的产生，也不需将属于高浓度硅层的第2的n+型硅层144、p+型硅层146形成为较厚，因此也可避免第2的n+型硅层144、p+型硅层146所造成的电阻的增大。
此外，由于可在栅极电极209、210、柱状硅层207、208下部的平面状硅层211、212形成厚的金属硅化合物层158至160，因此可使栅极电极209、210及平面状硅层211、212为低电阻化。借此，可达成SGT的高速动作。
此外，由于在栅极电极209、210与平面状硅层211、212之间分别形成第1绝缘膜129a与第2绝缘膜129b，因此可降低栅极电极与平面状半导体层之间的寄生电容。
通过以上的构成，可实现半导体器件的低电阻化及微细化。
上述实施例的制造方法虽以使用具备NMOS·SGT及PMOS·SGT的反向器作了说明，惟也可通过相同步骤制造具备NMOS·SGT、PMOS·SGT、或复数个SGT的半导体器件。此外，在上述实施例中，虽使用具备NMOS·SGT与PMOS·SGT的反向器作了说明，惟本发明的半导体器件只要是具备具有上述构造的SGT的器件即可，并不限定于反向器。
在上述实施例中，就接触部与柱状半导体层上的第2高浓度硅层接触的情形进行了说明。惟也可在将接触部直接形成于柱状硅层上时，使障壁金属层的金属与柱状硅层上部的硅反应，而于接触部与第2高浓度硅层的界面形成由障壁金属层的金属与半导体的化合物所形成的第5及第6金属硅化合物层。此时，由于第5及第6金属硅化合物层较第1至第4、及第7金属硅化合物层形成为较薄，因此不会产生如上所述的泄漏电流的问题。此外，包含于第5及第6金属硅化合物层的金属，为形成障壁金属层的金属，与包含于第1至第4及第7金属硅化合物层的金属有所不同。另外，第5及第6金属硅化合物层有通过障壁金属层的材质形成的情形，也有不通过障壁金属层的材质形成的情形。
在上述实施例中，虽就栅极电极具备金属膜的情形进行了说明，惟只要可发挥作为栅极电极功能，也可不具备金属膜。
在上述实施例中，虽就通过施加电压于第1栅极电极210及第2栅极电极209，而于第1硅层114及第2硅层120的区域形成沟道的增强型晶体管进行了说明，惟也可为减压(depression)型晶体管。
在上述实施例中，虽显示使用硅作为半导体的例，惟只要可形成SGT，则也可使用锗(germanium)、化合物半导体等。
上述实施例中用以形成金属层、绝缘膜等的材料可适当使用公知的材料。
上述物质名称为例示，本发明并不限定于此。
另外，本发明在不脱离本发明的广义精神与范围下，均可作各种实施例及变形。此外，上述实施例用以说明本发明的一实施例，并非用以限定本发明的范围。

Claims (9)

1.一种半导体器件，其特征在于，具备：
第1平面状半导体层；
第1柱状半导体层，形成于该第1平面状半导体层上；
第1高浓度半导体层，形成于该第1柱状半导体层的下部区域与所述第1平面状半导体层；
第2高浓度半导体层，与所述第1高浓度半导体层相同导电型，形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围该第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1栅极电极，以包围该第1栅极绝缘膜的方式形成于该第1栅极绝缘膜上；
第1绝缘膜，形成于该第1栅极电极与所述第1平面状半导体层之间；
第1绝缘膜边壁，与所述第1栅极电极的上表面及所述第1柱状半导体层的上部侧壁相接，且以包围该第1柱状半导体层的所述上部区域的方式形成；
第2金属半导体化合物层，以与所述第1高浓度半导体层相接的方式形成于与所述第1平面状半导体层相同的层；及
第1接触部，形成于所述第2高浓度半导体层上；
所述第1接触部与所述第2高浓度半导体层直接连接；
所述第1栅极电极具备第1金属半导体化合物层。
2.根据权利要求1所述的半导体器件，其特征在于，还具备形成于所述第1接触部与所述第2高浓度半导体层之间的第5金属半导体化合物层；
该第5金属半导体化合物层的金属为与所述第1金属半导体化合物层的金属及所述第2金属半导体化合物层的金属不同种类的金属。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述第1栅极电极还具备形成于所述第1栅极绝缘膜与所述第1金属半导体化合物层之间的第1金属膜。
4.一种半导体器件，其特征在于，具备第1晶体管与第2晶体管；
该第1晶体管具备：
第1平面状半导体层；
第1柱状半导体层，形成于该第1平面状半导体层上；
第2导电型第1高浓度半导体层，形成于该第1柱状半导体层的下部区域与所述第1平面状半导体层；
第2导电型第2高浓度半导体层，形成于所述第1柱状半导体层的上部区域；
第1栅极绝缘膜，以包围该第1柱状半导体层的方式形成于所述第1高浓度半导体层与所述第2高浓度半导体层之间的所述第1柱状半导体层的侧壁；
第1栅极电极，以包围该第1栅极绝缘膜的方式形成于该第1栅极绝缘膜上；
第1绝缘膜，形成于该第1栅极电极与所述第1平面状半导体层之间；
第1绝缘膜边壁，与所述第1栅极电极的上表面及所述第1柱状半导体层的上部侧壁相接，且以包围该第1柱状半导体层的所述上部区域的方式形成；
第2金属半导体化合物层，以与所述第1高浓度半导体层相接的方式形成于与所述第1平面状半导体层相同的层；及
第1接触部，形成于所述第2高浓度半导体层上；
所述第2晶体管具备：
第2平面状半导体层；
第2柱状半导体层，形成于该第2平面状半导体层上；
第1导电型第3高浓度半导体层，形成于该第2柱状半导体层的下部区域与所述第2平面状半导体层；
第1导电型第4高浓度半导体层，形成于所述第2柱状半导体层的上部区域；
第2栅极绝缘膜，以包围该第2柱状半导体层的方式形成于所述第3高浓度半导体层与所述第4高浓度半导体层之间的所述第2柱状半导体层的侧壁；
第2栅极电极，以包围该第2栅极绝缘膜的方式形成于该第2栅极绝缘膜上；
第2绝缘膜，形成于该第2栅极电极与所述第2平面状半导体层之间；
第2绝缘膜边壁，与所述第2栅极电极的上表面及所述第2柱状半导体层的上部侧壁相接，且以包围该第2柱状半导体层的所述上部区域的方式形成；
第4金属半导体化合物层，以与所述第3高浓度半导体层相接的方式形成于与所述第2平面状半导体层相同的层；及
第2接触部，形成于所述第4高浓度半导体层上；
所述第1接触部与所述第2高浓度半导体层直接连接；
所述第2接触部与所述第4高浓度半导体层直接连接；
所述第1栅极电极具备第1金属半导体化合物层；
所述第2栅极电极具备第3金属半导体化合物层。
5.根据权利要求4所述的半导体器件，其特征在于，还具备：
第5金属半导体化合物层，形成于所述第1接触部与所述第2高浓度半导体层之间；及
第6金属半导体化合物层，形成于所述第2接触部与所述第4高浓度半导体层之间；
所述第5金属半导体化合物层的金属为与所述第1金属半导体化合物层的金属及所述第2金属半导体化合物层的金属不同种类的金属；
所述第6金属半导体化合物层的金属为与所述第3金属半导体化合物层的金属及所述第4金属半导体化合物层的金属不同种类的金属。
6.根据权利要求4或5所述的半导体器件，其特征在于，所述第1栅极电极还具备形成于所述第1栅极绝缘膜与所述第1金属半导体化合物层之间的第1金属膜；
所述第2栅极电极还具备形成于所述第2栅极绝缘膜与所述第3金属半导体化合物层之间的第2金属膜。
7.根据权利要求6所述的半导体器件，其特征在于，所述第1栅极绝缘膜与所述第1金属膜将以所述第1晶体管作成增强型的材料所形成；
所述第2栅极绝缘膜与所述第2金属膜由将所述第2晶体管作成增强型的材料所形成。
8.一种半导体器件的制造方法，用以制造权利要求3所述的半导体器件，其特征在于，该半导体器件的制造方法具备：
准备构造体的步骤，该构造体具有：所述第1平面状半导体层；所述第1柱状半导体层，形成于该第1平面状半导体层上且于上面形成有硬掩模；所述第1高浓度半导体层，形成于所述第1平面状半导体层与所述第1柱状半导体层的下部区域；及第3绝缘膜，形成于所述硬掩模上及所述第1平面状半导体层上；
将第4绝缘膜、第3金属膜、及第1半导体膜依序形成于所述构造体上的步骤；
将该第1半导体膜予以蚀刻，使该第1半导体膜残存于所述第1柱状半导体层的侧壁呈边壁状的步骤；
将所述第3金属膜予以蚀刻，使其残存于所述第1柱状半导体层的侧壁呈边壁状的步骤；
第4绝缘膜蚀刻步骤，将所述第4绝缘膜予以蚀刻，使其残存于所述第1柱状半导体层的侧壁呈边壁状；
第2半导体膜形成步骤，在所述第4绝缘膜蚀刻步骤的制成物上形成第2半导体膜；
以埋入所述第2半导体膜形成步骤的制成物的方式形成第3半导体膜的步骤；
将该第2半导体膜与该第3半导体膜与所述第1半导体膜予以平坦化的步骤；
将所述经平坦化的第2半导体膜与第3半导体膜与第1半导体膜进行回蚀以使所述第3金属膜的上部区域露出的步骤；
将残存成所述边壁状的第3金属膜与残存成所述边壁状的第4绝缘膜予以蚀刻以使所述第1柱状半导体层的上部侧壁露出，而形成所述第1金属膜与所述第1栅极绝缘膜的步骤；
第2高浓度半导体层形成步骤，在所述第1柱状半导体层的所述上部区域形成与所述第1高浓度半导体层相同导电型的所述第2高浓度半导体层；
将氧化膜及氮化膜依序形成于所述第2高浓度半导体层形成步骤的制成物上的步骤；
以该氧化膜与该氮化膜残存于所述第1柱状半导体层的所述上部侧壁与所述硬掩模的侧壁呈边壁状的方式将该氧化膜与该氮化膜予以蚀刻，而形成所述第1绝缘膜边壁的步骤；
半导体膜蚀刻步骤，将所述第1半导体膜与所述第2半导体膜与所述第3半导体膜予以蚀刻，使至少所述第1半导体膜与所述第2半导体膜的一部分以包围该第1金属膜的方式残存于所述第1金属膜的侧壁；
第1平面状半导体层露出步骤，将在所述半导体膜蚀刻步骤中露出的所述第1平面状半导体层上的所述第3绝缘膜予以蚀刻去除，而使所述第1平面状半导体层露出；
金属半导体反应步骤，在所述第1平面状半导体层露出步骤的制成物上堆积金属且进行热处理，借此使包含于所述第1平面状半导体层的半导体与所述堆积的金属反应，而且使残存于所述第1金属膜上的所述第1半导体膜及包含于所述第2半导体膜的半导体与所述堆积的金属反应；及
去除在所述金属半导体反应步骤中未反应的所述金属，借此在所述第1平面状半导体层中形成所述第2金属半导体化合物层，而且在所述第1栅极电极中形成所述第1金属半导体化合物层的步骤。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，还具备：
将所述硬掩模上的所述第3绝缘膜予以去除的步骤；及
在形成于所述第1柱状半导体层的上部的所述第2高浓度半导体层上直接形成所述第1接触部的步骤。
CN2011101128704A 2010-06-09 2011-04-28 半导体器件及其制造方法 Active CN102280479B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010132488A JP5066590B2 (ja) 2010-06-09 2010-06-09 半導体装置とその製造方法
JP2010-132488 2010-06-09

Publications (2)

Publication Number Publication Date
CN102280479A true CN102280479A (zh) 2011-12-14
CN102280479B CN102280479B (zh) 2013-09-25

Family

ID=45095548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011101128704A Active CN102280479B (zh) 2010-06-09 2011-04-28 半导体器件及其制造方法

Country Status (6)

Country Link
US (2) US8486785B2 (zh)
JP (1) JP5066590B2 (zh)
KR (1) KR101222760B1 (zh)
CN (1) CN102280479B (zh)
SG (1) SG177058A1 (zh)
TW (1) TWI409952B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103563058A (zh) * 2012-05-17 2014-02-05 新加坡优尼山帝斯电子私人有限公司 半导体器件
CN104766860A (zh) * 2014-01-07 2015-07-08 台湾积体电路制造股份有限公司 具有多个阈值电压的半导体器件及其制造方法
CN105810720A (zh) * 2015-01-16 2016-07-27 台湾积体电路制造股份有限公司 在垂直纳米导线晶体管中诱发局部应变
CN107393960A (zh) * 2016-04-29 2017-11-24 三星电子株式会社 垂直场效应晶体管及其制造方法
CN110581130A (zh) * 2018-06-07 2019-12-17 三星电子株式会社 半导体装置

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8598650B2 (en) * 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP4577592B2 (ja) 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8829601B2 (en) 2012-05-17 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9166043B2 (en) 2012-05-17 2015-10-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US9012981B2 (en) 2012-05-17 2015-04-21 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9000513B2 (en) 2012-11-12 2015-04-07 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device and semiconductor device with surrounding gate transistor
US9466668B2 (en) 2013-02-08 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Inducing localized strain in vertical nanowire transistors
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
JP5692886B1 (ja) * 2013-04-19 2015-04-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
KR20140142887A (ko) * 2013-06-05 2014-12-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 그 제조방법
JP5872054B2 (ja) * 2013-06-17 2016-03-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9640645B2 (en) * 2013-09-05 2017-05-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with silicide
WO2015068226A1 (ja) 2013-11-06 2015-05-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置と、その製造方法
JP5670606B1 (ja) * 2013-11-22 2015-02-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015125204A1 (ja) * 2014-02-18 2015-08-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US9331088B2 (en) * 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
US9614091B2 (en) * 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
JP5936653B2 (ja) * 2014-08-06 2016-06-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9985026B2 (en) 2014-08-15 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
US9893159B2 (en) 2014-08-15 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
US9373620B2 (en) 2014-09-12 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series connected transistor structure and method of manufacturing the same
US9871111B2 (en) * 2014-09-18 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
EP3070737A1 (en) * 2015-03-17 2016-09-21 IMEC vzw Vertical Fin-FET semiconductor device
US9805935B2 (en) * 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
US9685409B1 (en) * 2016-03-28 2017-06-20 International Business Machines Corporation Top metal contact for vertical transistor structures
US9780194B1 (en) * 2016-03-28 2017-10-03 International Business Machines Corporation Vertical transistor structure with reduced parasitic gate capacitance
US11018254B2 (en) 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
US9711618B1 (en) * 2016-03-31 2017-07-18 International Business Machines Corporation Fabrication of vertical field effect transistor structure with controlled gate length
US10170575B2 (en) * 2016-05-17 2019-01-01 International Business Machines Corporation Vertical transistors with buried metal silicide bottom contact
US10153367B2 (en) * 2016-07-11 2018-12-11 International Business Machines Corporation Gate length controlled vertical FETs
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US9799777B1 (en) * 2016-10-07 2017-10-24 International Business Machines Corporation Floating gate memory in a channel last vertical FET flow
US9991267B1 (en) * 2017-01-25 2018-06-05 International Business Machines Corporation Forming eDRAM unit cell with VFET and via capacitance
US9953973B1 (en) * 2017-03-15 2018-04-24 International Business Machines Corporation Diode connected vertical transistor
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
US10192789B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US11195764B2 (en) * 2018-04-04 2021-12-07 International Business Machines Corporation Vertical transport field-effect transistors having germanium channel surfaces
US10461173B1 (en) 2018-05-25 2019-10-29 Globalfoundries Inc. Methods, apparatus, and manufacturing system for forming source and drain regions in a vertical field effect transistor
US11177370B2 (en) * 2020-02-28 2021-11-16 International Business Machines Corporation Vertical field effect transistor with self-aligned source and drain top junction
CN113539823B (zh) * 2020-04-13 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114335183A (zh) * 2021-12-17 2022-04-12 Tcl华星光电技术有限公司 阵列基板及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018176A (en) * 1995-05-26 2000-01-25 Samsung Electronics Co., Ltd. Vertical transistor and memory cell
JP2006294995A (ja) * 2005-04-13 2006-10-26 Nec Corp 電界効果トランジスタ及びその製造方法
CN101140931A (zh) * 2006-09-06 2008-03-12 国际商业机器公司 垂直场效应晶体管阵列及其制造方法
WO2009101704A1 (ja) * 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法

Family Cites Families (134)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5017977A (en) 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US5258635A (en) 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JPH03187272A (ja) 1989-12-15 1991-08-15 Mitsubishi Electric Corp Ｍｏｓ型電界効果トランジスタ及びその製造方法
US5466961A (en) 1991-04-23 1995-11-14 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US5308782A (en) 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
JP2748072B2 (ja) 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
AU5669794A (en) * 1992-12-11 1994-07-04 Intel Corporation A mos transistor having a composite gate electrode and method of fabrication
JPH06268173A (ja) 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3745392B2 (ja) 1994-05-26 2006-02-15 株式会社ルネサステクノロジ 半導体装置
JPH0878533A (ja) 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JP2797984B2 (ja) 1994-10-27 1998-09-17 日本電気株式会社 固体撮像素子およびその製造方法
JP3318814B2 (ja) 1995-03-15 2002-08-26 ソニー株式会社 固体撮像装置及びその駆動方法
JPH098290A (ja) 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5767549A (en) 1996-07-03 1998-06-16 International Business Machines Corporation SOI CMOS structure
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
JP3467416B2 (ja) 1998-04-20 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP2000039628A (ja) 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP3718058B2 (ja) 1998-06-17 2005-11-16 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4078721B2 (ja) 1998-08-24 2008-04-23 ソニー株式会社 半導体装置とその製造方法
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
JP2000243085A (ja) 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP3621844B2 (ja) 1999-02-24 2005-02-16 シャープ株式会社 増幅型固体撮像装置
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
DE60001601T2 (de) 1999-06-18 2003-12-18 Lucent Technologies Inc Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
US6392271B1 (en) 1999-06-28 2002-05-21 Intel Corporation Structure and process flow for fabrication of dual gate floating body integrated MOS transistors
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
DE19945136A1 (de) 1999-09-21 2001-04-12 Infineon Technologies Ag Vertikale Pixelzellen
JP2001237421A (ja) * 2000-02-24 2001-08-31 Toshiba Corp 半導体装置、ｓｒａｍおよびその製造方法
US6882012B2 (en) 2000-02-28 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
JP2002231951A (ja) 2001-01-29 2002-08-16 Sony Corp 半導体装置およびその製造方法
US6624459B1 (en) 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
JP3713418B2 (ja) 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
JP2001352047A (ja) 2000-06-05 2001-12-21 Oki Micro Design Co Ltd 半導体集積回路
JP4021602B2 (ja) 2000-06-16 2007-12-12 株式会社東芝 半導体記憶装置
JP2002033399A (ja) 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
JP4064607B2 (ja) 2000-09-08 2008-03-19 株式会社東芝 半導体メモリ装置
US6406962B1 (en) 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6448601B1 (en) 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
JP3899236B2 (ja) 2001-02-16 2007-03-28 シャープ株式会社 イメージセンサの製造方法
JP3908911B2 (ja) 2001-02-16 2007-04-25 シャープ株式会社 イメージセンサの製造方法
FR2823009B1 (fr) 2001-04-02 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
US6927433B2 (en) 2001-06-28 2005-08-09 Isetec, Inc Active pixel image sensor with two transistor pixel, in-pixel non-uniformity correction, and bootstrapped reset lines
JP2003068883A (ja) 2001-08-24 2003-03-07 Hitachi Ltd 半導体記憶装置
US6461900B1 (en) 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
JP2003142684A (ja) 2001-11-02 2003-05-16 Toshiba Corp 半導体素子及び半導体装置
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6670642B2 (en) 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
US6658259B2 (en) 2002-03-07 2003-12-02 Interwave Communications International, Ltd. Wireless network having a virtual HLR and method of operating the same
JP2004096065A (ja) 2002-07-08 2004-03-25 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP2004079694A (ja) 2002-08-14 2004-03-11 Fujitsu Ltd スタンダードセル
JP4639040B2 (ja) 2002-10-10 2011-02-23 パナソニック株式会社 半導体装置の製造方法
JP2004165462A (ja) 2002-11-14 2004-06-10 Sony Corp 固体撮像素子及びその製造方法
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
KR100467027B1 (ko) 2003-01-07 2005-01-24 삼성전자주식회사 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법
JP2004259733A (ja) 2003-02-24 2004-09-16 Seiko Epson Corp 固体撮像装置
US20060203541A1 (en) 2003-03-18 2006-09-14 Haruki Toda Phase change memory device
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
JP2004319808A (ja) 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
US6943407B2 (en) 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
TWI294670B (en) * 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
JP4651920B2 (ja) 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
JP4758061B2 (ja) 2003-10-16 2011-08-24 パナソニック株式会社 固体撮像装置およびその製造方法
JP4416474B2 (ja) 2003-10-28 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US6878991B1 (en) 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
KR100532564B1 (ko) 2004-05-25 2005-12-01 한국전자통신연구원 다중 게이트 모스 트랜지스터 및 그 제조 방법
JP4218894B2 (ja) 2004-07-08 2009-02-04 シャープ株式会社 固体撮像装置およびその製造方法
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7442970B2 (en) 2004-08-30 2008-10-28 Micron Technology, Inc. Active photosensitive structure with buried depletion layer
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7271052B1 (en) 2004-09-02 2007-09-18 Micron Technology, Inc. Long retention time single transistor vertical memory gain cell
US8110869B2 (en) 2005-02-11 2012-02-07 Alpha & Omega Semiconductor, Ltd Planar SRFET using no additional masks and layout method
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US20060261406A1 (en) 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
KR100673012B1 (ko) 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
FR2891664B1 (fr) 2005-09-30 2007-12-21 Commissariat Energie Atomique Transistor mos vertical et procede de fabrication
KR100800469B1 (ko) 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
US7977736B2 (en) 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors
JP2008028240A (ja) 2006-07-24 2008-02-07 Toshiba Corp 固体撮像装置
JP2008053388A (ja) 2006-08-23 2008-03-06 Toshiba Corp 半導体装置及びその製造方法
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
JP5114968B2 (ja) 2007-02-20 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008227026A (ja) 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
JP5130596B2 (ja) 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
JP2009037115A (ja) 2007-08-03 2009-02-19 Sony Corp 半導体装置およびその製造方法、並びに表示装置
EP2197032B1 (en) 2007-09-12 2014-11-05 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8330089B2 (en) 2007-09-12 2012-12-11 Unisantis Electronics Singapore Pte Ltd. Solid-state imaging device
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
JP2009088134A (ja) 2007-09-28 2009-04-23 Elpida Memory Inc 半導体装置、半導体装置の製造方法並びにデータ処理システム
JP4900195B2 (ja) 2007-10-26 2012-03-21 大日本印刷株式会社 オーサリング装置、方法およびコンピュータプログラム
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
WO2009057194A1 (ja) 2007-10-29 2009-05-07 Unisantis Electronics (Japan) Ltd. 半導体構造及び当該半導体構造の製造方法
JP2009117518A (ja) 2007-11-05 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
US7935598B2 (en) * 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
US7956434B2 (en) 2007-12-27 2011-06-07 Dongbu Hitek Co., Ltd. Image sensor and method for manufacturing the same
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8154086B2 (en) 2008-01-29 2012-04-10 Unisantis Electronics Singapore Pte Ltd. Semiconductor surround gate SRAM storage device
US8212298B2 (en) 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
WO2009096002A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
WO2009095997A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
JP4316657B2 (ja) * 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
WO2009095998A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
WO2009096001A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
WO2009095999A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
US8097907B2 (en) 2008-05-02 2012-01-17 Unisantis Electronics Singapore Pte Ltd. Solid-state imaging device
WO2009133623A1 (ja) 2008-05-02 2009-11-05 日本ユニサンティスエレクトロニクス株式会社 固体撮像素子
KR100971412B1 (ko) * 2008-05-21 2010-07-21 주식회사 하이닉스반도체 반도체 장치의 수직 채널 트랜지스터 형성 방법
JP2010034191A (ja) 2008-07-28 2010-02-12 Toshiba Corp 半導体記憶装置とその製造方法
TWI368315B (en) * 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
JP2010171055A (ja) 2009-01-20 2010-08-05 Elpida Memory Inc 半導体装置およびその製造方法
US8338292B2 (en) 2009-02-18 2012-12-25 International Business Machines Corporation Body contacts for FET in SOI SRAM array
TWI388059B (zh) 2009-05-01 2013-03-01 Niko Semiconductor Co Ltd The structure of gold-oxygen semiconductor and its manufacturing method
US7968876B2 (en) * 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
JP4987926B2 (ja) 2009-09-16 2012-08-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP2011071235A (ja) 2009-09-24 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
KR101116354B1 (ko) * 2009-09-30 2012-03-09 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8067800B2 (en) 2009-12-28 2011-11-29 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf step oxide and the method to make the same
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
JP5054182B2 (ja) 2010-03-12 2012-10-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 固体撮像装置
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8378400B2 (en) 2010-10-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6018176A (en) * 1995-05-26 2000-01-25 Samsung Electronics Co., Ltd. Vertical transistor and memory cell
JP2006294995A (ja) * 2005-04-13 2006-10-26 Nec Corp 電界効果トランジスタ及びその製造方法
CN101140931A (zh) * 2006-09-06 2008-03-12 国际商业机器公司 垂直场效应晶体管阵列及其制造方法
WO2009101704A1 (ja) * 2008-02-15 2009-08-20 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103563058A (zh) * 2012-05-17 2014-02-05 新加坡优尼山帝斯电子私人有限公司 半导体器件
CN104766860A (zh) * 2014-01-07 2015-07-08 台湾积体电路制造股份有限公司 具有多个阈值电压的半导体器件及其制造方法
US10276562B2 (en) 2014-01-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
US11056486B2 (en) 2014-01-07 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
CN105810720A (zh) * 2015-01-16 2016-07-27 台湾积体电路制造股份有限公司 在垂直纳米导线晶体管中诱发局部应变
CN105810720B (zh) * 2015-01-16 2019-05-10 台湾积体电路制造股份有限公司 在垂直纳米导线晶体管中诱发局部应变
CN107393960A (zh) * 2016-04-29 2017-11-24 三星电子株式会社 垂直场效应晶体管及其制造方法
CN107393960B (zh) * 2016-04-29 2022-02-11 三星电子株式会社 垂直场效应晶体管及其制造方法
CN110581130A (zh) * 2018-06-07 2019-12-17 三星电子株式会社 半导体装置

Also Published As

Publication number Publication date
TW201145517A (en) 2011-12-16
JP2011258780A (ja) 2011-12-22
KR101222760B1 (ko) 2013-01-15
US20130252413A1 (en) 2013-09-26
US8609494B2 (en) 2013-12-17
KR20110134820A (ko) 2011-12-15
TWI409952B (zh) 2013-09-21
US8486785B2 (en) 2013-07-16
JP5066590B2 (ja) 2012-11-07
CN102280479B (zh) 2013-09-25
SG177058A1 (en) 2012-01-30
US20110303985A1 (en) 2011-12-15

Similar Documents

Publication Publication Date Title
CN102280479B (zh) 半导体器件及其制造方法
CN102290441B (zh) 半导体器件及其制造方法
JP4590884B2 (ja) 半導体装置およびその製造方法
KR100697141B1 (ko) 반도체 장치 및 그 제조 방법
JP5492610B2 (ja) 半導体装置及びその製造方法
CN101834141B (zh) 一种不对称型源漏场效应晶体管的制备方法
CN101996997B (zh) 半导体器件及其制造方法
US20020000633A1 (en) Semiconductor device including misfet having post-oxide films having at least two kinds of thickness and method of manufacturing the same
US7253484B2 (en) Low-power multiple-channel fully depleted quantum well CMOSFETs
CN102035533B (zh) 半导体器件
JP2005159352A (ja) Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法
EP3217434A1 (en) Semiconductor device capable of high-voltage operation
CN114038915A (zh) 半导体功率器件及其制备方法
JP2007019200A (ja) 半導体装置およびその製造方法
JP2006041339A (ja) Ｃｍｏｓ集積回路
US8664063B2 (en) Method of producing a semiconductor device and semiconductor device
JPH0738095A (ja) 半導体装置及びその製造方法
JP2010028054A (ja) 半導体装置およびその製造方法
WO2009101824A1 (ja) Ｍｉｓ型電界効果トランジスタ及びその製造方法並び半導体装置及びその製造方法
TWI525825B (zh) 橫向擴散半導體裝置及其製作方法
CN105990109B (zh) 一种高压pmos及其制造方法
JPS62169480A (ja) 半導体装置とその製造方法
JP5496826B2 (ja) 半導体装置及び半導体装置の製造方法
KR19990033160A (ko) 반도체 소자의 트랜지스터 제조 방법
KR20050119409A (ko) 소오스-드레인간의 전류가 개선된 전력 디바이스 및 그제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD.

Free format text: FORMER OWNER: UNISANTIS ELECTRONICS JAPAN LIMITED

Effective date: 20111121

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20111121

Address after: Peninsular Plaza, Singapore

Applicant after: Unisantis Electronics Singapore Pte. Ltd.

Address before: Tokyo, Japan, Japan

Applicant before: Unisantis Electronics JP Ltd.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant