KR101222760B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 평면 형상 실리콘층 상의 기둥 형상 실리콘층, 기둥 형상 실리콘층의 저부 영역에 형성된 제 1 n+ 형 실리콘층, 기둥 형상 실리콘층의 상부 영역에 형성된 제 2 n+ 형 실리콘층, 제 1 및 제 2 n+ 형 실리콘층 사이의 채널 영역 주위에 형성된 게이트 절연막, 게이트 절연막 주위에 형성되고 제 1 금속 실리콘 화합물층을 갖는 게이트 전극, 게이트 전극과 평면 형상 실리콘층 사이에 형성된 절연막, 기둥 형상 실리콘층의 상부 측벽에 형성된 절연막 사이드 월, 평면 형상 실리콘층에 형성된 제 2 금속 실리콘 화합물층, 및 제 2 n+ 형 실리콘층 상에 형성된 컨택트를 구비한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR THE PRODUCTION THEREOF}
관련 출원의 상호 참조
본 출원은, 2010년 6월 9일에 출원된 미국 특허가출원 61/352,961호, 및 2010년 6월 9일에 출원된 일본 특허 출원 2010-132488호에 기초하는 우선권을 주장하고, 당해 출원에 개시되는 내용은, 여기에서의 참조에 의해 모두 원용된다.
이 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 서라운딩 게이트 트랜지스터 (Surrounding Gate Transistor, SGT) 와 그 제조 방법에 관한 것이다.
반도체 집적 회로, 그 중에서도 MOS 트랜지스터를 사용한 집적 회로는, 고집적화의 일로를 걷고 있다. 반도체 집적 회로의 고집적화에 수반하여, 집적 회로 중에서 사용되고 있는 Metal-Oxide-Semiconductor (MOS) 트랜지스터는 나노 영역까지 미세화가 진행되어 있다. 그러나, MOS 트랜지스터의 미세화가 진행되면, 리크 전류의 억제가 곤란해진다. 또, MOS 트랜지스터의 동작에 필요한 전류량을 확보하기 위해 회로의 점유 면적을 작게 할 수 없다는 문제도 있었다. 이와 같은 문제를 해결하기 위해서, 기판에 대하여 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 기둥 형상 반도체층을 둘러싸는 구조인 서라운딩 게이트 트랜지스터 (Surrounding Gate Transistor, SGT) 가 제안되어 있다 (예를 들어, 일본 공개특허공보 평2-71556호를 참조).
MOS 트랜지스터에 있어서, 게이트 전극, 소스 및 드레인이 되는 고농도 실리콘층에, 금속과 실리콘의 화합물로부터 형성된 화합물층을 형성하는 것은 알려져 있다. 고농도 실리콘층 상에 두꺼운 금속 실리콘 화합물층을 형성함으로써, 고농도 실리콘층을 보다 저저항화시킬 수 있다. SGT 에 있어서도, 게이트 전극, 소스 및 드레인이 되는 고농도 실리콘층 상에 두꺼운 금속 실리콘 화합물층을 형성함으로써, 게이트 전극, 소스, 드레인이 되는 고농도 실리콘층을 보다 저저항화시킬 수 있다.
그러나, 기둥 형상 실리콘층 상부의 고농도 실리콘층 상에 두꺼운 금속 실리콘 화합물층을 형성하면, 금속 실리콘 화합물층이 스파이크 형상으로 형성될 가능성이 있다. 금속 실리콘 화합물층이 스파이크 형상으로 형성되면, 그 스파이크 형상의 금속 실리콘 화합물층은, 기둥 형상 실리콘층 상부에 형성되는 고농도 실리콘층뿐만 아니라, 이 고농도 실리콘층 하의 채널부에 이른다. 이로써, SGT 가 트랜지스터로서 동작하는 것이 곤란해진다.
상기 현상은, 기둥 형상 실리콘층 상부에 형성되는 고농도 실리콘층을 두껍게 함으로써 회피할 수 있다. 요컨대, 스파이크 형상으로 형성되는 금속 실리콘 화합물층보다 두껍게 고농도 실리콘층을 형성하면 되는 것이다. 그러나, 고농도 실리콘층의 전기 저항은 그 길이에 비례하기 때문에, 기둥 형상 실리콘층 상부에 형성되는 고농도 실리콘층을 두껍게 하면, 고농도 실리콘층의 전기 저항이 증가해 버린다. 그 때문에, 고농도 실리콘층의 저저항화가 곤란해진다.
또, 기둥 형상 실리콘층 상부의 고농도 실리콘층 상에 금속 실리콘 화합물층이 형성되는 경우, 기둥 형상 실리콘층의 직경이 작아짐에 따라서, 형성되는 금속 실리콘 화합물층의 두께는 두꺼워지는 현상이 있다. 기둥 형상 실리콘층의 직경이 작아져, 기둥 형상 실리콘층 상에 형성되는 금속 실리콘 화합물층의 두께가 두꺼워지면, 기둥 형상 실리콘층의 상부에 형성되는 고농도 실리콘층과 채널부의 접합 부분에 금속 실리콘 화합물층이 형성되게 된다. 이것은, 리크 전류의 원인이 된다.
상기 현상은, 기둥 형상 실리콘층 상부에 형성되는 고농도 실리콘층을 두껍게 함으로써 회피할 수 있다. 요컨대, 기둥 형상 실리콘층의 직경이 작아짐에 따라서 두꺼워지는 금속 실리콘 화합물층보다 두껍게 고농도 실리콘층을 형성하면 되는 것이다. 그러나, 상기 서술한 바와 같이, 고농도 실리콘층의 전기 저항은 그 길이에 비례하기 때문에, 기둥 형상 실리콘층 상부에 형성되는 고농도 실리콘층을 두껍게 하면, 고농도 실리콘층의 전기 저항이 증가하고, 저저항화가 곤란해진다.
통상, MOS 트랜지스터에 있어서, 게이트 전극, 소스 및 드레인이 되는 고농도 실리콘층 상에 형성되는 금속 실리콘 화합물층은, 동일한 공정에서 형성된다. MOS 트랜지스터와 마찬가지로, SGT 에 있어서도, 게이트 전극, 소스 및 드레인이 되는 고농도 실리콘층 상에 형성되는 금속 실리콘 화합물층은, 동일한 공정에서 형성된다. 그 때문에, SGT 에 있어서, 게이트 전극, 소스 및 드레인이 되는 고농도 실리콘층 중 어느 것에 두꺼운 금속 실리콘 화합물층을 형성하는 경우, 게이트 전극, 소스 및 드레인이 되는 고농도 실리콘층의 모두에 금속 실리콘 화합물층이 형성되어 버린다. 상기 서술한 바와 같이, 기둥 형상 반도체층 상에 금속 실리콘 화합물층이 형성되는 경우, 금속 실리콘 화합물층은 스파이크 형상으로 형성된다. 그 때문에, 이 스파이크 형상의 금속 실리콘 화합물층이 채널 영역에 이르는 것을 회피하도록, 기둥 형상 실리콘층 상부에 형성되는 고농도 실리콘층을 두껍게 형성해야 한다. 결과적으로, 이 고농도 실리콘층의 전기 저항이 증대되어 버린다.
SGT 의 게이트 전극에서는, 그 게이트 전극을 형성하는 재질과 동일한 재질로 게이트 배선을 실시하는 경우가 많다. 그 때문에, 게이트 전극 및 게이트 배선에 금속 실리콘 화합물층을 두껍게 형성함으로써, 게이트 전극 및 게이트 배선은 저저항화된다. 이로써, SGT 의 고속 동작이 가능해진다. 또, SGT 에서는, 기둥 형상 실리콘층 하에 배치되는 평면 형상 실리콘층을 사용하여 배선을 실시하는 경우도 많다. 그 때문에, 이 평면 형상 실리콘층과 동일한 층에 당해 평면 형상 실리콘층과 일체화되도록 금속 실리콘 화합물층을 두껍게 형성함으로써, 평면 형상 실리콘층은 저저항화되고, SGT 의 고속 동작이 가능해진다.
한편, SGT 의 기둥 형상 실리콘층 상부의 고농도 실리콘층은 컨택트와 직접 접속하므로, 이 기둥 형상 실리콘층 상부의 고농도 실리콘층에서 배선을 실시하는 것은 곤란하다. 그 때문에, 금속 실리콘 화합물층은 컨택트와 고농도 실리콘층 사이에 형성된다. 이 금속 실리콘 화합물층의 두께 방향으로 전류는 흐르기 때문에, 기둥 형상 실리콘층 상부의 고농도 실리콘층은 금속 실리콘 화합물층의 두께에 따라 저저항화된다.
전술한 바와 같이, 기둥 형상 실리콘층 상부에 금속 실리콘 화합물층을 두껍게 형성하기 위해서는, 기둥 형상 실리콘층 상부에 형성되는 고농도 실리콘층을 두껍게 형성할 수 밖에 없다. 그러나, 고농도 실리콘층의 전기 저항은 그 길이에 비례하기 때문에, 고농도 실리콘층을 두껍게 형성하면, 고농도 실리콘층의 전기 저항이 증대된다. 결과적으로, 고농도 실리콘층의 저저항화가 곤란해진다.
또, MOS 트랜지스터와 마찬가지로, SGT 의 미세화에 수반하여 다층 배선 사이에서 기생 용량이 발생하고, 그것에 의해 트랜지스터의 동작 속도가 저하된다는 문제도 있었다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로서, 양호한 특성을 가지며 또한 미세화를 실현한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제 1 관점에 관련된 반도체 장치는,
제 1 평면 형상 반도체층과,
그 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
그 제 1 기둥 형상 반도체층의 하부 영역과 상기 제 1 평면 형상 반도체층에 형성된 제 1 고농도 반도체층과,
상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 그 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
그 제 1 게이트 절연막 상에 그 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 게이트 전극과,
그 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 그 제 1 기둥 형상 반도체층의 상기 상부 영역을 둘러싸도록 형성된 제 1 절연막 사이드 월과,
상기 제 1 평면 형상 반도체층과 동일한 층에 상기 제 1 고농도 반도체층에 접하도록 형성된 제 2 금속 반도체 화합물층과,
상기 제 2 고농도 반도체층 상에 형성된 제 1 컨택트를 구비하고,
상기 제 1 컨택트는 상기 제 2 고농도 반도체층과 직접 접속되어 있고,
상기 제 1 게이트 전극은 제 1 금속 반도체 화합물층을 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 컨택트와 상기 제 2 고농도 반도체층 사이에 형성된 제 5 금속 반도체 화합물층을 추가로 구비하고,
그 제 5 금속 반도체 화합물층의 금속은, 상기 제 1 금속 반도체 화합물층의 금속 및 상기 제 2 금속 반도체 화합물층의 금속과는 상이한 종류의 금속이다.
바람직하게는, 상기 제 1 게이트 전극은, 상기 제 1 게이트 절연막과 상기 제 1 금속 반도체 화합물층 사이에 형성된 제 1 금속막을 추가로 구비한다.
상기 목적을 달성하기 위해서, 본 발명의 제 2 관점에 관련된 반도체 장치는,
제 1 트랜지스터와 제 2 트랜지스터를 구비하는 반도체 장치로서,
그 제 1 트랜지스터는,
제 1 평면 형상 반도체층과,
그 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
그 제 1 기둥 형상 반도체층의 하부 영역과 상기 제 1 평면 형상 반도체층에 형성된 제 2 도전형의 제 1 고농도 반도체층과,
상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된 제 2 도전형의 제 2 고농도 반도체층과,
상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 그 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
그 제 1 게이트 절연막 상에 그 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 게이트 전극과,
그 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 그 제 1 기둥 형상 반도체층의 상기 상부 영역을 둘러싸도록 형성된 제 1 절연막 사이드 월과,
상기 제 1 평면 형상 반도체층과 동일한 층에 상기 제 1 고농도 반도체층에 접하도록 형성된 제 2 금속 반도체 화합물층과,
상기 제 2 고농도 반도체층 상에 형성된 제 1 컨택트를 구비하고,
상기 제 2 트랜지스터는,
제 2 평면 형상 반도체층과,
그 제 2 평면 형상 반도체층 상에 형성된 제 2 기둥 형상 반도체층과,
그 제 2 기둥 형상 반도체층의 하부 영역과 상기 제 2 평면 형상 반도체층에 형성된 제 1 도전형의 제 3 고농도 반도체층과,
상기 제 2 기둥 형상 반도체층의 상부 영역에 형성된 제 1 도전형의 제 4 고농도 반도체층과,
상기 제 3 고농도 반도체층과 상기 제 4 고농도 반도체층 사이의 상기 제 2 기둥 형상 반도체층의 측벽에, 그 제 2 기둥 형상 반도체층을 둘러싸도록 형성된 제 2 게이트 절연막과,
그 제 2 게이트 절연막 상에 그 제 2 게이트 절연막을 둘러싸도록 형성된 제 2 게이트 전극과,
그 제 2 게이트 전극과 상기 제 2 평면 형상 반도체층 사이에 형성된 제 2 절연막과,
상기 제 2 게이트 전극의 상면 및 상기 제 2 기둥 형상 반도체층의 상부 측벽에 접하고, 그 제 2 기둥 형상 반도체층의 상기 상부 영역을 둘러싸도록 형성된 제 2 절연막 사이드 월과,
상기 제 2 평면 형상 반도체층과 동일한 층에 상기 제 3 고농도 반도체층에 접하도록 형성된 제 4 금속 반도체 화합물층과,
상기 제 4 고농도 반도체층 상에 형성된 제 2 컨택트를 구비하고,
상기 제 1 컨택트와 상기 제 2 고농도 반도체층은 직접 접속되어 있고,
상기 제 2 컨택트와 상기 제 4 고농도 반도체층은 직접 접속되어 있고,
상기 제 1 게이트 전극은 제 1 금속 반도체 화합물층을 구비하고,
상기 제 2 게이트 전극은 제 3 금속 반도체 화합물층을 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 컨택트와 상기 제 2 고농도 반도체층 사이에 형성된 제 5 금속 반도체 화합물층과,
상기 제 2 컨택트와 상기 제 4 고농도 반도체층 사이에 형성된 제 6 금속 반도체 화합물층을 추가로 구비하고,
상기 제 5 금속 반도체 화합물층의 금속은, 상기 제 1 금속 반도체 화합물층의 금속 및 상기 제 2 금속 반도체 화합물층의 금속과는 상이한 종류의 금속이고,
상기 제 6 금속 반도체 화합물층의 금속은, 상기 제 3 금속 반도체 화합물층의 금속 및 상기 제 4 금속 반도체 화합물층의 금속과는 상이한 종류의 금속이다.
바람직하게는, 상기 제 1 게이트 전극은, 상기 제 1 게이트 절연막과 상기 제 1 금속 반도체 화합물층 사이에 형성된 제 1 금속막을 추가로 구비하고,
상기 제 2 게이트 전극은, 상기 제 2 게이트 절연막과 상기 제 3 금속 반도체 화합물층 사이에 형성된 제 2 금속막을 추가로 구비한다.
더욱 바람직하게는, 상기 제 1 게이트 절연막과 상기 제 1 금속막은, 상기 제 1 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있고,
상기 제 2 게이트 절연막과 상기 제 2 금속막은, 상기 제 2 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 3 관점에 관련된 반도체 장치의 제조 방법은,
상기 제 1 관점에 관련된 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
그 반도체 장치의 제조 방법은,
상기 제 1 평면 형상 반도체층과, 그 제 1 평면 형상 반도체층 상에 형성되고 하드 마스크가 상면에 형성된 상기 제 1 기둥 형상 반도체층과, 상기 제 1 평면 형상 반도체층과 상기 제 1 기둥 형상 반도체층의 하부 영역에 형성된 상기 제 1 고농도 반도체층과, 상기 하드 마스크 상 및 상기 제 1 평면 형상 반도체층 상에 형성된 제 3 절연막을 갖는 구조체를 준비하는 공정과,
상기 구조체 상에, 제 4 절연막, 제 3 금속막, 및 제 1 반도체막을 이 순서로 형성하는 공정과,
그 제 1 반도체막을 에칭하고, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 그 제 1 반도체막을 잔존시키는 공정과,
상기 제 3 금속막을 에칭하고, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
상기 제 4 절연막을 에칭하고, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 제 4 절연막 에칭 공정과,
상기 제 4 절연막 에칭 공정의 결과물 상에 제 2 반도체막을 형성하는 제 2 반도체막 형성 공정과,
상기 제 2 반도체막 형성 공정의 결과물을 매립하도록 제 3 반도체막을 형성하는 공정과,
그 제 2 반도체막과 그 제 3 반도체막과 상기 제 1 반도체막을 평탄화하는 공정과,
상기 평탄화된 제 2 반도체막과 제 3 반도체막과 제 1 반도체막을, 상기 제 3 금속막의 상부 영역이 노출되도록 에치백하는 공정과,
상기 사이드 월 형상으로 잔존시킨 제 3 금속막과 상기 사이드 월 형상으로 잔존시킨 제 4 절연막을, 상기 제 1 기둥 형상 반도체층의 상부 측벽이 노출되도록 에칭하여, 상기 제 1 금속막과 상기 제 1 게이트 절연막을 형성하는 공정과,
상기 제 1 기둥 형상 반도체층의 상기 상부 영역에 상기 제 1 고농도 반도체층과 동일한 도전형의 상기 제 2 고농도 반도체층을 형성하는 제 2 고농도 반도체층 형성 공정과,
상기 제 2 고농도 반도체층 형성 공정의 결과물 상에 산화막 및 질화막을 순서대로 형성하는 공정과,
그 산화막과 그 질화막이, 상기 제 1 기둥 형상 반도체층의 상기 상부 측벽과 상기 하드 마스크의 측벽에 사이드 월 형상으로 잔존하도록, 그 산화막과 그 질화막을 에칭하여, 상기 제 1 절연막 사이드 월을 형성하는 공정과,
상기 제 1 반도체막과 상기 제 2 반도체막과 상기 제 3 반도체막을 에칭하여, 적어도 상기 제 1 반도체막과 상기 제 2 반도체막의 일부를, 상기 제 1 금속막의 측벽에 그 제 1 금속막을 둘러싸도록 잔존시키는 반도체막 에칭 공정과,
상기 반도체막 에칭 공정에서 노출된, 상기 제 1 평면 형상 반도체층 상의 상기 제 3 절연막을 에칭하여 제거하고, 상기 제 1 평면 형상 반도체층을 노출시키는 제 1 평면 형상 반도체층 노출 공정과,
상기 제 1 평면 형상 반도체층 노출 공정의 결과물 상에, 금속을 퇴적시키고, 열처리를 함으로써, 상기 제 1 평면 형상 반도체층에 포함되는 반도체와 상기 퇴적시킨 금속을 반응시키며, 또한 상기 제 1 금속막 상에 잔존시킨 상기 제 1 반도체막 및 상기 제 2 반도체막에 포함되는 반도체와 상기 퇴적시킨 금속을 반응시키는 금속 반도체 반응 공정과,
상기 금속 반도체 반응 공정에 있어서 미반응의 상기 금속을 제거함으로써, 상기 제 1 평면 형상 반도체층 중에 상기 제 2 금속 반도체 화합물층을 형성하며, 또한 상기 제 1 게이트 전극 중에 상기 제 1 금속 반도체 화합물층을 형성하는 공정을 구비하는 것을 특징으로 한다.
바람직하게는, 상기 하드 마스크 상의 상기 제 3 절연막을 제거하는 공정과,
상기 제 1 기둥 형상 반도체층의 상부에 형성된 상기 제 2 고농도 반도체층 상에 직접, 상기 제 1 컨택트를 형성하는 공정을 추가로 구비한다.
본 발명에 의하면, 양호한 특성을 가지며 또한 미세화를 실현한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1a 는, 본 발명의 제 1 실시형태에 관련된 반도체 장치의 평면도.
도 1b 는, 제 1 실시형태에 관련된 반도체 장치의 도 1a 의 X-X' 선에서의 단면도.
도 2a 는, 제 1 실시형태에 관련된 반도체 장치의 도 1a 의 Y1-Y1' 선에서의 단면도.
도 2b 는, 제 1 실시형태에 관련된 반도체 장치의 도 1a 의 Y2-Y2' 선에서의 단면도.
도 3a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 3b 는, 도 3a 의 X-X' 선에서의 단면도.
도 4a 는, 도 3a 의 Y1-Y1' 선에서의 단면도.
도 4b 는, 도 3a 의 Y2-Y2' 선에서의 단면도.
도 5a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 5b 는, 도 5a 의 X-X' 선에서의 단면도.
도 6a 는, 도 5a 의 Y1-Y1' 선에서의 단면도.
도 6b 는, 도 5a 의 Y2-Y2' 선에서의 단면도.
도 7a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 7b 는, 도 7a 의 X-X' 선에서의 단면도.
도 8a 는, 도 7a 의 Y1-Y1' 선에서의 단면도.
도 8b 는, 도 7a 의 Y2-Y2' 선에서의 단면도.
도 9a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 9b 는, 도 9a 의 X-X' 선에서의 단면도.
도 10a 는, 도 9a 의 Y1-Y1' 선에서의 단면도.
도 10b 는, 도 9a 의 Y2-Y2' 선에서의 단면도.
도 11a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 11b 는, 도 11a 의 X-X' 선에서의 단면도.
도 12a 는, 도 11a 의 Y1-Y1' 선에서의 단면도.
도 12b 는, 도 11a 의 Y2-Y2' 선에서의 단면도.
도 13a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 13b 는, 도 13a 의 X-X' 선에서의 단면도.
도 14a 는, 도 13a 의 Y1-Y1' 선에서의 단면도.
도 14b 는, 도 13a 의 Y2-Y2' 선에서의 단면도.
도 15a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 15b 는, 도 15a 의 X-X' 선에서의 단면도.
도 16a 는, 도 15a 의 Y1-Y1' 선에서의 단면도.
도 16b 는, 도 15a 의 Y2-Y2' 선에서의 단면도.
도 17a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 17b 는, 도 17a 의 X-X' 선에서의 단면도.
도 18a 는, 도 17a 의 Y1-Y1' 선에서의 단면도.
도 18b 는, 도 17a 의 Y2-Y2' 선에서의 단면도.
도 19a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 19b 는, 도 19a 의 X-X' 선에서의 단면도.
도 20a 는, 도 19a 의 Y1-Y1' 선에서의 단면도.
도 20b 는, 도 19a 의 Y2-Y2' 선에서의 단면도.
도 21a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 21b 는, 도 21a 의 X-X' 선에서의 단면도.
도 22a 는, 도 21a 의 Y1-Y1' 선에서의 단면도.
도 22b 는, 도 21a 의 Y2-Y2' 선에서의 단면도.
도 23a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 23b 는, 도 23a 의 X-X' 선에서의 단면도.
도 24a 는, 도 23a 의 Y1-Y1' 선에서의 단면도.
도 24b 는, 도 23a 의 Y2-Y2' 선에서의 단면도.
도 25a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 25b 는, 도 25a 의 X-X' 선에서의 단면도.
도 26a 는, 도 25a 의 Y1-Y1' 선에서의 단면도.
도 26b 는, 도 25a 의 Y2-Y2' 선에서의 단면도.
도 27a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 27b 는, 도 27a 의 X-X' 선에서의 단면도.
도 28a 는, 도 27a 의 Y1-Y1' 선에서의 단면도.
도 28b 는, 도 27a 의 Y2-Y2' 선에서의 단면도.
도 29a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 29b 는, 도 29a 의 X-X' 선에서의 단면도.
도 30a 는, 도 29a 의 Y1-Y1' 선에서의 단면도.
도 30b 는, 도 29a 의 Y2-Y2' 선에서의 단면도.
도 31a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 31b 는, 도 31a 의 X-X' 선에서의 단면도.
도 32a 는, 도 31a 의 Y1-Y1' 선에서의 단면도.
도 32b 는, 도 31a 의 Y2-Y2' 선에서의 단면도.
도 33a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 33b 는, 도 33a 의 X-X' 선에서의 단면도.
도 34a 는, 도 33a 의 Y1-Y1' 선에서의 단면도.
도 34b 는, 도 33a 의 Y2-Y2' 선에서의 단면도.
도 35a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 35b 는, 도 35a 의 X-X' 선에서의 단면도.
도 36a 는, 도 35a 의 Y1-Y1' 선에서의 단면도.
도 36b 는, 도 35a 의 Y2-Y2' 선에서의 단면도.
도 37a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 37b 는, 도 37a 의 X-X' 선에서의 단면도.
도 38a 는, 도 37a 의 Y1-Y1' 선에서의 단면도.
도 38b 는, 도 37a 의 Y2-Y2' 선에서의 단면도.
도 39a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 39b 는, 도 39a 의 X-X' 선에서의 단면도.
도 40a 는, 도 39a 의 Y1-Y1' 선에서의 단면도.
도 40b 는, 도 39a 의 Y2-Y2' 선에서의 단면도.
도 41a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 41b 는, 도 41a 의 X-X' 선에서의 단면도.
도 42a 는, 도 41a 의 Y1-Y1' 선에서의 단면도.
도 42b 는, 도 41a 의 Y2-Y2' 선에서의 단면도.
도 43a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 43b 는, 도 43a 의 X-X' 선에서의 단면도.
도 44a 는, 도 43a 의 Y1-Y1' 선에서의 단면도.
도 44b 는, 도 43a 의 Y2-Y2' 선에서의 단면도.
도 45a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 45b 는, 도 45a 의 X-X' 선에서의 단면도.
도 46a 는, 도 45a 의 Y1-Y1' 선에서의 단면도.
도 46b 는, 도 45a 의 Y2-Y2' 선에서의 단면도.
도 47a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 47b 는, 도 47a 의 X-X' 선에서의 단면도.
도 48a 는, 도 47a 의 Y1-Y1' 선에서의 단면도.
도 48b 는, 도 47a 의 Y2-Y2' 선에서의 단면도.
도 49a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 49b 는, 도 49a 의 X-X' 선에서의 단면도.
도 50a 는, 도 49a 의 Y1-Y1' 선에서의 단면도.
도 50b 는, 도 49a 의 Y2-Y2' 선에서의 단면도.
도 51a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 51b 는, 도 51a 의 X-X' 선에서의 단면도.
도 52a 는, 도 51a 의 Y1-Y1' 선에서의 단면도.
도 52b 는, 도 51a 의 Y2-Y2' 선에서의 단면도.
도 53a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 53b 는, 도 53a 의 X-X' 선에서의 단면도.
도 54a 는, 도 53a 의 Y1-Y1' 선에서의 단면도.
도 54b 는, 도 53a 의 Y2-Y2' 선에서의 단면도.
도 55a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 55b 는, 도 55a 의 X-X' 선에서의 단면도.
도 56a 는, 도 55a 의 Y1-Y1' 선에서의 단면도.
도 56b 는, 도 55a 의 Y2-Y2' 선에서의 단면도.
도 57a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 57b 는, 도 57a 의 X-X' 선에서의 단면도.
도 58a 는, 도 57a 의 Y1-Y1' 선에서의 단면도.
도 58b 는, 도 57a 의 Y2-Y2' 선에서의 단면도.
도 59a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 59b 는, 도 59a 의 X-X' 선에서의 단면도.
도 60a 는, 도 59a 의 Y1-Y1' 선에서의 단면도.
도 60b 는, 도 59a 의 Y2-Y2' 선에서의 단면도.
도 61a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 61b 는, 도 61a 의 X-X' 선에서의 단면도.
도 62a 는, 도 61a 의 Y1-Y1' 선에서의 단면도.
도 62b 는, 도 61a 의 Y2-Y2' 선에서의 단면도.
도 63a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 63b 는, 도 63a 의 X-X' 선에서의 단면도.
도 64a 는, 도 63a 의 Y1-Y1' 선에서의 단면도.
도 64b 는, 도 63a 의 Y2-Y2' 선에서의 단면도.
도 65a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 65b 는, 도 65a 의 X-X' 선에서의 단면도.
도 66a 는, 도 65a 의 Y1-Y1' 선에서의 단면도.
도 66b 는, 도 65a 의 Y2-Y2' 선에서의 단면도.
도 67a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 67b 는, 도 67a 의 X-X' 선에서의 단면도.
도 68a 는, 도 67a 의 Y1-Y1' 선에서의 단면도.
도 68b 는, 도 67a 의 Y2-Y2' 선에서의 단면도.
도 69a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 69b 는, 도 69a 의 X-X' 선에서의 단면도.
도 70a 는, 도 69a 의 Y1-Y1' 선에서의 단면도.
도 70b 는, 도 69a 의 Y2-Y2' 선에서의 단면도.
도 71a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 71b 는, 도 71a 의 X-X' 선에서의 단면도.
도 72a 는, 도 71a 의 Y1-Y1' 선에서의 단면도.
도 72b 는, 도 71a 의 Y2-Y2' 선에서의 단면도.
도 73a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 73b 는, 도 73a 의 X-X' 선에서의 단면도.
도 74a 는, 도 73a 의 Y1-Y1' 선에서의 단면도.
도 74b 는, 도 73a 의 Y2-Y2' 선에서의 단면도.
도 75a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 75b 는, 도 75a 의 X-X' 선에서의 단면도.
도 76a 는, 도 75a 의 Y1-Y1' 선에서의 단면도.
도 76b 는, 도 75a 의 Y2-Y2' 선에서의 단면도.
도 77a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 77b 는, 도 77a 의 X-X' 선에서의 단면도.
도 78a 는, 도 77a 의 Y1-Y1' 선에서의 단면도.
도 78b 는, 도 77a 의 Y2-Y2' 선에서의 단면도.
도 79a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 79b 는, 도 79a 의 X-X' 선에서의 단면도.
도 80a 는, 도 79a 의 Y1-Y1' 선에서의 단면도.
도 80b 는, 도 79a 의 Y2-Y2' 선에서의 단면도.
도 81a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 81b 는, 도 81a 의 X-X' 선에서의 단면도.
도 82a 는, 도 81a 의 Y1-Y1' 선에서의 단면도.
도 82b 는, 도 81a 의 Y2-Y2' 선에서의 단면도.
도 83a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 83b 는, 도 83a 의 X-X' 선에서의 단면도.
도 84a 는, 도 83a 의 Y1-Y1' 선에서의 단면도.
도 84b 는, 도 83a 의 Y2-Y2' 선에서의 단면도.
도 85a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 85b 는, 도 85a 의 X-X' 선에서의 단면도.
도 86a 는, 도 85a 의 Y1-Y1' 선에서의 단면도.
도 86b 는, 도 85a 의 Y2-Y2' 선에서의 단면도.
도 87a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 87b 는, 도 87a 의 X-X' 선에서의 단면도.
도 88a 는, 도 87a 의 Y1-Y1' 선에서의 단면도.
도 88b 는, 도 87a 의 Y2-Y2' 선에서의 단면도.
도 89a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 89b 는, 도 89a 의 X-X' 선에서의 단면도.
도 90a 는, 도 89a 의 Y1-Y1' 선에서의 단면도.
도 90b 는, 도 89a 의 Y2-Y2' 선에서의 단면도.
도 91a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 91b 는, 도 91a 의 X-X' 선에서의 단면도.
도 92a 는, 도 91a 의 Y1-Y1' 선에서의 단면도.
도 92b 는, 도 91a 의 Y2-Y2' 선에서의 단면도.
도 93a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 93b 는, 도 93a 의 X-X' 선에서의 단면도.
도 94a 는, 도 93a 의 Y1-Y1' 선에서의 단면도.
도 94b 는, 도 93a 의 Y2-Y2' 선에서의 단면도.
도 95a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 95b 는, 도 95a 의 X-X' 선에서의 단면도.
도 96a 는, 도 95a 의 Y1-Y1' 선에서의 단면도.
도 96b 는, 도 95a 의 Y2-Y2' 선에서의 단면도.
도 97a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 97b 는, 도 97a 의 X-X' 선에서의 단면도.
도 98a 는, 도 97a 의 Y1-Y1' 선에서의 단면도.
도 98b 는, 도 97a 의 Y2-Y2' 선에서의 단면도.
도 99a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 99b 는, 도 99a 의 X-X' 선에서의 단면도.
도 100a 는, 도 99a 의 Y1-Y1' 선에서의 단면도.
도 100b 는, 도 99a 의 Y2-Y2' 선에서의 단면도.
도 101a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 101b 는, 도 101a 의 X-X' 선에서의 단면도.
도 102a 는, 도 101a 의 Y1-Y1' 선에서의 단면도.
도 102b 는, 도 101a 의 Y2-Y2' 선에서의 단면도.
도 103a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 103b 는, 도 103a 의 X-X' 선에서의 단면도.
도 104a 는, 도 103a 의 Y1-Y1' 선에서의 단면도.
도 104b 는, 도 103a 의 Y2-Y2' 선에서의 단면도.
도 105a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 105b 는, 도 105a 의 X-X' 선에서의 단면도.
도 106a 는, 도 105a 의 Y1-Y1' 선에서의 단면도.
도 106b 는, 도 105a 의 Y2-Y2' 선에서의 단면도.
도 107a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 107b 는, 도 107a 의 X-X' 선에서의 단면도.
도 108a 는, 도 107a 의 Y1-Y1' 선에서의 단면도.
도 108b 는, 도 107a 의 Y2-Y2' 선에서의 단면도.
도 109a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 109b 는, 도 109a 의 X-X' 선에서의 단면도.
도 110a 는, 도 109a 의 Y1-Y1' 선에서의 단면도.
도 110b 는, 도 109a 의 Y2-Y2' 선에서의 단면도.
도 111a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 111b 는, 도 111a 의 X-X' 선에서의 단면도.
도 112a 는, 도 111a 의 Y1-Y1' 선에서의 단면도.
도 112b 는, 도 111a 의 Y2-Y2' 선에서의 단면도.
도 113a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 113b 는, 도 113a 의 X-X' 선에서의 단면도.
도 114a 는, 도 113a 의 Y1-Y1' 선에서의 단면도.
도 114b 는, 도 113a 의 Y2-Y2' 선에서의 단면도.
도 115a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 115b 는, 도 115a 의 X-X' 선에서의 단면도.
도 116a 는, 도 115a 의 Y1-Y1' 선에서의 단면도.
도 116b 는, 도 115a 의 Y2-Y2' 선에서의 단면도.
도 117a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 117b 는, 도 117a 의 X-X' 선에서의 단면도.
도 118a 는, 도 117a 의 Y1-Y1' 선에서의 단면도.
도 118b 는, 도 117a 의 Y2-Y2' 선에서의 단면도.
도 119a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 119b 는, 도 119a 의 X-X' 선에서의 단면도.
도 120a 는, 도 119a 의 Y1-Y1' 선에서의 단면도.
도 120b 는, 도 119a 의 Y2-Y2' 선에서의 단면도.
도 121a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 121b 는, 도 121a 의 X-X' 선에서의 단면도.
도 122a 는, 도 121a 의 Y1-Y1' 선에서의 단면도.
도 122b 는, 도 121a 의 Y2-Y2' 선에서의 단면도.
도 123a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 123b 는, 도 123a 의 X-X' 선에서의 단면도.
도 124a 는, 도 123a 의 Y1-Y1' 선에서의 단면도.
도 124b 는, 도 123a 의 Y2-Y2' 선에서의 단면도.
도 125a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 125b 는, 도 125a 의 X-X' 선에서의 단면도.
도 126a 는, 도 125a 의 Y1-Y1' 선에서의 단면도.
도 126b 는, 도 125a 의 Y2-Y2' 선에서의 단면도.
도 127a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 127b 는, 도 127a 의 X-X' 선에서의 단면도.
도 128a 는, 도 127a 의 Y1-Y1' 선에서의 단면도.
도 128b 는, 도 127a 의 Y2-Y2' 선에서의 단면도.
도 129a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 129b 는, 도 129a 의 X-X' 선에서의 단면도.
도 130a 는, 도 129a 의 Y1-Y1' 선에서의 단면도.
도 130b 는, 도 129a 의 Y2-Y2' 선에서의 단면도.
도 131a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 131b 는, 도 131a 의 X-X' 선에서의 단면도.
도 132a 는, 도 131a 의 Y1-Y1' 선에서의 단면도.
도 132b 는, 도 131a 의 Y2-Y2' 선에서의 단면도.
도 133a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 133b 는, 도 133a 의 X-X' 선에서의 단면도.
도 134a 는, 도 133a 의 Y1-Y1' 선에서의 단면도.
도 134b 는, 도 133a 의 Y2-Y2' 선에서의 단면도.
도 135a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 135b 는, 도 135a 의 X-X' 선에서의 단면도.
도 136a 는, 도 135a 의 Y1-Y1' 선에서의 단면도.
도 136b 는, 도 135a 의 Y2-Y2' 선에서의 단면도.
도 137a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 137b 는, 도 137a 의 X-X' 선에서의 단면도.
도 138a 는, 도 137a 의 Y1-Y1' 선에서의 단면도.
도 138b 는, 도 137a 의 Y2-Y2' 선에서의 단면도.
도 139a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 139b 는, 도 139a 의 X-X' 선에서의 단면도.
도 140a 는, 도 139a 의 Y1-Y1' 선에서의 단면도.
도 140b 는, 도 139a 의 Y2-Y2' 선에서의 단면도.
도 141a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 141b 는, 도 141a 의 X-X' 선에서의 단면도.
도 142a 는, 도 141a 의 Y1-Y1' 선에서의 단면도.
도 142b 는, 도 141a 의 Y2-Y2' 선에서의 단면도.
도 143a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 143b 는, 도 143a 의 X-X' 선에서의 단면도.
도 144a 는, 도 143a 의 Y1-Y1' 선에서의 단면도.
도 144b 는, 도 143a 의 Y2-Y2' 선에서의 단면도.
도 145a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 145b 는, 도 145a 의 X-X' 선에서의 단면도.
도 146a 는, 도 145a 의 Y1-Y1' 선에서의 단면도.
도 146b 는, 도 145a 의 Y2-Y2' 선에서의 단면도.
도 147a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 147b 는, 도 147a 의 X-X' 선에서의 단면도.
도 148a 는, 도 147a 의 Y1-Y1' 선에서의 단면도.
도 148b 는, 도 147a 의 Y2-Y2' 선에서의 단면도.
(제 1 실시형태)
도 1a 는 본 발명의 제 1 실시형태에 관련된 Negative Channel Metal-Oxide-Semiconductor (NMOS)·SGT 와 Positive Channel Metal-Oxide-Semiconductor (PMOS)·SGT 를 구비하는 인버터의 평면도이고, 도 1b 는, 도 1a 의 컷 라인 X-X'를 따른 단면도이다. 도 2a 는, 도 1a 의 컷 라인 Y1-Y1' 를 따른 단면도이다. 도 2b 는, 도 1a 의 컷 라인 Y2-Y2' 를 따른 단면도이다. 또한, 도 1a 는 평면도이지만, 영역의 구별을 위해서 일부에 해칭을 부여한다.
이하에 도 1a ~ 도 2b 를 참조하여, 제 1 실시형태에 관련된 NMOS·SGT 와 PMOS·SGT 를 구비하는 인버터에 대하여 설명한다.
먼저, 제 1 실시형태의 NMOS·SGT 에 대하여 설명한다.
실리콘 산화막 (101) 상에 제 1 평면 형상 실리콘층 (212) 이 형성되고, 제 1 평면 형상 실리콘층 (212) 상에 제 1 기둥 형상 실리콘층 (208) 이 형성되어 있다.
제 1 기둥 형상 실리콘층 (208) 의 하부 영역 및 제 1 기둥 형상 실리콘층 (208) 하에 위치하는 제 1 평면 형상 실리콘층 (212) 의 영역에는 제 1 n+ 형 실리콘층 (113) 이 형성되고, 제 1 기둥 형상 실리콘층 (208) 의 상부 영역에는 제 2 n+ 형 실리콘층 (144) 이 형성되어 있다. 본 실시형태에 있어서, 예를 들어, 제 1 n+ 형 실리콘층 (113) 은 소스 확산층으로서, 제 2 n+ 형 실리콘층 (144) 은 드레인 확산층으로서 기능한다. 또, 소스 확산층과 드레인 확산층 사이의 부분이 채널 영역으로서 기능한다. 이 채널 영역으로서 기능하는, 제 1 n+ 형 실리콘층 (113) 과 제 2 n+ 형 실리콘층 (144) 사이의 제 1 기둥 형상 실리콘층 (208) 의 영역을 제 1 실리콘층 (114) 으로 한다.
제 1 기둥 형상 실리콘층 (208) 의 측면에, 채널 영역을 둘러싸도록 제 1 게이트 절연막 (140) 이 형성되어 있다. 요컨대, 제 1 게이트 절연막 (140) 은, 제 1 실리콘층 (114) 을 둘러싸도록 형성되어 있다. 제 1 게이트 절연막 (140) 은, 예를 들어 산화막, 질화막 또는 고유전체막이다. 또한, 제 1 게이트 절연막 (140) 상에는 제 1 금속막 (138) 이 형성되고, 제 1 금속막 (138) 측벽에는 제 1 금속 실리콘 화합물층 (159a) (이하, 금속 실리콘 화합물층을 간단히 화합물층이라고도 한다) 이 형성되어 있다. 제 1 금속막 (138) 은, 예를 들어 질화티탄 또는 질화탄탈을 함유하는 막이다. 또, 제 1 금속 실리콘 화합물층 (159a) 은, 금속과 실리콘의 화합물로부터 형성되어 있고, 이 금속은 Ni 또는 Co 등이다.
제 1 금속막 (138) 과 제 1 금속 실리콘 화합물층 (159a) 이 제 1 게이트 전극 (210) 을 구성한다.
본 실시형태에 있어서는, 동작시, 제 1 게이트 전극 (210) 에 전압이 인가됨으로써, 제 1 실리콘층 (114) 에 채널이 형성된다.
제 1 게이트 전극 (210) 과 제 1 평면 형상 실리콘층 (212) 사이에는 제 1 절연막 (129a) 이 형성되어 있다. 또한, 제 1 기둥 형상 실리콘층 (208) 의 상부 측벽에, 제 1 기둥 형상 실리콘층 (208) 의 상부 영역을 둘러싸도록 제 1 절연막 사이드 월 (223) 이 형성되고, 제 1 절연막 사이드 월 (223) 은 제 1 게이트 전극 (210) 의 상면과 접하고 있다. 또, 제 1 절연막 사이드 월 (223) 은 질화막 (150) 과 산화막 (152) 으로 구성된다.
또한, 제 1 평면 형상 실리콘층 (212) 에는 제 2 금속 실리콘 화합물층 (160) 이 형성되어 있다. 제 2 금속 실리콘 화합물층 (160) 은, 금속과 실리콘의 화합물로부터 형성되어 있고, 이 금속은 Ni 또는 Co 등이다.
제 2 금속 실리콘 화합물층 (160) 은, 제 1 n+ 형 실리콘층 (113) 과 접하여 형성되고, 제 1 n+ 형 실리콘층 (113) 에 전원 전위를 부여하기 위한 배선층으로서 기능한다.
제 1 기둥 형상 실리콘층 (208) 상에는 컨택트 (216) 가 형성되어 있다. 또한, 컨택트 (216) 는, 배리어 메탈층 (182), 금속층 (183 및 184) 으로 구성된다. 컨택트 (216) 는, 제 2 n+ 형 실리콘층 (144) 상에 직접 형성되어 있다. 이로써, 컨택트 (216) 와 제 2 n+ 형 실리콘층 (144) 은 직접 접속되어 있다. 본 실시형태에 있어서는, 컨택트 (216) 와 제 2 n+ 형 실리콘층 (144) 은 접촉하고 있다.
배리어 메탈층 (182) 은 티탄 또는 탄탈 등의 금속으로부터 형성된다. 제 2 n+ 형 실리콘층 (144) 은, 컨택트 (216) 를 개재하여 출력 배선 (220) 에 접속되어 있다. 출력 배선 (220) 은, 배리어 메탈층 (198), 금속층 (199), 배리어 메탈층 (200) 으로 구성된다.
제 1 금속 실리콘 화합물층 (159a) 의 측면의 일부에는 제 7 금속 실리콘 화합물층 (159c) 이 형성되어 있다. 또한, 제 7 금속 실리콘 화합물층 (159c) 을 구성하는 재료는, 제 1 금속 실리콘 화합물층 (159a) 과 동일한 재료이다. 제 7 금속 실리콘 화합물층 (159c) 은 게이트 배선 (218) 으로서 기능한다. 제 7 금속 실리콘 화합물층 (159c) 상에는 컨택트 (215) 가 형성되어 있다. 컨택트 (215) 는, 배리어 메탈층 (179), 금속층 (180, 181) 으로 구성된다. 또한, 컨택트 (215) 는, 배리어 메탈층 (201), 금속층 (202), 배리어 메탈층 (203) 으로 구성되는 입력 배선 (221) 에 접속되어 있다. 동작시, 제 1 실리콘층 (114) 에 채널을 형성하도록, 컨택트 (215) 를 개재하여 제 1 게이트 전극 (210) 에 입력 전압이 부여된다.
또, 제 2 금속 실리콘 화합물층 (160) 상에는 컨택트 (217) 가 형성되어 있다. 컨택트 (217) 는, 배리어 메탈층 (185), 금속층 (186, 187) 으로 구성되고, 전원 배선 (222) 에 접속되어 있다. 전원 배선 (222) 은, 배리어 메탈층 (204), 금속층 (205), 배리어 메탈층 (206) 으로 구성된다. 동작시, 제 1 n+ 형 실리콘층 (113) 및 제 2 금속 실리콘 화합물층 (160) 에는, 컨택트 (217) 를 개재하여 전원 전위가 부여된다.
이와 같은 구성에 의해 NMOS·SGT 가 형성되어 있다.
상기 서술한 바와 같이, 본 실시형태의 NMOS·SGT 에 있어서, 게이트 전극 (210), 게이트 배선 (218) 및 평면 형상 실리콘층 (212) 에 두꺼운 제 1, 제 7, 제 2 금속 실리콘 화합물층 (159a, 159c 및 160) 이 형성되어 있다. 이와 같은 SGT 의 구조에 의해, 게이트 전극 (210) 및 평면 형상 실리콘층 (212) 은 저저항화되고, SGT 의 고속 동작이 가능해진다.
또한, 본 실시형태의 NMOS·SGT 에 있어서, 컨택트 (216) 가 직접 기둥 형상 실리콘층 (208) 상부의 고농도 실리콘층인 제 2 n+ 형 실리콘층 (144) 상에 배치되어 있다. 요컨대, 컨택트 (216) 와 제 2 n+ 형 실리콘층 (144) 사이에 금속 실리콘 화합물층이 형성되어 있지 않기 때문에, 리크 전류 발생의 요인이 될 수 있는 스파이크 형상의 금속 실리콘 화합물층은 형성되지 않는다.
또, 반도체 장치의 고집적화를 위해서 기둥 형상 실리콘층의 직경을 작게 해도, 기둥 형상 실리콘층 상에 형성되는 금속 실리콘 화합물층이 더욱 두꺼워지는 현상도 일어나지 않는다. 따라서, 상기 서술한 바와 같은 리크 전류는 발생하지 않는다. 또, 이 리크 전류의 발생을 억제하기 위해서, 고농도 실리콘층인 제 2 n+ 형 실리콘층 (144) 을 두껍게 형성할 필요도 없기 때문에, 제 2 n+ 형 실리콘층 (144) 에 의한 전기 저항의 증대도 회피할 수 있다.
이상과 같은 구성에 의해, 반도체 장치의 저저항화 및 미세화를 실현할 수 있다.
또, 제 1 절연막 (129a) 에 의해, 게이트 전극 (210) 과 평면 형상 실리콘층 (212) 사이의 기생 용량을 저감시킬 수 있다. 이로써, SGT 의 미세화에 수반되는 동작 속도의 저하를 회피할 수 있다.
다음으로, 본 실시형태의 PMOS·SGT 에 대하여 설명한다. 상기 서술한 NMOS·SGT 와 마찬가지로, 실리콘 산화막 (101) 상에 제 2 평면 형상 실리콘층 (211) 이 형성되고, 제 2 평면 형상 실리콘층 (211) 상에 제 2 기둥 형상 실리콘층 (207) 이 형성되어 있다.
제 2 기둥 형상 실리콘층 (207) 의 하부 영역 및 제 2 기둥 형상 실리콘층 (207) 하에 위치하는 제 2 평면 형상 실리콘층 (211) 의 영역에는 제 1 p+ 형 실리콘층 (119) 이 형성되고, 제 2 기둥 형상 실리콘층 (207) 의 상부 영역에는 제 2 p+ 형 실리콘층 (146) 이 형성되어 있다. 본 실시형태에 있어서, 예를 들어, 제 1 p+ 형 실리콘층 (119) 은 소스 확산층으로서, 제 2 p+ 형 실리콘층 (146) 은 드레인 확산층으로서 기능한다. 또, 소스 영역과 드레인 영역 사이의 부분이 채널 영역으로서 기능한다. 이 채널 영역으로서 기능하는, 제 1 p+ 형 실리콘층 (119) 과 제 2 p+ 형 실리콘층 (146) 사이의 제 2 기둥 형상 실리콘층 (207) 의 영역을 제 2 실리콘층 (120) 으로 한다.
제 2 기둥 형상 실리콘층 (207) 의 측벽에, 채널 영역을 둘러싸도록 제 2 게이트 절연막 (139) 이 형성되어 있다. 요컨대, 제 2 게이트 절연막 (139) 은, 제 2 실리콘층 (120) 의 측면에, 제 2 실리콘층 (120) 을 둘러싸도록 형성되어 있다. 제 2 게이트 절연막 (139) 은, 예를 들어 산화막, 질화막 또는 고유전체막이다. 또한, 제 2 게이트 절연막 (139) 의 주위에는 제 2 금속막 (137) 이 형성되어 있다. 제 2 금속막 (137) 은, 예를 들어 질화티탄 또는 질화탄탈을 함유하는 막이다. 또, 제 2 금속막 (137) 의 주위에는 제 3 금속 실리콘 화합물층 (159b) 이 형성되어 있다. 제 3 금속 실리콘 화합물층 (159b) 을 구성하는 재료는, 제 1 금속 실리콘 화합물층 (159a) 및 제 7 금속 실리콘 화합물층 (159c) 과 동일한 재료이다. 제 2 금속막 (137) 과 제 3 금속 실리콘 화합물층 (159b) 으로부터 제 2 게이트 전극 (209) 이 구성된다. 제 1 게이트 전극 (210) 과 제 2 게이트 전극 (209) 사이에 형성된 제 7 금속 실리콘 화합물층 (159c) 은 게이트 배선 (218) 으로서 기능하고, 동작시, 제 2, 제 1 게이트 전극 (209, 210) 에 입력 전위를 부여한다.
본 실시형태에 있어서는, 제 2 게이트 전극 (209) 에 전압이 인가됨으로써, 제 2 실리콘층 (120) 의 영역에 채널이 형성된다.
제 2 게이트 전극 (209) 과 제 2 평면 형상 실리콘층 (211) 사이에는 제 2 절연막 (129b) 이 형성되어 있다. 또한, 제 2 기둥 형상 실리콘층 (207) 의 상부 측벽에 제 2 절연막 사이드 월 (224) 이 형성되고, 제 2 절연막 사이드 월 (224) 은 제 2 게이트 전극 (209) 의 상면에 접하고 있다. 제 2 절연막 사이드 월 (224) 은 산화막 (151) 과 질화막 (149) 으로 구성된다.
또, 제 2 평면 형상 실리콘층 (211) 에는, 제 1 p+ 형 실리콘층 (119) 에 접하도록 제 4 금속 실리콘 화합물층 (158) 이 형성되어 있다. 제 4 금속 실리콘 화합물층 (158) 은, 금속과 실리콘의 화합물로부터 형성되어 있고, 이 금속은 Ni 또는 Co 등이다.
제 2 기둥 형상 실리콘층 (207) 상에는 컨택트 (214) 가 형성되어 있다. 또한, 컨택트 (214) 는 배리어 메탈층 (176), 금속층 (177 및 178) 으로 구성된다. 컨택트 (214) 는, 제 2 p+ 형 실리콘층 (146) 상에 직접 형성되어 있다. 이로써, 컨택트 (214) 와 제 2 p+ 형 실리콘층 (146) 은 직접 접속되어 있다. 본 실시형태에 있어서는, 컨택트 (214) 와 제 2 p+ 형 실리콘층 (146) 은 접촉하고 있다.
배리어 메탈층 (176) 은, 티탄 또는 탄탈 등의 금속으로부터 형성되어 있다. 제 2 p+ 형 실리콘층 (146) 은, 컨택트 (214) 를 개재하여 출력 배선 (220) 에 접속되어 있다. PMOS·SGT 의 출력은 출력 배선 (220) 에 출력된다.
또, 상기 서술한 바와 같이, 제 7 금속 실리콘 화합물층 (159c) 상에 형성된 컨택트 (215) 는 입력 배선 (221) 에 접속되어 있고, 입력 배선 (221) 으로부터 제 2 게이트 전극 (209) 으로, 제 2 실리콘층 (120) 에 채널을 형성하기 위한 전위가 인가된다. 또한, 게이트 전극 (210 및 209) 은 게이트 배선 (218) 에 의해 접속되어 있다.
또, 제 4 금속 실리콘 화합물층 (158) 상에는 컨택트 (213) 가 형성되어 있다. 컨택트 (213) 는, 배리어 메탈층 (173), 금속층 (174, 175) 으로 구성된다. 컨택트 (213) 는, PMOS·SGT 에 전원 전위를 입력하기 위해서 전원 배선 (219) 에 접속되어 있다. 전원 배선 (219) 은, 배리어 메탈층 (195), 금속층 (196), 배리어 메탈층 (197) 으로 구성된다.
이와 같은 구성에 의해 PMOS·SGT 가 형성되어 있다.
또한, 제 1 평면 형상 실리콘층 (212) 과 인접하는 PMOS·SGT 의 제 2 평면 형상 실리콘층 (211) 사이에는 산화막 (126) 이 형성되고, 산화막 (126) 상에 제 1 절연막 (129a) 및 제 2 절연막 (129b) 이 연장되어 있다. 또, 각 트랜지스터는, 질화막 (161) 및 층간 절연막 (162) 에 의해 분리되어 있다.
이와 같은 구성에 의해, NMOS·SGT 와 PMOS·SGT 를 구비하는 인버터가 형성되어 있다.
본 실시형태에 있어서는, 제 1 금속 실리콘 화합물층 (159a), 제 3 금속 실리콘 화합물층 (159b) 및 제 7 금속 실리콘 화합물층 (159c) 은 동일한 공정에 의해 동일한 재료로부터 일체로 형성되어 있다. 또, 제 1 절연막 (129a) 및 제 2 절연막 (129b) 은 동일한 공정에 의해 동일한 재료로부터 일체로 형성되어 있다.
본 실시형태에 관련된 인버터에 있어서는, 제 1 게이트 절연막 (140) 과 제 1 금속막 (138) 은, NMOS·SGT 를 인핸스먼트형으로 하는 재료로부터 형성되고, 제 2 게이트 절연막 (139) 과 제 2 금속막 (137) 은, PMOS·SGT 를 인핸스먼트형으로 하는 재료로부터 형성되어 있다. 그 때문에, 이 인버터의 동작시에 흐르는 관통 전류를 저감시킬 수 있다.
이하에 본 발명의 제 1 실시형태의 SGT 를 구비하는 인버터를 형성하기 위한 제조 방법의 일례를 도 3a ~ 도 148b 를 참조하여 설명한다. 또한, 이들 도면에서는, 동일한 구성 요소에 대해서는 동일한 부호가 부여되어 있다.
도 3a ~ 도 4b 에 있어서, 도 3a 는 평면도, 도 3b 는 도 3a 에 있어서의 절단선 X-X' 의 단면도, 도 4a 는 도 3a 에 있어서의 절단선 Y1-Y1' 의 단면도, 도 4b 는 도 3a 에 있어서의 절단선 Y2-Y2' 의 단면도를 나타내고 있다. 이하, 도 5a ~ 도 148b 에 있어서도 동일하다.
도 3a ~ 도 4b 에 나타내는 바와 같이, 실리콘 산화막 (101) 과 실리콘층 (102) 으로 이루어지는 기판 상에, 추가로 질화막 (103) 을 성막한다. 실리콘으로 이루어지는 기판을 사용해도 된다. 또, 실리콘 상에 산화막이 형성되고, 이 산화막 상에 실리콘층이 형성된 기판을 사용해도 된다. 본 실시형태에서는 실리콘층 (102) 으로서 i 형 실리콘층을 사용한다. 실리콘층 (102) 으로서 p 형 실리콘층, n 형 실리콘층을 사용하는 경우에는, SGT 의 채널이 되는 부분에 불순물을 도입한다. 또, i 형 실리콘층 대신에, 얇은 n 형 실리콘층 혹은 얇은 p 형 실리콘층을 사용해도 된다.
도 5a ~ 도 6b 에 나타내는 바와 같이, 기둥 형상 실리콘층을 위한 하드 마스크를 형성하기 위한 레지스트 (104, 105) 를 형성한다.
도 7a ~ 도 8b 에 나타내는 바와 같이, 질화막 (103) 을 에칭하고, 하드 마스크 (106, 107) 를 형성한다.
도 9a ~ 도 10b 에 나타내는 바와 같이, 하드 마스크 (106, 107) 를 마스크로 하여 실리콘층 (102) 을 에칭하고, 기둥 형상 실리콘층 (207, 208) 을 형성한다.
도 11a ~ 도 12b 에 나타내는 바와 같이, 레지스트 (104, 105) 를 박리한다.
도 13a ~ 도 14b 에 나타내는 바와 같이, 실리콘층 (102) 의 표면을 산화시켜 희생 산화막 (108) 을 형성한다. 이 희생 산화에 의해, 실리콘 에칭에 있어서 카본 등이 박힌 실리콘 표면이 제거된다.
도 15a ~ 도 16b 에 나타내는 바와 같이, 희생 산화막 (108) 을 에칭에 의해 제거한다.
도 17a ~ 도 18b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 산화막 (109) 을 형성한다.
도 19a ~ 도 20b 에 나타내는 바와 같이, 산화막 (109) 을 에칭하고, 기둥 형상 실리콘층 (207, 208) 의 측벽에 사이드 월 형상으로 잔존시켜, 사이드 월 (110, 111) 을 형성한다. 기둥 형상 실리콘층 (207, 208) 의 하부에 n+ 형 실리콘층을 불순물 주입에 의해 형성할 때, 사이드 월 (110, 111) 에 의해 채널에 불순물이 도입되지 않고, SGT 의 임계값 전압의 변동을 억제할 수 있다.
도 21a ~ 도 22b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (208) 의 하부에 불순물을 주입하기 위한 레지스트 (112) 를 형성한다.
도 23b, 도 24a 에 있어서 화살표로 나타내는 바와 같이, NMOS·SGT 형성 예정 영역의 실리콘층 (102) 에, 예를 들어 비소를 주입하여, 기둥 형상 실리콘층 (208) 하에 n+ 형 실리콘층 (113a) 을 형성한다. 이로써, 도 23a ~ 도 24b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (208) 중의 제 1 실리콘층 (114) 의 영역과 실리콘층 (102) 의 평면 형상의 영역은 분리된다.
도 25a ~ 도 26b 에 나타내는 바와 같이, 레지스트 (112) 를 박리한다.
도 27a ~ 도 28b 에 나타내는 바와 같이, 사이드 월 (110, 111) 을 에칭하여 제거한다.
다음으로, 어닐을 실시하고, 주입된 불순물 (비소) 을 활성화시킨다. 이로써, 도 29a ~ 도 30b 에 나타내는 바와 같이, 주입된 불순물이 실리콘층 (102) 및 기둥 형상 실리콘층 (208) 의 일부에 확산된다.
도 31a ~ 도 32b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 산화막 (115) 을 형성한다.
도 33a ~ 도 34b 에 나타내는 바와 같이, 산화막 (115) 을 에칭하고, 기둥 형상 실리콘층 (207, 208) 의 측벽에 사이드 월 형상으로 잔존시켜, 사이드 월 (116, 117) 을 형성한다. 기둥 형상 실리콘층 (207, 208) 하에 p+ 형 실리콘층을 불순물 주입에 의해 형성할 때, 사이드 월 (116, 117) 에 의해 채널 영역에 불순물이 도입되지 않고, SGT 의 임계값 전압의 변동을 억제할 수 있다.
도 35a ~ 도 36b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207) 하의 실리콘층 (102) 에 불순물을 주입하기 위한 레지스트 (118) 를 형성한다.
도 37a ~ 도 38b 에 나타내는 바와 같이, PMOS·SGT 형성 예정 영역의 실리콘층 (102) 에, 예를 들어 붕소를 주입하여, 기둥 형상 실리콘층 (207) 하에 p+ 형 실리콘층 (119a) 을 형성한다. 이로써, 도 37a ~ 도 38b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207) 중의 제 2 실리콘층 (120) 의 영역이 평면 형상의 실리콘층 영역으로부터 분리된다.
도 39a ~ 도 40b 에 나타내는 바와 같이, 레지스트 (118) 를 박리한다.
도 41a ~ 도 42b 에 나타내는 바와 같이, 사이드 월 (116, 117) 을 에칭하여 제거한다.
다음으로, 어닐을 실시하고, 주입된 불순물 (붕소) 을 활성화시킨다. 이로써, 도 43a ~ 도 44b 에 나타내는 바와 같이, 주입된 불순물이 실리콘층 (102) 및 기둥 형상 실리콘층 (207) 의 일부에 확산된다.
도 45a ~ 도 46b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 산화막 (121) 을 형성한다. 산화막 (121) 은, 이후의 공정에 있어서 행해지는 평면 형상 실리콘층 형성을 위한 레지스트로부터 제 1 실리콘층 (114) 및 제 2 실리콘층 (120) 을 보호한다.
도 47a ~ 도 48b 에 나타내는 바와 같이, 평면 형상 실리콘층 형성을 위한 레지스트 (122, 123) 를 형성한다.
도 49a ~ 도 50b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207 과 208) 사이의 산화막 (121) 의 일부를 에칭하고, 산화막 (124 및 125) 으로 분리한다.
다음으로, p+ 형 실리콘층 (119a) 및 n+ 형 실리콘층 (113a) 의 일부를 에칭한다. 이로써, 도 51a ~ 도 52b 에 나타내는 바와 같이, 잔존한 p+ 형 실리콘층 (119) 및 제 1 n+ 형 실리콘층 (113) 을 각각 갖는 평면 형상 실리콘층 (211 및 212) 이 형성된다.
도 53a ~ 도 54b 에 나타내는 바와 같이, 레지스트 (122, 123) 를 제거한다.
도 55a ~ 도 56b 에 나타내는 바와 같이, 상기 공정의 결과물 상에, 이 결과물을 매립하도록 산화막 (126a) 을 두껍게 형성한다.
도 57a ~ 도 58b 에 나타내는 바와 같이, 하드 마스크 (106, 107) 를 스토퍼로 하여 CMP (화학 기계 연마) 를 실시하여, 산화막 (126a) 을 평탄화한다.
다음으로, 산화막 (126a) 및 산화막 (124, 125) 을 에칭하고, 도 59a ~ 도 60b 에 나타내는 바와 같이, 평면 형상 실리콘층 (211 및 212) 사이를 매립하는 산화막 (126) 을 형성한다.
도 61a ~ 도 62b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 산화막 (128) 을 형성한다. 제 1 n+ 형 실리콘층 (113) 상, p+ 형 실리콘층 (119) 상, 산화막 (126) 상 및 하드 마스크 (106, 107) 상에 두껍게 산화막 (128) 을 형성하고, 기둥 형상 실리콘층 (207, 208) 의 측벽에는 얇게 산화막 (128) 을 형성한다.
도 63a ~ 도 64b 에 나타내는 바와 같이, 산화막 (128) 의 일부를 에칭하여, 기둥 형상 실리콘층 (207, 208) 의 측벽에 형성된 산화막 (128) 을 제거한다. 에칭은 등방성 에칭이 바람직하다. 제 1 n+ 형 실리콘층 (113) 상, p+ 형 실리콘층 (119) 상, 산화막 (126) 상 및 하드 마스크 (106, 107) 상에 두껍게 산화막 (128) 을 형성하고, 기둥 형상 실리콘층 (207, 208) 의 측벽에 얇게 산화막 (128) 을 형성하였기 때문에, 기둥 형상 실리콘층 (207, 208) 의 측벽의 산화막 (128) 을 에칭한 후에도, 제 1 n+ 형 실리콘층 (113) 상, p+ 형 실리콘층 (119) 상 및 산화막 (126) 상에 산화막 (128) 의 일부가 남아 절연막 (129c) 이 된다. 이 경우, 하드 마스크 (106, 107) 상에도 산화막 (128) 의 일부가 남아 절연막 (130, 131) 이 된다.
절연막 (129c) 은, 이후의 공정에 있어서, 제 1 절연막 (129a) 및 제 2 절연막 (129b) 이 되고, 제 1 및 제 2 절연막 (129a, 129b) 에 의해, 게이트 전극과 평면 형상 실리콘층 사이의 기생 용량을 저감시킬 수 있다.
도 65a ~ 도 66b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 절연막 (132) 을 성막한다. 절연막 (132) 은, 산화막, 질화막, 고유전체막 중 어느 하나를 포함하는 막이다. 또, 절연막 (132) 의 성막 전에, 기둥 형상 실리콘층 (207, 208) 에 대하여 수소 분위기 어닐 혹은 에피택셜 성장을 실시해도 된다.
도 67a ~ 도 68b 에 나타내는 바와 같이, 절연막 (132) 상에 금속막 (133) 을 성막한다. 금속막 (133) 은, 질화티탄 혹은 질화탄탈을 함유하는 막이 바람직하다. 금속막 (133) 을 사용함으로써, 채널 영역의 공핍화 (空乏化) 를 억제할 수 있으며, 또한 게이트 전극을 저저항화시킬 수 있다. 또, 금속막 (133) 의 재질에 의해 트랜지스터의 임계값 전압을 설정할 수도 있다. 본 공정 이후의 모든 공정은, 금속 게이트 전극에 의한 금속 오염을 억제하는 것과 같은 제조 공정으로 할 필요가 있다.
도 69a ~ 도 70b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 폴리실리콘막 (134) 을 형성한다. 금속 오염을 억제하기 위해서, 상압 CVD 를 사용하여 폴리실리콘막 (134) 을 형성하는 것이 바람직하다.
도 71a ~ 도 72b 에 나타내는 바와 같이, 폴리실리콘막 (134) 을 에칭하고, 기둥 형상 실리콘층 (207, 208) 의 측벽 및 하드 마스크 (106, 107) 의 측벽에 사이드 월 형상으로 잔존시킨 폴리실리콘막 (135, 136) 을 형성한다.
도 73a ~ 도 74b 에 나타내는 바와 같이, 금속막 (133) 을 에칭한다. 기둥 형상 실리콘층 (207, 208) 의 측벽의 금속막 (133) 은 폴리실리콘막 (135, 136) 에 보호되어 에칭되지 않고, 기둥 형상 실리콘층 (207, 208) 의 측벽 및 하드 마스크 (106, 107) 의 측벽에 사이드 월 형상으로 잔존한 금속막 (137a, 138a) 이 된다.
다음으로, 절연막 (132) 을 에칭한다. 도 75a ~ 도 76b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207, 208) 의 측벽의 절연막 (132) 은 폴리실리콘막 (135, 136) 에 보호되어 에칭되지 않고, 기둥 형상 실리콘층 (207, 208) 의 측벽 및 하드 마스크 (106, 107) 의 측벽에 사이드 월 형상으로 잔존한 게이트 절연막 (139a, 140a) 이 된다.
도 77a ~ 도 78b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 폴리실리콘막 (141) 을 형성한다. 금속 오염을 억제하기 위해서, 상압 CVD 를 사용하여 폴리실리콘막 (141) 을 형성하는 것이 바람직하다.
게이트 절연막 (139, 140) 에 고유전체막을 사용하는 경우, 이 고유전체막은 금속 오염의 오염원이 될 수 있다. 폴리실리콘막 (141) 을 형성함으로써, 게이트 절연막 (139a) 과 금속막 (137a) 은, 기둥 형상 실리콘층 (207) 과 폴리실리콘막 (135, 141) 과 절연막 (129c) 과 하드 마스크 (106) 에 덮인다. 또, 게이트 절연막 (140a) 과 금속막 (138a) 은, 기둥 형상 실리콘층 (208) 과 폴리실리콘막 (136, 141) 과 절연막 (129c) 과 하드 마스크 (107) 에 덮인다. 즉, 오염원인 게이트 절연막 (139a, 140a) 과 금속막 (137a, 138a) 은, 기둥 형상 실리콘층 (207, 208) 과 폴리실리콘막 (135, 136, 141) 과 절연막 (129c) 과 하드 마스크 (106, 107) 에 덮이기 때문에, 게이트 절연막 (139a, 140a) 과 금속막 (137a, 138a) 에 포함되는 금속에 의한 금속 오염을 억제할 수 있다.
금속막을 두껍게 형성하고, 에칭을 실시하여 사이드 월 형상으로 잔존시키고, 게이트 절연막을 에칭한 후, 폴리실리콘막을 형성함으로써, 게이트 절연막과 금속막이 기둥 형상 실리콘층, 폴리실리콘막, 절연막 및 하드 마스크에 덮이는 구조를 형성해도 된다.
도 79a ~ 도 80b 에 나타내는 바와 같이, 상기 공정의 결과물 상에, 이 결과물을 매립하도록 폴리실리콘막 (142) 을 형성한다. 기둥 형상 실리콘 (207, 208) 사이를 매립하기 위해서, 저압 CVD 를 사용하여 폴리실리콘막 (142) 을 형성하는 것이 바람직하다. 오염원인 게이트 절연막 (139a, 140a) 과 금속막 (137a, 138a) 은, 기둥 형상 실리콘층 (207, 208) 과 폴리실리콘막 (135, 136, 141) 과 절연막 (129c) 과 하드 마스크 (106, 107) 에 덮여 있기 때문에, 저압 CVD 를 사용할 수 있다.
도 81a ~ 도 82b 에 나타내는 바와 같이, 절연막 (130, 131) 을 연마 스토퍼로 하여 화학 기계 연마 (CMP) 를 실시하여, 폴리실리콘막 (142) 을 평탄화한다.
도 83a ~ 도 84b 에 나타내는 바와 같이, 절연막 (130, 131) 을 에칭한다. 절연막 (산화막) 에칭 후에, 하드 마스크 (106, 107) 를 연마 스토퍼로 하여 화학 기계 연마를 실시해도 된다.
도 85a ~ 도 86b 에 나타내는 바와 같이, 폴리실리콘막 (135, 136, 141, 142) 을 에치백하고, 형성되는 게이트 절연막 (139, 140) 및 게이트 전극의 형성 예정 영역의 상단부까지 폴리실리콘막 (135, 136, 141, 142) 을 제거한다. 이 에치백에 의해 SGT 의 게이트 길이가 결정된다. 이 공정에 의해 금속막 (137, 138) 의 상부 영역이 노출된다.
도 87a ~ 도 88b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207, 208) 의 상부 측벽의 금속막 (137a, 138a) 을 에칭하여 제거하고, 금속막 (137, 138) 을 형성한다.
도 89a ~ 도 90b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207, 208) 의 상부 측벽의 게이트 절연막 (139a, 140a) 을 에칭하여 제거하고, 게이트 절연막 (139, 140) 을 형성한다.
도 91a ~ 도 92b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (208) 의 상부에 제 2 n+ 형 실리콘층 (144) 을 형성하기 위한 레지스트 (143) 를 형성한다.
도 93b, 도 94a 에 있어서 화살표로 나타내는 바와 같이, 기둥 형상 실리콘층 (208) 의 상부 영역에 예를 들어 비소를 주입한다. 이로써, 도 93a ~ 도 94b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (208) 의 상부에 제 2 n+ 형 실리콘층 (144) 을 형성한다. 기판에 대하여 수직인 선을 0 도로 하였을 때, 비소를 주입하는 각도는 10 내지 60 도이고, 특히 60 도와 같은 고(高)각도가 바람직하다. 이것은, 하드 마스크 (107) 가 기둥 형상 실리콘층 (208) 상에 배치되어 있기 때문이다.
도 95a ~ 도 96b 에 나타내는 바와 같이, 레지스트 (143) 를 박리한다. 그 후, 열처리를 한다.
도 97a ~ 도 98b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207) 상부에 p+ 형 실리콘층 (146) 을 형성하기 위한 레지스트 (145) 를 형성한다.
도 99a ~ 도 100b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207) 상부 영역에 예를 들어 붕소를 주입한다. 이로써, 기둥 형상 실리콘층 (207) 상부에 p+ 형 실리콘층 (146) 을 형성한다. 기판에 대하여 수직인 선을 0 도로 하였을 때, 붕소를 주입하는 각도는 10 내지 60 도이고, 특히 60 도와 같은 고각도가 바람직하다. 이것은, 하드 마스크 (106) 가 기둥 형상 실리콘층 (207) 상에 배치되어 있기 때문이다.
도 101a ~ 도 102b 에 나타내는 바와 같이, 레지스트 (145) 를 박리한다.
도 103a ~ 도 104b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 산화막 (147) 을 형성한다. 산화막 (147) 은 상압 CVD 에 의한 것이 바람직하다. 산화막 (147) 에 의해, 이 후, 저압 CVD 에 의해 질화막 (148) 을 형성할 수 있다.
도 105a ~ 도 106b 에 나타내는 바와 같이, 질화막 (148) 을 형성한다. 질화막 (148) 은 저압 CVD 에 의한 것이 바람직하다. 상압 CVD 와 비교하여 균일성이 좋기 때문이다.
도 107a ~ 도 108b 에 나타내는 바와 같이, 질화막 (148) 과 산화막 (147) 을 에칭하여, 제 1 절연막 사이드 월 (223) 과 제 2 절연막 사이드 월 (224) 을 형성한다. 제 1 절연막 사이드 월 (223) 은 에칭에 의해 잔존한 질화막 (150) 및 산화막 (152) 으로 이루어지고, 제 2 절연막 사이드 월 (224) 은 에칭에 의해 잔존한 질화막 (149) 및 산화막 (151) 으로 이루어진다.
사이드 월 형상으로 잔존시킨 질화막 (149) 과 산화막 (151) 의 막두께의 합이, 후에 게이트 전극의 막두께가 되기 때문에, 산화막 (147) 과 질화막 (148) 의 성막의 막두께 및 에칭 조건을 조정함으로써 원하는 막두께의 게이트 전극을 형성할 수 있다.
또, 절연막 사이드 월 (223, 224) 의 막두께와 기둥 형상 실리콘층 (207, 208) 의 반경의 합이, 게이트 절연막 (139, 140) 과 금속막 (137, 138) 으로 구성되는 원통의 외주의 반경보다 큰 것이 바람직하다. 절연막 사이드 월 (223, 224) 의 막두께와 기둥 형상 실리콘층 (207, 208) 의 반경의 합이, 게이트 절연막 (139, 140) 과 금속막 (137, 138) 으로 구성되는 원통의 외주의 반경보다 큰 것에의해, 게이트 에칭 후에 금속막 (137, 138) 은 폴리실리콘막에 덮이기 때문에, 금속 오염을 억제할 수 있다.
또, 이 공정에 의해, 기둥 형상 실리콘층 (207, 208) 상은, 하드 마스크 (106, 107) 와 절연막 사이드 월 (223, 224) 에 덮이는 구조가 된다. 이 구조에 의해, 기둥 형상 실리콘층 (207, 208) 상에 금속 실리콘 화합물이 형성되지 않게 된다. 또, 기둥 형상 실리콘층 (207, 208) 상부가 하드 마스크 (106, 107) 와 절연막 사이드 월 (223, 224) 에 덮이는 구조가 되기 때문에, 도 91a 내지 도 102b 를 사용하여 설명한 바와 같이, 폴리실리콘을 에칭하여 게이트 전극 (209, 210) 을 형성하기 전에, n+ 형 실리콘층, p+ 형 실리콘층을 형성한다.
도 109a ~ 도 110b 에 나타내는 바와 같이, 게이트 배선 (218) 을 형성하기 위한 레지스트 (153) 를 형성한다.
도 111a ~ 도 112b 에 나타내는 바와 같이, 폴리실리콘막 (142, 141, 135, 136) 을 에칭하고, 게이트 전극 (209, 210) 및 게이트 배선 (218) 을 형성한다. 게이트 전극 (209) 은, 금속막 (137) 과, 이후의 공정에 있어서 금속과 반응하여 금속 실리콘 화합물을 형성하는 폴리실리콘막 (154, 155) 으로 구성되고, 게이트 전극 (210) 은, 금속막 (138) 과, 이후의 공정에 있어서 금속과 반응하여 금속 실리콘 화합물을 형성하는 폴리실리콘막 (156 및 157) 으로 구성된다. 게이트 전극 (209) 과 게이트 전극 (210) 사이를 접속하는 게이트 배선 (218) 은, 이후의 공정에 있어서 금속과 반응하여 금속 실리콘 화합물을 형성하는 폴리실리콘막 (154, 155, 142, 156, 157) 으로 구성된다. 또한, 폴리실리콘막 (154, 157) 은 폴리실리콘막 (135, 136) 의 에칭 후에 잔존한 부분이고, 폴리실리콘막 (155, 156) 은 폴리실리콘막 (141) 의 에칭 후에 잔존한 부분이다. 절연막 사이드 월 (223, 224) 의 막두께와 기둥 형상 실리콘층 (207, 208) 의 반경의 합이, 게이트 절연막 (139, 140) 과 금속막 (137, 138) 으로 구성되는 원통의 외주의 반경보다 큰 것에 의해, 게이트 에칭 후에 금속막 (137, 138) 은 폴리실리콘막 (154, 155, 142, 156, 157) 에 덮이기 때문에, 금속 오염을 억제할 수 있다.
도 113a ~ 도 114b 에 나타내는 바와 같이, 절연막 (129c) 을 에칭하고, 제 1 절연막 (129a) 및 제 2 절연막 (129b) 을 형성하고, p+ 형 실리콘층 (119) 과 제 1 n+ 형 실리콘층 (113) 의 표면의 일부를 노출시킨다. 또한, 본 실시형태에 있어서, 제 1 및 제 2 절연막 (129a, 129b) 은, 상기 서술한 바와 같이, 동일한 공정에 있어서 동일한 재료로부터 일체로 형성되기 때문에, 도 113 ~ 도 147 의 절단선 X-X' 를 따른 단면도에 있어서는, 제 1 절연막 및 제 2 절연막을 총칭하여 제 1 및 제 2 절연막 (129) 으로 나타낸다.
도 115a ~ 도 116b 에 나타내는 바와 같이, 레지스트 (153) 를 박리한다. 게이트 절연막 (140) 과 금속막 (138) 은, 기둥 형상 실리콘층 (208) 과 폴리실리콘막 (156, 157) 과 제 1 절연막 (129) (129a) 과 제 1 절연막 사이드 월 (223) 에 덮이고, 제 2 게이트 절연막 (139) 과 제 2 금속막 (137) 은, 제 2 기둥 형상 실리콘층 (207) 과 폴리실리콘막 (154, 155) 과 제 2 절연막 (129) (129b) 과 제 2 절연막 사이드 월 (224) 에 덮인 구조가 얻어진다. 또, 기둥 형상 실리콘층 (207, 208) 상부는, 하드 마스크 (106, 107) 와 절연막 사이드 월 (224, 223) 에 덮이는 구조가 얻어진다. 이와 같은 구조에 의해, 기둥 형상 실리콘층 (207, 208) 상에 금속 반도체 화합물층이 형성되지 않게 된다.
상기 공정의 결과물 상에 Ni 혹은 Co 등의 금속을 스퍼터하고, 열처리를 가하는 것. 이것에 의해, 게이트 전극 (209, 210) 의 폴리실리콘막 (154, 155) 과 스퍼터된 금속을 반응시키고, 게이트 배선 (218) 의 폴리실리콘막 (154, 155, 142, 156, 157) 및 평면 형상 실리콘층과 스퍼터된 금속을 반응시킨다. 그 후, 미반응의 금속막을 황산과산화수소수 혼합액 혹은 암모니아과산화수소수 혼합액을 사용하여 제거한다. 이로써, 도 117a ~ 도 118b 에 나타내는 바와 같이, 게이트 전극 (209, 210) 과 게이트 배선 (218) 에 제 1, 제 3 및 제 7 금속 실리콘 화합물층 (159) (159a ~ 159c) 이 형성되고, 평면 형상 실리콘층 (211) 에 제 4 금속 실리콘 화합물층 (158) 이 형성되고, 평면 형상 실리콘층 (212) 에 제 2 금속 실리콘 화합물층 (160) 이 형성된다. 본 실시형태에 있어서 제 1, 제 3 및 제 7 금속 실리콘 화합물층 (159a ~ 159c) 은, 동일 공정에 있어서 동일 재료로부터 형성되므로, 도 117 ~ 도 147 의 절단선 X-X' 를 따른 단면도에 있어서는, 금속 실리콘 화합물층 (159) 에 의해 일괄하여 나타낸다.
한편, 기둥 형상 실리콘층 (207, 208) 의 상부 영역은, 하드 마스크 (106, 107) 및 절연막 사이드 월 (224, 223) 에 덮이는 구조이기 때문에, 이 공정에서, 기둥 형상 실리콘층 (207, 208) 의 상부 영역에는 금속 실리콘 화합물층은 형성되지 않는다.
금속 실리콘 화합물층 (159) 과 금속막 (137, 138) 사이에 폴리실리콘막이 있어도 된다. 또, 제 4 금속 실리콘 화합물층 (158) 의 하측에 p+ 형 실리콘층 (119) 이 있어도 되고, 제 2 금속 실리콘 화합물층 (160) 의 하측에 제 1 n+ 형 실리콘층 (113) 이 있어도 된다.
상기 공정의 결과물 상에 질화막 (161) 을 형성하고, 또한 질화막 (161) 을 형성한 결과물을 매립하도록 층간 절연막 (162) 을 형성한다. 다음으로, 도 119a ~ 도 120b 에 나타내는 바와 같이, 층간 절연막 (162) 의 평탄화를 실시한다.
도 121a ~ 도 122b 에 나타내는 바와 같이, 기둥 형상 실리콘층 (207, 208) 상방에 컨택트 구멍을 형성하기 위한 레지스트 (163) 를 형성한다.
도 123a ~ 도 124b 에 나타내는 바와 같이, 레지스트 (163) 를 마스크로 하여, 층간 절연막 (162) 을 에칭하고, 기둥 형상 실리콘 (207, 208) 상방에 컨택트 구멍 (164, 165) 을 형성한다. 이 때, 오버 에치에 의해, 질화막 (161) 과 하드 마스크 (106, 107) 의 일부를 에칭해 두는 것이 바람직하다.
도 125a ~ 도 126b 에 나타내는 바와 같이, 레지스트 (163) 를 박리한다.
도 127a ~ 도 128b 에 나타내는 바와 같이, 평면 형상 실리콘층 (211, 212) 상방 및 게이트 배선 (218) 상방의 각각에 컨택트 구멍 (167, 168, 169) 을 형성하기 위한 레지스트 (166) 를 형성한다.
도 129a ~ 도 130b 에 나타내는 바와 같이, 레지스트 (166) 를 마스크로 하여, 층간 절연막 (162) 을 에칭하고, 평면 형상 실리콘층 (211, 212) 상방 및 게이트 배선 (218) 상방에 컨택트 구멍 (167, 169, 168) 을 각각 형성한다. 기둥 형상 실리콘층 (207, 208) 상방의 컨택트 구멍 (164, 165) 과, 평면 형상 실리콘층 (211, 212) 상방 및 게이트 배선 (218) 상방의 컨택트 구멍 (167, 169, 168) 을 상이한 공정에서 형성하기 때문에, 기둥 형상 실리콘층 (207, 208) 상방의 컨택트 구멍 (164, 165) 을 형성하기 위한 에칭 조건과, 평면 형상 실리콘층 (211, 212) 상방 및 게이트 배선 (218) 상방의 컨택트 구멍 (167, 169, 168) 을 형성하기 위한 에칭 조건을 각각 최적화할 수 있다.
도 131a ~ 도 132b 에 나타내는 바와 같이, 레지스트 (166) 를 박리한다.
도 133a ~ 도 134b 에 나타내는 바와 같이, 컨택트 구멍 (167, 168, 169) 하의 질화막 (161) 을 에칭하여 제거하고, 또한 하드 마스크 (106, 107) 를 에칭하여 제거한다.
도 135a ~ 도 136b 에 나타내는 바와 같이, 탄탈, 질화탄탈, 티탄 또는 질화티탄과 같은 금속으로부터 형성되는 배리어 메탈층 (170) 을 형성하고, 다음으로 금속층 (171) 을 형성한다. 이 때, 티탄 등의 배리어 메탈층 (170) 을 형성하는 금속과 기둥 형상 실리콘층 (207, 208) 상부의 실리콘이 각각 반응하여, 금속과 실리콘의 화합물이 형성되는 경우가 있다. 이로써, 배리어 메탈층 (170) 과 기둥 형상 실리콘층 (208) 의 계면에, 제 5 금속 실리콘 화합물층이 형성되고, 배리어 메탈층 (170) 과 기둥 형상 실리콘층 (207) 과 제 6 금속 실리콘 화합물층이 형성된다. 배리어 메탈층의 재료에 따라서는, 제 5 금속 실리콘 화합물층 및 제 6 금속 실리콘 화합물층이 형성되지 않는 경우도 있다.
도 137a ~ 도 138b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 금속층 (172) 을 형성한다.
도 139a ~ 도 140b 에 나타내는 바와 같이, 금속층 (172, 171) 및 배리어 메탈층 (170) 을 평탄화하고, 에칭하여, 컨택트 (213, 214, 215, 216, 217) 를 형성한다. 컨택트 (213) 는, 배리어 메탈층 (173) 및 금속층 (174, 175) 으로 이루어진다. 컨택트 (214) 는, 배리어 메탈층 (176) 및 금속층 (177, 178) 으로 이루어진다. 컨택트 (215) 는, 배리어 메탈층 (179), 금속층 (180, 181) 으로 이루어진다. 컨택트 (216) 는, 배리어 메탈층 (182), 금속층 (183, 184) 으로 이루어진다. 컨택트 (217) 는, 배리어 메탈층 (185), 금속층 (186, 187) 으로 이루어진다.
도 141a ~ 도 142b 에 나타내는 바와 같이, 상기 공정의 결과물 상에 배리어 메탈층 (188), 금속층 (189) 및 배리어 메탈층 (190) 을 순서대로 형성한다.
도 143a ~ 도 144b 에 나타내는 바와 같이, 전원 배선과 입력 배선과 출력 배선을 형성하기 위한 레지스트 (191, 192, 193, 194) 를 형성한다.
도 145a ~ 도 146b 에 나타내는 바와 같이, 배리어 메탈층 (190), 금속층 (189) 및 배리어 메탈층 (188) 을 에칭하고, 전원 배선 (219, 222), 입력 배선 (221) 및 출력 배선 (220) 을 형성한다. 전원 배선 (219) 은, 배리어 메탈층 (195), 금속층 (196) 및 배리어 메탈층 (197) 으로 이루어진다. 전원 배선 (222) 은, 배리어 메탈층 (204), 금속층 (205) 및 배리어 메탈층 (206) 으로 이루어진다. 입력 배선 (221) 은, 배리어 메탈층 (201), 금속층 (202) 및 배리어 메탈층 (203) 으로 이루어진다. 출력 배선 (220) 은, 배리어 메탈층 (198), 금속층 (199) 및 배리어 메탈층 (200) 으로 이루어진다.
도 147a ~ 도 148b 에 나타내는 바와 같이, 레지스트 (191, 192, 193, 194) 를 박리한다.
이상의 공정에 의해, 본 실시형태에 관련된 반도체 장치가 형성된다.
본 실시형태의 제조 방법에 의하면, 기둥 형상 실리콘층 (207, 208) 상에 직접 컨택트 (214, 216) 를 형성할 수 있다. 그 때문에, 리크 전류 발생의 요인이 될 수 있는 두꺼운 금속 반도체 화합물이 기둥 형상 실리콘층 (207, 208) 상에 형성되지 않는다. 또, 이 리크 전류의 발생을 억제하기 위해서, 고농도 실리콘층인 제 2 n+ 형 실리콘층 (144), p+ 형 실리콘층 (146) 을 두껍게 형성할 필요도 없기 때문에, 제 2 n+ 형 실리콘층 (144), p+ 형 실리콘층 (146) 에 의한 전기 저항의 증대도 회피할 수 있다.
또, 게이트 전극 (209, 210) 과, 기둥 형상 실리콘층 (207, 208) 하부의 평면 형상 실리콘층 (211, 212) 에는 두꺼운 금속 실리콘 화합물층 (158 ~ 160) 을 형성할 수 있기 때문에, 게이트 전극 (209, 210) 및 평면 형상 실리콘층 (211, 212) 을 저저항화시킬 수 있다. 이로써, SGT 의 고속 동작이 가능해진다.
또, 게이트 전극 (209, 210) 과 평면 형상 실리콘층 (211, 212) 사이에 제 1 절연막 (129a) 과 제 2 절연막 (129b) 이 각각 형성되므로, 게이트 전극과 평면 형상 반도체층 사이의 기생 용량을 저감시킬 수 있다.
이상과 같은 구성에 의해, 반도체 장치의 저저항화 및 미세화를 실현할 수 있다.
상기 실시형태의 제조 방법은, NMOS·SGT 및 PMOS·SGT 를 구비하는 인버터를 사용하여 설명했지만, 동일한 공정에 의해, NMOS·SGT, PMOS·SGT, 또는 복수의 SGT 를 구비하는 반도체 장치를 제조할 수 있다. 또, 상기 실시형태에 있어서는, NMOS·SGT 와 PMOS·SGT 를 구비하는 인버터를 사용하여 설명했지만, 본 발명 에 관련된 반도체 장치는, 상기 구조를 갖는 SGT 를 구비하는 장치이면 되고, 인버터에 한정되는 것은 아니다.
상기 실시형태에 있어서는, 컨택트가 기둥 형상 반도체층 상의 제 2 고농도 실리콘층에 접촉하고 있는 경우에 대하여 설명하였다. 그러나, 컨택트를 직접 기둥 형상 실리콘층 상에 형성할 때에, 배리어 메탈층의 금속과 기둥 형상 실리콘층 상부의 실리콘이 반응하여, 컨택트와 제 2 고농도 실리콘층의 계면에 배리어 메탈층의 금속과 반도체의 화합물로부터 형성되는 제 5 및 제 6 금속 실리콘 화합물층이 형성되어도 된다. 이 경우, 제 5 및 제 6 금속 실리콘 화합물층은, 제 1 ~ 제 4, 및 제 7 금속 실리콘 화합물층에 비해 얇게 형성되기 때문에, 상기 서술한 바와 같은 리크 전류의 문제는 발생하지 않는다. 또, 제 5 및 제 6 금속 실리콘 화합물층에 포함되는 금속은, 배리어 메탈층을 형성하는 금속이며, 제 1 ~ 제 4 및 제 7 금속 실리콘 화합물층에 포함되는 금속과는 상이하다. 또한, 제 5 및 제 6 금속 실리콘 화합물층은, 배리어 메탈층의 재질에 따라, 형성되는 경우도 있고 형성되지 않는 경우도 있다.
상기 실시형태에 있어서, 게이트 전극이 금속막을 구비하는 경우에 대하여 설명했지만, 게이트 전극으로서 기능할 수 있다면, 금속막을 구비하고 있지 않아도 된다.
상기 실시형태에 있어서는, 제 1 게이트 전극 (210) 및 제 2 게이트 전극 (209) 에 전압이 인가됨으로써, 제 1 실리콘층 (114) 및 제 2 실리콘층 (120) 의 영역에 채널이 형성되는 인핸스먼트형의 트랜지스터에 대하여 설명했지만, 디프레션형이어도 된다.
상기 실시형태에 있어서는, 반도체로서 실리콘을 사용하는 예를 나타냈지만, SGT 를 형성할 수 있다면, 게르마늄, 화합물 반도체 등을 사용할 수도 있다.
상기 실시형태에 있어서의 금속층, 절연막 등을 형성하기 위한 재료는 적절히 공지된 재료를 사용할 수 있다.
상기 서술한 물질명은 예시이며, 본 발명은 이것에 한정되지 않는다.
한편, 본 발명은, 본 발명의 광의의 정신과 범위를 일탈하지 않고, 여러 가지 실시형태 및 변형이 가능한 것이다. 또, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것이며, 본 발명의 범위를 한정하는 것은 아니다.
101 실리콘 산화막
113 제 1 n+ 형 실리콘층
114 제 1 실리콘층
129a 제 1 절연막
138 제 1 금속막
140 제 1 게이트 절연막
144 제 2 n+ 형 실리콘층
150 질화막
152 산화막
159a 제 1 금속 실리콘 화합물층
159b 제 3 금속 실리콘 화합물층
159c 제 7 금속 실리콘 화합물층
160 제 2 금속 실리콘 화합물층
179, 182, 198, 200, 201 , 203, 204, 206 배리어 메탈층
180, 181, 183, 184, 186, 187, 205 금속층
207 제 2 기둥 형상 실리콘층
208 제 1 기둥 형상 실리콘층
210 제 1 게이트 전극
211 제 2 평면 형상 실리콘층
212 제 1 평면 형상 실리콘층
215, 216, 217 컨택트
218 게이트 배선
220 출력 배선
222 전원 배선
223 제 1 절연막 사이드 월

Claims (9)

  1. 제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
    상기 제 1 기둥 형상 반도체층의 하부 영역과 상기 제 1 평면 형상 반도체층에 형성된 제 1 고농도 반도체층과,
    상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된, 상기 제 1 고농도 반도체층과 동일한 도전형의 제 2 고농도 반도체층과,
    상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
    상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상기 상부 영역을 둘러싸도록 형성된 제 1 절연막 사이드 월과,
    상기 제 1 평면 형상 반도체층과 동일한 층에 상기 제 1 고농도 반도체층에 접하도록 형성된 제 2 금속 반도체 화합물층과,
    상기 제 2 고농도 반도체층 상에 형성된 제 1 컨택트를 구비하고,
    상기 제 1 컨택트와 상기 제 2 고농도 반도체층은 직접 접속되어 있고,
    상기 제 1 게이트 전극은 제 1 금속 반도체 화합물층을 구비하고,
    상기 제 2 금속 반도체 화합물층은 상기 제 1 평면 형상 반도체층과 상기 제 1 게이트 전극이 중첩되는 영역을 제외한 모든 상기 제 1 평면 형상 반도체층 상에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 컨택트와 상기 제 2 고농도 반도체층 사이에 형성된 제 5 금속 반도체 화합물층을 추가로 구비하고,
    상기 제 5 금속 반도체 화합물층의 금속은, 상기 제 1 금속 반도체 화합물층의 금속 및 상기 제 2 금속 반도체 화합물층의 금속과는 상이한 종류의 금속인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 절연막과 상기 제 1 금속 반도체 화합물층 사이에 형성된 제 1 금속막을 추가로 구비하고,
    상기 제 1 금속막은 상기 제 1 금속 반도체 화합물층과 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 트랜지스터와 제 2 트랜지스터를 구비하는 반도체 장치로서,
    상기 제 1 트랜지스터는,
    제 1 평면 형상 반도체층과,
    상기 제 1 평면 형상 반도체층 상에 형성된 제 1 기둥 형상 반도체층과,
    상기 제 1 기둥 형상 반도체층의 하부 영역과 상기 제 1 평면 형상 반도체층에 형성된 제 2 도전형의 제 1 고농도 반도체층과,
    상기 제 1 기둥 형상 반도체층의 상부 영역에 형성된 제 2 도전형의 제 2 고농도 반도체층과,
    상기 제 1 고농도 반도체층과 상기 제 2 고농도 반도체층 사이의 상기 제 1 기둥 형상 반도체층의 측벽에, 상기 제 1 기둥 형상 반도체층을 둘러싸도록 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막 상에 상기 제 1 게이트 절연막을 둘러싸도록 형성된 제 1 게이트 전극과,
    상기 제 1 게이트 전극과 상기 제 1 평면 형상 반도체층 사이에 형성된 제 1 절연막과,
    상기 제 1 게이트 전극의 상면 및 상기 제 1 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 1 기둥 형상 반도체층의 상기 상부 영역을 둘러싸도록 형성된 제 1 절연막 사이드 월과,
    상기 제 1 평면 형상 반도체층과 동일한 층에 상기 제 1 고농도 반도체층에 접하도록 형성된 제 2 금속 반도체 화합물층과,
    상기 제 2 고농도 반도체층 상에 형성된 제 1 컨택트를 구비하고,
    상기 제 2 금속 반도체 화합물층은 상기 제 1 평면 형상 반도체층과 상기 제 1 게이트 전극이 중첩되는 영역을 제외한 모든 상기 제 1 평면 형상 반도체층 상에 형성되는 것을 특징으로 하고,
    상기 제 2 트랜지스터는,
    제 2 평면 형상 반도체층과,
    상기 제 2 평면 형상 반도체층 상에 형성된 제 2 기둥 형상 반도체층과,
    상기 제 2 기둥 형상 반도체층의 하부 영역과 상기 제 2 평면 형상 반도체층에 형성된 제 1 도전형의 제 3 고농도 반도체층과,
    상기 제 2 기둥 형상 반도체층의 상부 영역에 형성된 제 1 도전형의 제 4 고농도 반도체층과,
    상기 제 3 고농도 반도체층과 상기 제 4 고농도 반도체층 사이의 상기 제 2 기둥 형상 반도체층의 측벽에, 상기 제 2 기둥 형상 반도체층을 둘러싸도록 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막 상에 상기 제 2 게이트 절연막을 둘러싸도록 형성된 제 2 게이트 전극과,
    상기 제 2 게이트 전극과 상기 제 2 평면 형상 반도체층 사이에 형성된 제 2 절연막과,
    상기 제 2 게이트 전극의 상면 및 상기 제 2 기둥 형상 반도체층의 상부 측벽에 접하고, 상기 제 2 기둥 형상 반도체층의 상기 상부 영역을 둘러싸도록 형성된 제 2 절연막 사이드 월과,
    상기 제 2 평면 형상 반도체층과 동일한 층에 상기 제 3 고농도 반도체층에 접하도록 형성된 제 4 금속 반도체 화합물층과,
    상기 제 4 고농도 반도체층 상에 형성된 제 2 컨택트를 구비하고,
    상기 제 4 금속 반도체 화합물층은 상기 제 2 평면 형상 반도체층과 상기 제 2 게이트 전극이 중첩되는 영역을 제외한 모든 상기 제 2 평면 형상 반도체층 상에 형성되는 것을 특징으로 하고,
    상기 제 1 컨택트와 상기 제 2 고농도 반도체층은 직접 접속되어 있고,
    상기 제 2 컨택트와 상기 제 4 고농도 반도체층은 직접 접속되어 있고,
    상기 제 1 게이트 전극은 제 1 금속 반도체 화합물층을 구비하고,
    상기 제 2 게이트 전극은 제 3 금속 반도체 화합물층을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 컨택트와 상기 제 2 고농도 반도체층 사이에 형성된 제 5 금속 반도체 화합물층과,
    상기 제 2 컨택트와 상기 제 4 고농도 반도체층 사이에 형성된 제 6 금속 반도체 화합물층을 추가로 구비하고,
    상기 제 5 금속 반도체 화합물층의 금속은, 상기 제 1 금속 반도체 화합물층의 금속 및 상기 제 2 금속 반도체 화합물층의 금속과는 상이한 종류의 금속이고,
    상기 제 6 금속 반도체 화합물층의 금속은, 상기 제 3 금속 반도체 화합물층의 금속 및 상기 제 4 금속 반도체 화합물층의 금속과는 상이한 종류의 금속인 것을 특징으로 하는 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 게이트 전극은, 상기 제 1 게이트 절연막과 상기 제 1 금속 반도체 화합물층 사이에 형성된 제 1 금속막을 추가로 구비하고,
    상기 제 2 게이트 전극은, 상기 제 2 게이트 절연막과 상기 제 3 금속 반도체 화합물층 사이에 형성된 제 2 금속막을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 게이트 절연막과 상기 제 1 금속막은, 상기 제 1 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있고,
    상기 제 2 게이트 절연막과 상기 제 2 금속막은, 상기 제 2 트랜지스터를 인핸스먼트형으로 하는 재료로부터 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 3 항에 기재된 반도체 장치를 제조하기 위한 반도체 장치의 제조 방법으로서,
    상기 반도체 장치의 제조 방법은,
    상기 제 1 평면 형상 반도체층과, 상기 제 1 평면 형상 반도체층 상에 형성되고 하드 마스크가 상면에 형성된 상기 제 1 기둥 형상 반도체층과, 상기 제 1 평면 형상 반도체층과 상기 제 1 기둥 형상 반도체층의 하부 영역에 형성된 상기 제 1 고농도 반도체층과, 상기 하드 마스크 상 및 상기 제 1 평면 형상 반도체층 상에 형성된 제 3 절연막을 갖는 구조체를 준비하는 공정과,
    상기 구조체 상에, 제 4 절연막, 제 3 금속막, 및 제 1 반도체막을 이 순서로 형성하는 공정과,
    상기 제 1 반도체막을 에칭하고, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 상기 제 1 반도체막을 잔존시키는 공정과,
    상기 제 3 금속막을 에칭하고, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 공정과,
    상기 제 4 절연막을 에칭하고, 상기 제 1 기둥 형상 반도체층의 측벽에 사이드 월 형상으로 잔존시키는 제 4 절연막 에칭 공정과,
    상기 제 4 절연막 에칭 공정의 결과물 상에 제 2 반도체막을 형성하는 제 2 반도체막 형성 공정과,
    상기 제 2 반도체막 형성 공정의 결과물을 매립하도록 제 3 반도체막을 형성하는 공정과,
    상기 제 2 반도체막과 상기 제 3 반도체막과 상기 제 1 반도체막을 평탄화하는 공정과,
    상기 평탄화된 제 2 반도체막과 제 3 반도체막과 제 1 반도체막을, 상기 제 3 금속막의 상부 영역이 노출되도록 에치백하는 공정과,
    상기 사이드 월 형상으로 잔존시킨 제 3 금속막과 상기 사이드 월 형상으로 잔존시킨 제 4 절연막을, 상기 제 1 기둥 형상 반도체층의 상부 측벽이 노출되도록 에칭하여, 상기 제 1 금속막과 상기 제 1 게이트 절연막을 형성하는 공정과,
    상기 제 1 기둥 형상 반도체층의 상기 상부 영역에 상기 제 1 고농도 반도체층과 동일한 도전형의 상기 제 2 고농도 반도체층을 형성하는 제 2 고농도 반도체층 형성 공정과,
    상기 제 2 고농도 반도체층 형성 공정의 결과물 상에 산화막 및 질화막을 순서대로 형성하는 공정과,
    상기 산화막과 상기 질화막이, 상기 제 1 기둥 형상 반도체층의 상기 상부 측벽과 상기 하드 마스크의 측벽에 사이드 월 형상으로 잔존하도록, 상기 산화막과 상기 질화막을 에칭하여, 상기 제 1 절연막 사이드 월을 형성하는 공정과,
    상기 제 1 반도체막과 상기 제 2 반도체막과 상기 제 3 반도체막을 에칭하여, 적어도 상기 제 1 반도체막과 상기 제 2 반도체막의 일부를, 상기 제 1 금속막의 측벽에 상기 제 1 금속막을 둘러싸도록 잔존시키는 반도체막 에칭 공정과,
    상기 반도체막 에칭 공정에서 노출된, 상기 제 1 평면 형상 반도체층 상의 상기 제 3 절연막을 에칭하여 제거하고, 상기 제 1 평면 형상 반도체층을 노출시키는 제 1 평면 형상 반도체층 노출 공정과,
    상기 제 1 평면 형상 반도체층 노출 공정의 결과물 상에, 금속을 퇴적시키고, 열처리를 함으로써, 상기 제 1 평면 형상 반도체층에 포함되는 반도체와 상기 퇴적시킨 금속을 반응시키며, 또한 상기 제 1 금속막 상에 잔존시킨 상기 제 1 반도체막 및 상기 제 2 반도체막에 포함되는 반도체와 상기 퇴적시킨 금속을 반응시키는 금속 반도체 반응 공정과,
    상기 금속 반도체 반응 공정에 있어서 미반응의 상기 금속을 제거함으로써, 상기 제 1 평면 형상 반도체층 중에 상기 제 2 금속 반도체 화합물층을 형성하며, 또한 상기 제 1 게이트 전극 중에 상기 제 1 금속 반도체 화합물층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 하드 마스크 상의 상기 제 3 절연막을 제거하는 공정과,
    상기 제 1 기둥 형상 반도체층의 상부에 형성된 상기 제 2 고농도 반도체층 상에 직접, 상기 제 1 컨택트를 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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