TWI409952B - 半導體裝置及其製造方法 - Google Patents

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Tomohiko Kudo
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Vladimir Bliznetsov
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Description

半導體裝置及其製造方法
本案係根據2010年6月9日所申請之美國專利假申請61/352,961號、及2010年6月9日所申請之日本專利申請第2010-132488號主張優先權，該申請所揭示之所有內容爰於此參照引用。
本發明係關於一種半導體裝置及其製造方法，尤有關於一種環繞式閘極電晶體(Surrounding Gate Transistor,SGT)及其製造方法。
半導體積體電路中，尤以使用MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體之積體電路已朝高積體化邁進。隨著半導體積體電路之高積體化，積體電路中所使用之MOS電晶體，其微細化亦進展至奈米(nano)領域。然而，當MOS電晶體的微細化進展時，洩漏(leak)電流的抑制會變得困難。此外，亦有為了確保MOS電晶體之動作所需的電流量而無法縮小電路之佔有面積的問題。為了解決此種問題，乃提出一種將源極、閘極、汲極相對於基板呈垂直方向配置，由閘極包圍柱狀半導體層之構造之環繞式閘極電晶體(參照例如日本特開平2-71556號)。
在MOS電晶體中，已知有在成為閘極電極、源極及汲極之高濃度矽層，形成由金屬與矽之化合物所形成之化合物層。藉由在高濃度矽層上形成厚的金屬矽化合物層，可使高濃度矽層更為低電阻化。在SGT中，亦藉由在成為閘極電極、源極及汲極之高濃度矽層上形成厚的金屬矽化合物層，可使成為閘極電極、源極、汲極之高濃度矽層更為低電阻化。
然而，當在柱狀矽層上部之高濃度矽層上形成厚的金屬矽化合物層時，會有金屬矽化合物層形成為釘齒(spike)狀之可能。當金屬矽化合物層形成為釘齒狀時，該釘齒狀金屬矽化合物層不僅會到達形成於柱狀矽層上部之高濃度矽層，還會到達該高濃度矽層下之通道(channel)部。由此，SGT即難以作為電晶體而動作。
上述現象係可藉由將形成於柱狀矽層上部之高濃度矽層增厚來避免。換言之，只要將高濃度矽層形成較形成為釘齒狀之金屬矽化合物層為厚即可。然而，由於高濃度矽層之電阻係與其長度成比例，因此當將形成於柱狀矽層上部之高濃度矽層增厚時，高濃度矽層之電阻就會增加。因此，難以達到高濃度矽層的低電阻化。
此外，在柱狀矽層上部之高濃度矽層上形成金屬矽化合物層時，所形成之金屬矽化合物層的厚度會有隨著柱狀矽層之直徑變小而增厚的現象。當柱狀矽層之直徑變小，且形成於柱狀矽層上之金屬矽化合物層之厚度變厚時，會在形成於柱狀矽層之上部的高濃度矽層與通道部之接合部分，形成金屬矽化合物層。此即成為洩漏電流的原因。
上述現象係可藉由將形成於柱狀矽層上部之高濃度矽層增厚來避免。換言之，只要將高濃度矽層形成較隨著柱狀矽層之直徑變小而變厚的金屬矽化合物層還厚即可。然而，如上所述，由於高濃度矽層之電阻係與其長度成比例，因此當將形成於柱狀矽層上部之高濃度矽層增厚時，高濃度矽層之電阻即增加，而使低電阻化變得困難。
通常，在MOS電晶體中，形成於成為閘極電極、源極及汲極之高濃度矽層上之金屬矽化合物層，矽在相同步驟中形成。與MOS電晶體相同，在SGT中，形成於成為閘極電極、源極及汲極之高濃度矽層上之金屬矽化合物層，亦在相同步驟中形成。因此，在SGT中，於成為閘極電極、源極及汲極之高濃度矽層之任一層形成厚的金屬矽化合物層時，會在成為閘極電極、源極及汲極之高濃度矽層所有層形成金屬矽化合物層。如上所述，在柱狀半導體層上形成金屬矽化合物層時，金屬矽化合物層係形成為釘齒狀。因此，需將形成於柱狀矽層上部之高濃度矽層形成較厚，以避免該釘齒狀金屬矽化合物層到達通道區域。結果，該高濃度矽層之電阻就會增大。
在SGT之閘極電極中，大多係以與形成該閘極電極之材質相同材質來進行閘極配線。因此，藉由在閘極電極及閘極配線形成金屬矽化合物層為較厚，使閘極電極及閘極配線為低電阻化。藉此，可達成SGT之高速動作。此外，在SGT中，亦大多係使用配置於柱狀矽層下之平面狀矽層來進行配線。因此，藉由在與該平面狀矽層相同的層形成金屬矽化合物層為較厚以與該平面狀矽層一體化，使平面狀矽層為低電阻化，可達成SGT之高速動作。
另一方面，由於SGT之柱狀矽層上部之高濃度矽層係與接觸部(contact)直接連接，因此難以在該柱狀矽層上部之高濃度矽層進行配線。因此，金屬矽化合物層會形成於接觸部與高濃度矽層之間。由於電流係流通於該金屬矽化合物層之厚度方向，因此柱狀矽層上部之高濃度矽層係與金屬矽化合物層之厚度對應而低電阻化。
如前所述，為了在柱狀矽層上部形成金屬矽化合物層為較厚，只有將形成於柱狀矽層上部之高濃度矽層形成為較厚。然而，由於高濃度矽層之電阻係與其長度成比例，因此當將高濃度矽層增厚時，高濃度矽層之電阻會增大。結果，難以達成高濃度矽層之低電阻化。
此外，與MOS電晶體相同，會有隨著SGT之微細化，在多層配線間產生寄生電容，因而使得電晶體之動作速度降低的問題。
本發明係有鑑於上述問題而研創者，其目的在提供一種具有良好特性而且實現微細化之半導體裝置及其製造方法。
為了達成上述目的，本發明之第1觀點之半導體裝置之特徵為具備：第1平面狀半導體層；第1柱狀半導體層，形成於該第1平面狀半導體層上；第1高濃度半導體層，形成於該第1柱狀半導體層之下部區域與前述第1平面狀半導體層；第2高濃度半導體層，與前述第1高濃度半導體層相同導電型，形成於前述第1柱狀半導體層之上部區域；第1閘極絕緣膜，以包圍該第1柱狀半導體層之方式形成於前述第1高濃度半導體層與前述第2高濃度半導體層之間之前述第1柱狀半導體層之側壁；第1閘極電極，以包圍該第1閘極絕緣膜之方式形成於該第1閘極絕緣膜上；第1絕緣膜，形成於該第1閘極電極與前述第1平面狀半導體層之間；第1絕緣膜邊壁(side wall)，與前述第1閘極電極之上表面及前述第1柱狀半導體層之上部側壁相接，且以包圍該第1柱狀半導體層之前述上部區域之方式形成；第2金屬半導體化合物層，以與前述第1高濃度半導體層相接之方式形成於與前述第1平面狀半導體層相同的層；及第1接觸部，形成於前述第2高濃度半導體層上；前述第1接觸部與前述第2高濃度半導體層係直接連接；前述第1閘極電極係具備第1金屬半導體化合物層。
較佳為復具備形成於前述第1接觸部與前述第2高濃度半導體層之間的第5金屬半導體化合物層；該第5金屬半導體化合物層之金屬係為與前述第1金屬半導體化合物層之金屬及前述第2金屬半導體化合物層之金屬不同種類的金屬。
較佳為前述第1閘極電極復具備形成於前述第1閘極絕緣膜與前述第1金屬半導體化合物層之間的第1金屬膜。
為了達成上述目的，本發明之第2觀點之半導體裝置係具備第1電晶體與第2電晶體；該第1電晶體係具備：第1平面狀半導體層；第1柱狀半導體層，形成於該第1平面狀半導體層上；第2導電型第1高濃度半導體層，形成於該第1柱狀半導體層之下部區域與前述第1平面狀半導體層；第2導電型第2高濃度半導體層，形成於前述第1柱狀半導體層之上部區域；第1閘極絕緣膜，以包圍該第1柱狀半導體層之方式形成於前述第1高濃度半導體層與前述第2高濃度半導體層之間之前述第1柱狀半導體層之側壁；第1閘極電極，以包圍該第1閘極絕緣膜之方式形成於該第1閘極絕緣膜上；第1絕緣膜，形成於該第1閘極電極與前述第1平面狀半導體層之間；第1絕緣膜邊壁，與前述第1閘極電極之上表面及前述第1柱狀半導體層之上部側壁相接，且以包圍該第1柱狀半導體層之前述上部區域之方式形成；第2金屬半導體化合物層，以與前述第1高濃度半導體層相接之方式形成於與前述第1平面狀半導體層相同的層；及第1接觸部，形成於前述第2高濃度半導體層上；前述第2電晶體係具備：第2平面狀半導體層；第2柱狀半導體層，形成於該第2平面狀半導體層上；第1導電型第3高濃度半導體層，形成於該第2柱狀半導體層之下部區域與前述第2平面狀半導體層；第1導電型第4高濃度半導體層，形成於前述第2柱狀半導體層之上部區域；第2閘極絕緣膜，以包圍該第2柱狀半導體層之方式形成於前述第3高濃度半導體層與前述第4高濃度半導體層之間之前述第2柱狀半導體層之側壁；第2閘極電極，以包圍該第2閘極絕緣膜之方式形成於該第2閘極絕緣膜上；第2絕緣膜，形成於該第2閘極電極與前述第2平面狀半導體層之間；第2絕緣膜邊壁，與前述第2閘極電極之上表面及前述第2柱狀半導體層之上部側壁相接，且以包圍該第2柱狀半導體層之前述上部區域之方式形成；第4金屬半導體化合物層，以與前述第3高濃度半導體層相接之方式形成於與前述第2平面狀半導體層相同的層；及第2接觸部，形成於前述第4高濃度半導體層上；前述第1接觸部與前述第2高濃度半導體層係直接連接；前述第2接觸部與前述第4高濃度半導體層係直接連接；前述第1閘極電極係具備第1金屬半導體化合物層；前述第2閘極電極係具備第3金屬半導體化合物層。
較佳為復具備：第5金屬半導體化合物層，形成於前述第1接觸部與前述第2高濃度半導體層之間；及第6金屬半導體化合物層，形成於前述第2接觸部與前述第4高濃度半導體層之間；前述第5金屬半導體化合物層之金屬係為與前述第1金屬半導體化合物層之金屬及前述第2金屬半導體化合物層之金屬不同種類的金屬；前述第6金屬半導體化合物層之金屬係為與前述第3金屬半導體化合物層之金屬及前述第4金屬半導體化合物層之金屬不同種類的金屬。
較佳為前述第1閘極電極復具備形成於前述第1閘極絕緣膜與前述第1金屬半導體化合物層之間的第1金屬膜；前述第2閘極電極復具備形成於前述第2閘極絕緣膜與前述第3金屬半導體化合物層之間的第2金屬膜。
尤佳為前述第1閘極絕緣膜與前述第1金屬膜係由將前述第1電晶體作成增強(enhancement)型之材料所形成；前述第2閘極絕緣膜與前述第2金屬膜係由將前述第2電晶體作成增強型之材料所形成。
為了達成上述目的，本發明之第3觀點之半導體裝置之製造方法，係用以製造前述第1觀點之半導體裝置之方法；該半導體裝置之製造方法係具備：準備構造體之步驟，該構造體係具有：前述第1平面狀半導體層；前述第1柱狀半導體層，形成於該第1平面狀半導體層上且於上面形成有硬遮罩(hard mask)；前述第1高濃度半導體層，形成於前述第1平面狀半導體層與前述第1柱狀半導體層之下部區域；及第3絕緣膜，形成於前述硬遮罩上及前述第1平面狀半導體層上；將第4絕緣膜、第3金屬膜、及第1半導體膜依序形成於前述構造體上之步驟；將該第1半導體膜予以蝕刻，使該第1半導體膜殘存於前述第1柱狀半導體層之側壁呈邊壁狀之步驟；將前述第3金屬膜予以蝕刻，使之殘存於前述第1柱狀半導體層之側壁呈邊壁狀之步驟；第4絕緣膜蝕刻步驟，將前述第4絕緣膜予以蝕刻，使之殘存於前述第1柱狀半導體層之側壁呈邊壁狀；第2半導體膜形成步驟，在前述第4絕緣膜蝕刻步驟之製成物上形成第2半導體膜；以埋入前述第2半導體膜形成步驟之製成物之方式形成第3半導體膜之步驟；將該第2半導體膜與該第3半導體膜與前述第1半導體膜予以平坦化之步驟；將前述經平坦化之第2半導體膜與第3半導體膜與第1半導體膜進行回蝕(etch back)以使前述第3金屬膜之上部區域露出之步驟；將殘存成前述邊壁狀之第3金屬膜與殘存成前述邊壁狀之第4絕緣膜予以蝕刻以使前述第1柱狀半導體層之上部側壁露出，而形成前述第1金屬膜與前述第1閘極絕緣膜之步驟；第2高濃度半導體層形成步驟，在前述第1柱狀半導體層之前述上部區域形成與前述第1高濃度半導體層相同導電型的前述第2高濃度半導體層；將氧化膜及氮化膜依序形成於前述第2高濃度半導體層形成步驟之製成物上之步驟；以該氧化膜與該氮化膜殘存於前述第1柱狀半導體層之前述上部側壁與前述硬遮罩之側壁呈邊壁狀之方式將該氧化膜與該氮化膜予以蝕刻，而形成前述第1絕緣膜邊壁之步驟；半導體膜蝕刻步驟，將前述第1半導體膜與前述第2半導體膜與前述第3半導體膜予以蝕刻，使至少前述第1半導體膜與前述第2半導體膜之一部分以包圍該第1金屬膜之方式殘存於前述第1金屬膜之側壁；第1平面狀半導體層露出步驟，將在前述半導體膜蝕刻步驟中露出之前述第1平面狀半導體層上之前述第3絕緣膜予以蝕刻去除，而使前述第1平面狀半導體層露出；金屬半導體反應步驟，在前述第1平面狀半導體層露出步驟之製成物上堆積金屬且進行熱處理，藉以使包含於前述第1平面狀半導體層之半導體與前述堆積之金屬反應，而且使殘存於前述第1金屬膜上之前述第1半導體膜及包含於前述第2半導體膜之半導體與前述堆積之金屬反應；及去除在前述金屬半導體反應步驟中未反應之前述金屬，藉此在前述第1平面狀半導體層中形成前述第2金屬半導體化合物層，而且在前述第1閘極電極中形成前述第1金屬半導體化合物層之步驟。
較佳為復具備：將前述硬遮罩上之前述第3絕緣膜予以去除之步驟；及在形成於前述第1柱狀半導體層之上部之前述第2高濃度半導體層上直接形成前述第1接觸部之步驟。
依據本發明，可提供一種具有良好特性而且實現微細化之半導體裝置及其製造方法。
 (第1實施形態)
第1A圖係為本發明第1實施形態之具備負通道金屬氧化物半導體(Negative Channel Metal-Oxide-Semiconductor，NMOS)‧SGT與正通道金屬氧化物半導體(Positive Channel Metal-Oxide-Semiconductor，PMOS)‧SGT之反相器(inverter)之平面圖，第1B圖係為沿著第1A圖之切割線X-X’之剖面圖。第2A圖係為沿著第1A圖之切割線Y1-Y1’之剖面圖。第2B圖係為沿著第1A圖之切割線Y2-Y2’之剖面圖。另外，第1A圖雖係為平面圖，惟為了區別區域，於一部分係賦予陰影。
以下參照第1A圖至第2B圖說明第1實施形態之具備NMOS‧SGT與PMOS‧SGT之反相器。
首先說明第1實施形態之NMOS‧SGT。
在矽氧化膜101上形成有第1平面狀矽層212，而在第1平面狀矽層212上形成有第1柱狀矽層208。
在第1柱狀矽層208之下部區域及位於第1柱狀矽層208下方之第1平面狀矽層212之區域係形成有第1n+ 型矽層113，而在第1柱狀矽層208之上部區域係形成有第2n+ 型矽層144。在本實施形態中，例如，第1n+ 型矽層113係發揮作為源極擴散層功能，而第2n+ 型矽層144係發揮作為汲極擴散層功能。此外，源極擴散層與汲極擴散層之間的部分，係發揮作為通道區域功能。茲將發揮作為該通道區域功能之第1n+ 型矽層113與第2n+ 型矽層144之間的第1柱狀矽層208之區域設為第1矽層114。
在第1柱狀矽層208之側面，以包圍通道區域之方式形成有第1閘極絕緣膜140。換言之，第1閘極絕緣膜140係以包圍第1矽層114之方式形成。第1閘極絕緣膜140係例如為氧化膜、氮化膜或高電介質膜。再者，在第1閘極絕緣膜140上係形成有第1金屬膜138，而在第1金屬膜138側壁，係形成有第1金屬矽化合物層159a(以下亦將金屬矽化合物層簡稱為化合物層)。第1金屬膜138係例如為包含氮化鈦或氮化鉭之膜。此外，第1金屬矽化合物層159a係由金屬與矽之化合物所形成，此金屬係為Ni或Co等。
第1金屬膜138與第1金屬矽化合物層159a係構成第1閘極電極210。
在本實施形態中，於動作時，係藉由施加電壓於第1閘極電極210而於第1矽層114形成通道。
在第1閘極電極210與第1平面狀矽層212之間，係形成有第1絕緣膜129a。再者，在第1柱狀矽層208之上部側壁，係以包圍第1柱狀矽層208之上部區域之方式形成有第1絕緣膜邊壁223，而第1絕緣膜邊壁223係與第1閘極電極210之上表面相接。此外，第1絕緣膜邊壁223係由氮化膜150、與氧化膜152所構成。
再者，在第1平面狀矽層212係形成有第2金屬矽化合物層160。第2金屬矽化合物層160係由金屬與矽之化合物所形成，此金屬係為Ni或Co等。
第2金屬矽化合物層160係與第1n+ 型矽層113相接形成，發揮作為用以將電源電位供給至第1n+ 型矽層113之配線層功能。
在第1柱狀矽層208上方，係形成有接觸部216。另外，接觸部216係由阻障金屬層(barrier metal)182、金屬層183及184所構成。接觸部216係直接形成於第2n+ 型矽層144上。藉此，接觸部216與第2n+ 型矽層144即直接連接。在本實施形態中，接觸部216與第2n+ 型矽層144係相接觸。
阻障金屬層182係由鈦或鉭等金屬所形成。第2n+ 型矽層144係透過接觸部216而連接於輸出配線220。輸出配線220係由阻障金屬層198、金屬層199、阻障金屬層200所構成。
在第1金屬矽化合物層159a之側面之一部分，係形成有第7金屬矽化合物層159c。另外，構成第7金屬矽化合物層159c之材料，係為與第1金屬矽化合物層159a相同之材料。第7金屬矽化合物層159c係發揮作為閘極配線218功能。在第7金屬矽化合物層159c上係形成有接觸部215。接觸部215係由阻障金屬層179、金屬層180、181所構成。再者，接觸部215係連接於由阻障金屬層201、金屬層202、阻障金屬層203所構成之輸入配線221。動作時，以在第1矽層114形成通道之方式，透過接觸部215將輸入電壓賦予至第1閘極電極210。
此外，在第2金屬矽化合物層160上係形成有接觸部217。接觸部217係由阻障金屬層185、金屬層186、187所構成，且連接於電源配線222。電源配線222係由阻障金屬層204、金屬層205、阻障金屬層206所構成。動作時，透過接觸部217將電源電位賦予至第1n+ 型矽層113及第2金屬矽化合物層160。
藉由此種構成而形成NMOS‧SGT。
如上所述，在本實施形態之NMOS‧SGT中，係於閘極電極210、閘極配線218及平面狀矽層212形成厚的第1、第7、第2金屬矽化合物層159a、159c及160。藉由此種SGT構造，閘極電極210及平面狀矽層212即成為低電阻化，而可達成SGT之高速動作。
再者，在本實施形態之NMOS‧SGT中，接觸部216係直接配置於柱狀矽層208上部之屬於高濃度矽層之第2n+ 型矽層144上。換言之，由於在接觸部216與第2n+ 型矽層144之間未形成有金屬矽化合物層，因此不會形成會成為洩漏電流產生主要原因之釘齒狀金屬矽化合物層。
此外，為了半導體裝置之高積體化而即使將柱狀矽層之直徑縮小，亦不會發生形成於柱狀矽層上之金屬矽化合物層變更厚的現象。因此，不會產生如上所述之洩漏電流。此外，為了抑制此洩漏電流的產生，亦不需將屬於高濃度矽層之第2n+ 型矽層144增厚，因此可避免第2n+ 型矽層144所形成之電阻的增大。
藉由以上之構成，即可實現半導體裝置之低電阻化及微細化。
此外，藉由第1絕緣膜129a，可降低閘極電極210與平面狀矽層212之間的寄生電容。藉此，可避免伴隨SGT之微細化所產生之動作速度的降低。
接著說明本實施形態之PMOS‧SGT。與上述之NMOS‧SGT相同，在矽氧化膜101上形成有第2平面狀矽層211，而於第2平面狀矽層211上形成有第2柱狀矽層207。
在第2柱狀矽層207之下部區域及位於第2柱狀矽層207下方之第2平面狀矽層211之區域係形成有第1p+ 型矽層119，而在第2柱狀矽層207之上部區域係形成有第2p+ 型矽層146。在本實施形態中，例如，第1p+ 型矽層119係發揮作為源極擴散層功能，而第2p+ 型矽層146係發揮作為汲極擴散層功能。此外，源極區域與汲極區域之間的部分，係發揮作為通道區域功能。茲將發揮作為該通道區域功能之第1p+ 型矽層119與第2p+ 型矽層146之間的第2柱狀矽層207之區域設為第2矽層120。
在第2柱狀矽層207之側壁，以包圍通道區域之方式形成有第2閘極絕緣膜139。換言之，第2閘極絕緣膜139係以包圍第2矽層120之方式形成於第2矽層120之側面。第2閘極絕緣膜139係例如為氧化膜、氮化膜或高電介質膜。再者，在第2閘極絕緣膜139之周圍，係形成有第2金屬膜137。第2金屬膜137係例如為包含氮化鈦或氮化鉭之膜。此外，在第2金屬膜137之周圍，係形成有第3金屬矽化合物層159b。構成第3金屬矽化合物層159b之材料係為與第1金屬矽化合物層159a及第7金屬矽化合物層159c相同之材料。第2金屬膜137與第3金屬矽化合物層159b係構成第2閘極電極209。形成於第1閘極電極210與第2閘極電極209之間的第7金屬矽化合物層159c，係發揮作為閘極配線218功能，於動作時，將輸入電位賦予至第2、第1閘極電極209、210。
在本實施形態中，係藉由施加電壓於第2閘極電極209而於第2矽層120區域形成通道。
在第2閘極電極209與第2平面狀矽層211之間，係形成有第2絕緣膜129b。再者，在第2柱狀矽層207之上部側壁，形成有第2絕緣膜邊壁224，而第2絕緣膜邊壁224係與第2閘極電極209上表面相接。第2絕緣膜邊壁224係由氧化膜151、氮化膜149所構成。
此外，在第2平面狀矽層211係以與第1p+ 型矽層119相接之方式形成有第4金屬矽化合物層158。第4金屬矽化合物層158係由金屬與矽之化合物所形成，此金屬係為Ni或Co等。
在第2柱狀矽層207之上，係形成有接觸部214。另外，接觸部214係由阻障金屬層176、金屬層177及178所構成。接觸部214係直接形成於第2p+ 型矽層146上。藉此，接觸部214與第2p+ 型矽層146即直接連接。在本實施形態中，接觸部214與第2p+ 型矽層146係相接觸。
阻障金屬層176係由鈦或鉭等金屬所形成。第2p+ 型矽層146係透過接觸部214而連接於輸出配線220。PMOS‧SGT之輸出係輸出於輸出配線220。
此外，如上所述，形成於第7金屬矽化合物層159c上之接觸部215，係連接於輸入配線221，而從輸入配線221對於第2閘極電極209施加用以形成通道於第2矽層120之電位。再者，閘極電極210及209係藉由閘極配線218連接。
此外，在第4金屬矽化合物層158上係形成有接觸部213。接觸部213係由阻障金屬層173、金屬層174、175所構成。接觸部213係連接於電源配線219，用以將電源電位輸入於PMOS‧SGT。電源配線219係由阻障金屬層195、金屬層196、阻障金屬層197所構成。
藉由此種構成而形成PMOS‧SGT。
再者，在第1平面狀矽層212與鄰接之PMOS‧SGT之第2平面狀矽層211之間係形成有氧化膜126，而在氧化膜126上係延伸有第1絕緣膜129a及第2絕緣膜129b。此外，各電晶體係藉由氮化膜161及層間絕緣膜162而分離。
藉由此種構成，形成具備NMOS‧SGT與PMOS‧SGT之反相器。
在本實施形態中，第1金屬矽化合物層159a、第3金屬矽化合物層159b及第7金屬矽化合物層159c係藉由相同步驟由相同材料一體形成。此外，第1絕緣膜129a及第2絕緣膜129b係藉由相同步驟由相同材料一體形成。
在本實施形態之反相器中，第1閘極絕緣膜140與第1金屬膜138係由將NMOS‧SGT作成增強型之材料所形成，而第2閘極絕緣膜139與第2金屬膜137係由將PMOS‧SGT作成增強型之材料所形成。因此，可降低該反相器動作時流通之貫通電流。
以下參照第3A圖至第148B圖說明用以形成本發明第1實施形態之具備SGT之反相器之製造方法的一例。另外，在此等圖式中，對於相同構成要素係賦予相同符號。
在第3A圖至第4B圖中，第3A圖係為平面圖，第3B圖係為第3A圖中之切割線X-X’之剖面圖，第4A圖係為第3A圖中之切割線Y1-Y1’之剖面圖，第4B圖係為第3A圖中之切割線Y2-Y2’之剖面圖。以下，在第5A圖至第148B圖中亦復相同。
如第3A圖至第4B圖所示，進一步使氮化膜103成膜於由矽氧化膜101與矽層102所構成之基板上。亦可使用由矽所構成之基板。此外，亦可使用在矽上形成有氧化膜，且在該氧化膜上形成有矽層之基板。在本實施形態中係使用i型矽層作為矽層102。使用p型矽層、n型矽層作為矽層102時，係將雜質導入於成為SGT之通道部分。此外，亦可使用薄的n型矽層或薄的p型矽層以取代i型矽層。
如第5A圖至第6A圖所示，形成用以形成柱狀矽層用之硬遮罩的阻劑104、105。
如第7A圖至第8B圖所示，將氮化膜103予以蝕刻而形成硬遮罩106、107。
如第9A圖至第10B圖所示，以硬遮罩106、107為遮罩將矽層102予以蝕刻而形成柱狀矽層207、208。
如第11A圖至第12B圖所示，將阻劑104、105剝離。
如第13A圖至第14B圖所示，將矽層102之表面氧化而形成犧牲氧化膜108。藉由此犧牲氧化，將在矽蝕刻中植入有碳等之矽表面去除。
如第15A圖至第16B圖所示，藉由蝕刻將犧牲氧化膜108去除。
如第17A圖至第18B圖所示，於上述步驟之製成物上形成氧化膜109。
如第19A圖至第20B圖所示，將氧化膜109予以蝕刻，而使之殘存於柱狀矽層207、208之側壁呈邊壁柱，而形成邊壁110、111。藉由雜質注入將n+ 型矽層形成於柱狀矽層207、208之下部時，由於邊壁110、111，使雜質不會導入於通道，而可抑制SGT之臨限值電壓的變動。
如第21A圖至第22B圖所示，形成用以將雜質注入於第1柱狀矽層208下部之阻劑112。
在第23B圖、第24A圖中如箭頭所示，將例如砷注入於NMOS‧SGT預定形成區域之矽層102，且於柱狀矽層208下方形成n+ 型矽層113a。藉此，如第23A圖至第24B圖所示，柱狀矽層208中之第1矽層114之區域與矽層102之平面狀的區域即分離。
如第25A圖至第26B圖所示，將阻劑112剝離。
如第27A圖至第28B圖所示，將邊壁110、111予以蝕刻去除。
接著進行退火(anneal)，將所注入之雜質(砷)予以活性化。藉此，如第29A圖至第30B圖所示，所注入之雜質即擴散於矽層102及柱狀矽層208之一部分。
如第31A圖至第32B圖所示，在上述步驟之製成物上形成氧化膜115。
如第33A圖至第34B圖所示，將氧化膜115予以蝕刻，而使之殘存於柱狀矽層207、208之側壁呈邊壁狀，而形成邊壁116、117。藉由雜質注入將p+ 型矽層形成於柱狀矽層207、208下方時，由於邊壁116、117，使雜質不會導入於通道區域，而可抑制SGT之臨限值電壓的變動。
如第35A圖至第36B圖所示，形成用以將雜質注入於柱狀矽層207之下之矽層102的阻劑118。
如第37A圖至第38B圖所示，在PMOS‧SGT預定形成區域之矽層102注入例如硼，且在柱狀矽層207下形成p+ 型矽層119a。藉此，如第37A圖至第38B圖所示，柱狀矽層207中之第2矽層120之區域即從平面狀矽層區域分離。
如第39A圖至第40B圖所示，將阻劑118剝離。
如第41A圖至第42B圖所示，將邊壁116、117予以蝕刻去除。
接著，進行退火，將所注入之雜質(硼)予以活性化。藉此，如第43A圖至第44B圖所示，所注入之雜質即擴散於矽層102及柱狀矽層207之一部分。
如第45A圖至第46B圖所示，在上述步驟之製成物上形成氧化膜121。氧化膜121係保護第1矽層114及第2矽層120，不會受在之後的步驟中所進行用以形成平面狀矽層之阻劑的影響。
如第47A圖至第48B圖所示，形成平面狀矽層形成用之阻劑122、123。
如第49A圖至第50B圖所示，將柱狀矽層207與208之間的氧化膜121之一部分予以蝕刻而分離成氧化膜124及125。
接著將p+ 型矽層119a及n+ 型矽層113a之一部分予以蝕刻。藉此，如第51A圖至第52B圖所示，形成分別具有殘存之p+ 型矽層119及第1n+ 型矽層113之平面狀矽層211及212。
如第53A圖至第54B圖所示，將阻劑122、123去除。
如第55A圖至第56B圖所示，在上述步驟之製成物上，以埋入於此製成物的方式將氧化膜126a形成為較厚。
如第57A圖至第58B圖所示，以硬遮罩106、107作為擋止層(stopper)進行CMP(化學機械研磨)而將氧化膜126a予以平坦化。
接著將氧化膜126a及氧化膜124、125予以蝕刻，如第59A圖至第60B圖所示，形成埋入平面狀矽層211及212間之氧化膜126。
如第61A圖至第62B圖所示，在上述步驟之製成物上形成氧化膜128。在第1n+ 型矽層113上、p+ 型矽層119上、氧化膜126上及硬遮罩106、107上將氧化膜128形成為較厚，而在柱狀矽層207、208之側壁將氧化膜128形成為較薄。
如第63A圖至第64B圖所示，將氧化膜128之一部分予以蝕刻，而將形成於柱狀矽層207、208之側壁的氧化膜128去除。蝕刻係以等向性蝕刻為加。由於在第1n+ 型矽層113上、p+ 型矽層119上、氧化膜126上及硬遮罩106、107上將氧化膜128形成為較厚，而於柱狀矽層207、208之側壁將氧化膜128形成為較薄，因此即使在將柱狀矽層207、208之側壁之氧化膜128予以蝕刻後，在第1n+ 型矽層113上、p+ 型矽層119上及氧化膜126上亦會殘留氧化膜128之一部分，而成為絕緣膜129c。此時，在硬遮罩106、107上亦殘留氧化膜128之一部分，而成為絕緣膜130、131。
絕緣膜129c係在之後的步驟中成為第1絕緣膜129a及第2絕緣膜129b，藉由第1及第2絕緣膜129a、129b，可降低閘極電極與平面狀矽層之間的寄生電容。
如第65A圖至第66B圖所示，使絕緣膜132成膜於上述步驟之製成物上。絕緣膜132係為包含氧化膜、氮化膜、高電介質膜之任一者的膜。此外，亦可在絕緣膜132之成膜前，對於柱狀矽層207、208進行氫氛圍退火或磊晶(epitaxial)成長。
如第67A圖至第68B圖所示，使金屬膜133成膜於絕緣膜132上。金屬膜133係以包含氮化鈦或氮化鉭之膜為佳。藉由使用金屬膜133，可抑制通道區域之空乏化，而且可使閘極電極低電阻化。此外，藉由金屬膜133之材質，亦可設定電晶體之臨限值電壓。本步驟以後之所有步驟，需為抑制由於金屬閘極電極所造成之金屬污染的製造步驟。
如第69A圖至第70B圖所示，在上述步驟之製成物上形成多晶矽膜134。為了抑制金屬污染，係以使用常壓CVD形成多晶矽膜134為佳。
如第71A圖至第72B圖所示，將多晶矽膜134予以蝕刻，形成殘存於柱狀矽層207、208之側壁及硬遮罩106、107之側壁呈邊壁狀之多晶矽膜135、136。
如第73A圖至第74B圖所示，將金屬膜133予以蝕刻。柱狀矽層207、208之側壁之金屬膜133係受多晶矽膜135、136保護而不會被蝕刻，而成為殘存於柱狀矽層207、208之側壁及硬遮罩106、107之側壁呈邊壁狀之金屬膜137a、138a。
接著，將絕緣膜132予以蝕刻。如第75A圖至第76B圖所示，柱狀矽層207、208之側壁之絕緣膜132係受多晶矽膜135、136保護而不會被蝕刻，而成為殘存於柱狀矽層207、208之側壁及硬遮罩106、107之側壁呈邊壁狀之閘極絕緣膜139a、140a。
如第77A圖至第78B圖所示，在上述步驟之製成物上形成多晶矽膜141。為了抑制金屬污染，係以使用常壓CVD形成多晶矽膜141為佳。
使用高電介質膜於閘極絕緣膜139、140時，此高電介質膜會成為金屬污染的污染源。藉由形成多晶矽膜141，閘極絕緣膜139a與金屬膜137a即由柱狀矽層207與多晶矽膜135、141與絕緣膜129c與硬遮罩106所覆蓋。此外，閘極絕緣膜140a與金屬膜138a係由柱狀矽層208與多晶矽膜136、141與絕緣膜129c與硬遮罩107所覆蓋。亦即，為污染源之閘極絕緣膜139a、140a與金屬膜137a、138a係由柱狀矽層207、208與多晶矽膜135、136、141與絕緣膜129c與硬遮罩106、107所覆蓋，因此可抑制包含於閘極絕緣膜139a、140a與金屬膜137a、138a之金屬所造成之金屬污染。
藉由將金屬膜形成為較厚，且進行蝕刻使之殘存呈邊壁狀，及將閘極絕緣膜蝕刻之後形成多晶矽膜，而形成閘極絕緣膜與金屬膜為由柱狀矽層、多晶矽膜、絕緣膜及硬遮罩所覆蓋之構造亦可。
如第79A圖至第80B圖所示，在上述步驟之製成物上，以埋入於此結果物之方式形成多晶矽膜142。為了埋入柱狀矽207、208之間，係以使用低壓CVD形成多晶矽膜142為佳。為污染源之閘極絕緣膜139a、140a與金屬膜137a、138a係由柱狀矽層207、208與多晶矽膜135、136、141與絕緣膜129c與硬遮罩106、107所覆蓋，因此可使用低壓CVD。
如第81A圖至第82B圖所示，以絕緣膜130、131作為研磨擋止層進行化學機械研磨(CMP)，使多晶矽膜142平坦化。
如第83A圖至第84B圖所示，將絕緣膜130、131予以蝕刻。亦可在將絕緣膜(氧化膜)蝕刻後，以硬遮罩106、107作為研磨擋止層來進行化學機械研磨。
如第85A圖至第86B圖所示，將多晶矽膜135、136、141、142予以蝕刻，且將多晶矽膜135、136、141、142去除至所形成之閘極絕緣膜139、140及閘極電極之預定形成區域之上端部。藉由此回蝕，來決定SGT之閘極長度。藉由此步驟，使金屬膜137、138之上部區域露出。
如第87A圖至第88B圖所示，將柱狀矽層207、208之上部側壁之金屬膜137a、138a予以蝕刻去除，而形成金屬膜137、138。
如第89A圖至第90B圖所示，將柱狀矽層207、208之上部側壁之閘極絕緣膜139a、140a予以蝕刻去除，而形成閘極絕緣膜139、140。
如第91A圖至第92B圖所示，在柱狀矽層208上部形成用以形成第2n+ 型矽層144之阻劑143。
在第93B圖、第94A圖中如箭頭所示，在柱狀矽層208之上部區域，例如注入砷。藉此，如第93A圖至第94B圖所示，在柱狀矽層208上部形成第2n+ 型矽層144。將相對於基板為垂直的線設為0度時，注入砷的角度係為10至60度，尤其以60度的高角度為佳。此係由於硬遮罩107配置於柱狀矽層208上之故。
如第95A圖至第96B圖所示，將阻劑143剝離。之後，進行熱處理。
如第97A圖至第98B圖所示，在柱狀矽層207上部形成用以形成p+ 型矽層146之阻劑145。
如第99A圖至第100B圖所示，在柱狀矽層207上部區域，例如注入硼。藉此，在柱狀矽層207上部形成p+ 型矽層146。將相對於基板為垂直的線設為0度時，注入硼的角度係為10至60度，尤其以60度的高角度為佳。此係由於硬遮罩107配置於柱狀矽層207上之故。
如第101A圖至第102B圖所示，將阻劑145剝離。
如第103A圖至第104B圖所示，在上述步驟之製成物上形成氧化膜147。氧化膜147係以藉由常壓CVD形成為佳。藉由氧化膜147，之後即可進行藉由低壓CVD來形成氮化膜148。
如第105A圖至第106B圖所示，形成氮化膜148。氮化膜148係以藉由低壓CVD形成為佳。此係由於相較於常壓CVD，均勻性較佳之故。
如第107A圖至第108B圖所示，將氮化膜148與氧化膜147予以蝕刻而形成第1絕緣膜邊壁223與第2絕緣膜邊壁224。第1絕緣膜邊壁223係由藉由蝕刻所殘存之氮化膜150及氧化膜152所構成，而第2絕緣膜邊壁224係由藉由蝕刻所殘存之氮化膜149及氧化膜151所構成。
由於殘存呈邊壁狀之氮化膜149與氧化膜151之膜厚的總和之後成為閘極電極之膜厚，因此藉由調整氧化膜147與氮化膜148之成膜之膜厚及蝕刻條件，可形成所希望之膜厚的閘極電極。
此外，絕緣膜邊壁223、224之膜厚與柱狀矽層207、208之半徑的總和，係以較由閘極絕緣膜139、140與金屬膜137、138所構成之圓筒外周之半徑為大為佳。絕緣膜邊壁223、224之膜厚與柱狀矽層207、208之半徑的總和，因較閘極絕緣膜139、140與金屬膜137、138所構成之圓筒外周之半徑為大，故在閘極蝕刻後，金屬膜137、138係由多晶矽膜所覆蓋，因此可抑制金屬污染。
此外，藉由此步驟，柱狀矽層207、208上係成為由硬遮罩106、107與絕緣膜邊壁223、224所覆蓋之構造。藉由此構造，就不會在柱狀矽層207、208上形成金屬矽化合物。此外，由於柱狀矽層207、208上部成為由硬遮罩106、107與絕緣膜邊壁223、224所覆蓋之構造，因此如使用第91A圖至第102B圖所說明，在將多晶矽予以蝕刻而形成閘極電極209、210之前，進行n+ 型矽層、p+ 型矽層的形成。
如第109A圖至第110B圖所示，形成用以形成閘極配線218之阻劑153。
如第111A圖至第112B圖所示，將多晶矽膜142、141、135、136予以蝕刻而形成閘極電極209、210及閘極配線218。
閘極電極209係由金屬膜137、與在之後步驟中與金屬反應而形成金屬矽化合物之多晶矽膜154、155所構成，而閘極電極210係由金屬膜138、與在之後步驟中與金屬反應而形成金屬矽化合物之多晶矽膜156及157所構成。將閘極電極209與閘極電極210之間連接的閘極配線218係由在之後步驟中與金屬反應而形成金屬矽化合物之多晶矽膜154、155、142、156、157所構成。另外，多晶矽膜154、157係為在多晶矽膜135、136之蝕刻後所殘存之部分，而多晶矽膜155、156係為在多晶矽膜141之蝕刻後所殘存之部分。絕緣膜邊壁223、224之膜厚與柱狀矽層207、208之半徑之總和，因較由閘極絕緣膜139、140與金屬膜137、138所構成之圓筒外周之半徑為大，故在閘極蝕刻後，金屬膜137、138係由多晶矽膜154、155、142、156、157所覆蓋，因此可抑制金屬污染。
如第113A圖至第114B圖所示，將絕緣膜129c予以蝕刻而形成第1絕緣膜129a及第2絕緣膜129b，使p+ 型矽層119與第1n+ 型矽層113之表面的一部分露出。另外，在本實施形態中，由於第1及第2絕緣膜129a、129b如上所述係由在相同步驟中相同材料一體形成，因此在沿著第113圖至第147圖之切割線X-X’之剖面圖中，係將第1絕緣膜及第2絕緣膜彙總顯示成第1及第2絕緣膜129。
如第115A圖至第116B圖所示，將阻劑153予以剝離。可獲得閘極絕緣膜140與金屬膜138係由柱狀矽層208與多晶矽膜156、157與第1絕緣膜129(129a)與第1絕緣膜邊壁223所覆蓋，而第2閘極絕緣膜139與第2金屬膜137係由第2柱狀矽層207與多晶矽膜154、155與第2絕緣膜129(129b)與第2絕緣膜邊壁224所覆蓋之構造。此外，可獲得柱狀矽層207、208之上部係由硬遮罩106、107與絕緣膜邊壁224、223所覆蓋之構造。藉由此種構造，在柱狀矽層207、208上不會形成金屬半導體化合物層。
在上述步驟之製成物上濺鍍Ni或Co等金屬，且施加熱處理。藉此，使閘極電極209、210之多晶矽膜154、155與所濺鍍之金屬反應，且使閘極配線218之多晶矽膜154、155、142、156、157及平面狀矽層與所濺鍍之金屬反應。之後，使用硫酸過氧化氫水混合液或氨過氧化氫水混合液將未反應之金屬膜去除。藉此，如第117A圖至第118B圖所示，在閘極電極209、210與閘極配線218形成第1、第3及第7金屬矽化合物層159(159a至159c)，在平面狀矽層211形成第4金屬矽化合物層158，在平面狀矽層212形成第2金屬矽化合物層160。在本實施形態中，由於第1、第3及第7金屬矽化合物層159a至159c係由在相同步驟中相同材料所形成，因此在沿著第117圖至第147圖之切割線X-X’之剖面圖中，係以金屬矽化合物層159予以統括顯示。
另一方面，由於柱狀矽層207、208之上部區域係為由硬遮罩106、107及絕緣膜邊壁223、224所覆蓋之構造，因此在此步驟中，於柱狀矽層207、208之上部區域，不會形成金屬矽化合物層。
在金屬矽化合物層159與金屬膜137、138之間亦可具有多晶矽膜。此外，在第4金屬矽化合物層158之下側亦可具有p+ 型矽層119，在第2金屬矽化合物層160之下側，亦可具有第1n+ 型矽層113。
在上述步驟之製成物上形成氮化膜161，又以埋入於形成有氮化膜161之製成物之方式形成層間絕緣膜162。接著，如第119A圖至第120B圖所示，進行層間絕緣膜162之平坦化。
如第121A圖至第122B圖所示，在柱狀矽層207、208上方形成用以形成接觸部孔之阻劑163。
如第123A圖至第124B圖所示，以阻劑163為遮罩，將層間絕緣膜162予以蝕刻，而於柱狀矽層207、208上方形成接觸部孔164、165。此時，係以藉由過蝕刻(over etch)，先將氮化膜161與硬遮罩106、107之一部分蝕刻為佳。
如第125A圖至第126B圖所示，將阻劑163剝離。
如第127A圖至第128B圖所示，在平面狀矽層211、212上方及閘極配線218上方分別形成用以形成接觸部孔167、168、169之阻劑166。
如第129A圖至第130B圖所示，以阻劑166為遮罩，將層間絕緣膜162予以蝕刻，在平面狀矽層211、212上方及閘極配線218上方，分別形成接觸部孔167、169、168。由於係將柱狀矽層207、208上方之接觸部孔164、165、與平面狀矽層211、212上方及閘極配線218上方之接觸部孔167、169、168在不同步驟中形成，因此可將用以形成柱狀矽層207、208上方之接觸部孔164、165之蝕刻條件、及用以形成平面狀矽層211、212上方及閘極配線218上方之接觸部孔167、169、168之蝕刻條件分別予以最佳化。
如第131A圖至第132B圖所示，將阻劑166剝離。
如第133A圖至第134B圖所示，將接觸部孔167、168、169下方之氮化膜161予以蝕刻去除，且進一步將硬遮罩106、107予以蝕刻去除。
如第135A圖至第136B圖所示，形成由鉭、氮化鉭、鈦或氮化鈦之金屬所形成之阻障金屬層170，接著形成金屬層171。此時，形成鈦等阻障金屬層170之金屬與第2柱狀矽層207上部之矽係有分別反應而形成金屬與矽之化合物之情形。藉此，在阻障金屬層170與柱狀矽層208之界面形成第5金屬矽化合物層，且形成阻障金屬層170與柱狀矽層207與第6金屬矽化合物層。依阻障金屬層之材料，亦有不會形成第5金屬矽化合物層及第6金屬矽化合物層之情形。
如第137A圖至第138B圖所示，在上述步驟之製成物上形成金屬層172。
如第139A圖至第140B圖所示，將金屬層172、171及阻障金屬層170予以平坦化，且予以蝕刻而形成接觸部213、214、215、216、217。接觸部213係由阻障金屬層173及金屬層174、175所構成。接觸部214係由阻障金屬層176及金屬層177、178所構成。接觸部215係由阻障金屬層179、金屬層180、181所構成。接觸部216係由阻障金屬層182、金屬層183、184所構成。接觸部217係由阻障金屬層185、金屬層186、187所構成。
如第141A圖至第142B圖所示，在上述步驟之製成物上依序形成阻障金屬層188、金屬層189及阻障金屬層190。
如第143A圖至第144B圖所示，形成用以形成電源配線與輸入配線與輸出配線之阻劑191、192、193、194。
如第145A圖至第146B圖所示，將阻障金屬層190、金屬層189及阻障金屬層188予以蝕刻而形成電源配線219、222、輸入配線221及輸出配線220。電源配線219係由阻障金屬層195、金屬層196及阻障金屬層197所構成。電源配線222係由阻障金屬層204、金屬層205及阻障金屬層206所構成。輸入配線221係由阻障金屬層201、金屬層202及阻障金屬層203所構成。輸出配線220係由阻障金屬層198、金屬層199及阻障金屬層200所構成。
如第147A圖至第148B圖所示，將阻劑191、192、193、194剝離。
藉由以上步驟，形成本實施形態之半導體裝置。
依據本實施形態之製造方法，可在柱狀矽層207、208上直接形成接觸部214、216。因此，會成為洩漏電流產生之主要原因之厚的金屬半導體化合物不會形成於柱狀矽層207、208上。此外，為了抑制該洩漏電流之產生，亦不需將屬於高濃度矽層之第2的n+ 型矽層144、p+ 型矽層146形成為較厚，因此亦可避免第2的n+ 型矽層144、p+ 型矽層146所造成之電阻的增大。
此外，由於可在閘極電極209、210、柱狀矽層207、208下部之平面狀矽層211、212形成厚的金屬矽化合物層158至160，因此可使閘極電極209、210及平面狀矽層211、212為低電阻化。藉此，可達成SGT之高速動作。
此外，由於在閘極電極209、210與平面狀矽層211、212之間分別形成第1絕緣膜129a與第2絕緣膜129b，因此可降低閘極電極與平面狀半導體層之間的寄生電容。
藉由以上的構成，可實現半導體裝置之低電阻化及微細化。
上述實施形態之製造方法雖以使用具備NMOS‧SGT及PMOS‧SGT之反相器作了說明，惟亦可藉由相同步驟製造具備NMOS‧SGT、PMOS‧SGT、或複數個SGT之半導體裝置。此外，在上述實施形態中，雖係使用具備NMOS‧SGT與PMOS‧SGT之反相器作了說明，惟本發明之半導體裝置只要是具備具有上述構造之SGT的裝置即可，並不限定於反相器。
在上述實施形態中，係就接觸部與柱狀半導體層上之第2高濃度矽層接觸之情形進行了說明。惟亦可在將接觸部直接形成於柱狀矽層上時，使阻障金屬層之金屬與柱狀矽層上部之矽反應，而於接觸部與第2高濃度矽層之界面形成由阻障金屬層之金屬與半導體之化合物所形成之第5及第6金屬矽化合物層。此時，由於第5及第6金屬矽化合物層係較第1至第4、及第7金屬矽化合物層形成為較薄，因此不會產生如上所述之洩漏電流的問題。此外，包含於第5及第6金屬矽化合物層之金屬，係為形成阻障金屬層之金屬，係與包含於第1至第4及第7金屬矽化合物層之金屬有所不同。另外，第5及第6金屬矽化合物層係有藉由阻障金屬層之材質形成之情形，亦有不藉由阻障金屬層之材質形成之情形。
在上述實施形態中，雖就閘極電極具備金屬膜之情形進行了說明，惟只要可發揮作為閘極電極功能，亦可不具備金屬膜。
在上述實施形態中，雖就藉由施加電壓於第1閘極電極210及第2閘極電極209，而於第1矽層114及第2矽層120之區域形成通道之增強型電晶體進行了說明，惟亦可為減壓(depression)型電晶體。
在上述實施形態中，雖係顯示使用矽作為半導體之例，惟只要可形成SGT，則亦可使用鍺(germanium)、化合物半導體等。
上述實施形態中用以形成金屬層、絕緣膜等的材料係可適當使用公知之材料。
上述物質名稱係為例示，本發明並不限定於此。
另外，本發明在不脫離本發明之廣義精神與範圍下，均可作各種實施形態及變形。此外，上述實施形態係用以說明本發明之一實施例者，並非用以限定本發明之範圍。
101．．．矽氧化膜
102．．．矽層
103、148、149、150、161．．．氮化膜
104、105、112、118、122、123、143、145、153、163、166、191、192、193、194．．．阻劑
106、107．．．硬遮罩
108．．．犧牲氧化膜
109、115、121、124、125、126、126a、128、147、151、152．．．氧化膜
110、111、116、117．．．邊壁
113．．．第1n+ 型矽層
113a．．．n+ 型矽層
114．．．第1矽層
119．．．第1p+ 型矽層
119a．．．p+ 型矽層
120．．．第2矽層
129c、130、131、132．．．絕緣膜
129b．．．第2絕緣膜
129、129a．．．第1絕緣膜
133、137a、138a．．．金屬膜
134、135、136、141、142、154、155、156、157．．．多晶矽膜
137．．．第2金屬膜
138．．．第1金屬膜
139a、140a．．．閘極絕緣膜
139．．．第2閘極絕緣膜
140．．．第1閘極絕緣膜
144．．．第2n+ 型矽層
146．．．第2p+ 型矽層
158．．．第4金屬矽化合物層
159c．．．第7金屬矽化合物層
159b．．．第3金屬矽化合物層
159a．．．第1金屬矽化合物層
159．．．金屬矽化合物層
160．．．第2金屬矽化合物層
162．．．層間絕緣膜
164、167．．．接觸部孔
170、173、176、179、182、185、188、190、195、197、198、200、201、203、204、206．．．阻障金屬層
171、172、174、175、177、178、180、181、183、184、186、187、189、196、199、202、205．．．金屬層
207．．．第2柱狀矽層
208．．．第1柱狀矽層
209．．．第2閘極電極
210．．．第1閘極電極
211．．．第2平面狀矽層
212．．．第1平面狀矽層
213、214、215、216、217．．．接觸部
218．．．閘極配線
219、222．．．電源配線
220．．．輸出配線
221．．．輸入配線
223．．．第1絕緣膜邊壁
224．．．第2絕緣膜邊壁
第1A圖係為本發明第1實施形態之半導體裝置之平面圖。
第1B圖係為第1實施形態之半導體裝置之第1A圖之X-X’線之剖面圖。
第2A圖係為第1實施形態之半導體裝置之第1A圖之Y1-Y1’線之剖面圖。
第2B圖係為第1實施形態之半導體裝置之第1A圖之Y2-Y2’線之剖面圖。
第3A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第3B圖係為第3A圖之X-X’線之剖面圖。
第4A圖係為第3A圖之Y1-Y1’線之剖面圖。
第4B圖係為第3A圖之Y2-Y2’線之剖面圖。
第5A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第5B圖係為第5A圖之X-X’線之剖面圖。
第6A圖係為第5A圖之Y1-Y1’線之剖面圖。
第6B圖係為第5A圖之Y2-Y2’線之剖面圖。
第7A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第7B圖係為第7A圖之X-X’線之剖面圖。
第8A圖係為第7A圖之Y1-Y1’線之剖面圖。
第8B圖係為第7A圖之Y2-Y2’線之剖面圖。
第9A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第9B圖係為第9A圖之X-X’線之剖面圖。
第10A圖係為第9A圖之Y1-Y1’線之剖面圖。
第10B圖係為第9A圖之Y2-Y2’線之剖面圖。
第11A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第11B圖係為第11A圖之X-X’線之剖面圖。
第12A圖係為第11A圖之Y1-Y1’線之剖面圖。
第12B圖係為第11A圖之Y2-Y2’線之剖面圖。
第13A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第13B圖係為第13A圖之X-X’線之剖面圖。
第14A圖係為第13A圖之Y1-Y1’線之剖面圖。
第14B圖係為第13A圖之Y2-Y2’線之剖面圖。
第15A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第15B圖係為第15A圖之X-X’線之剖面圖。
第16A圖係為第15A圖之Y1-Y1’線之剖面圖。
第16B圖係為第15A圖之Y2-Y2’線之剖面圖。
第17A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第17B圖係為第17A圖之X-X’線之剖面圖。
第18A圖係為第17A圖之Y1-Y1’線之剖面圖。
第18B圖係為第17A圖之Y2-Y2’線之剖面圖。
第19A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第19B圖係為第19A圖之X-X’線之剖面圖。
第20A圖係為第19A圖之Y1-Y1’線之剖面圖。
第20B圖係為第19A圖之Y2-Y2’線之剖面圖。
第21A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第21B圖係為第21A圖之X-X’線之剖面圖。
第22A圖係為第21A圖之Y1-Y1’線之剖面圖。
第22B圖係為第21A圖之Y2-Y2’線之剖面圖。
第23A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第23B圖係為第23A圖之X-X’線之剖面圖。
第24A圖係為第23A圖之Y1-Y1’線之剖面圖。
第24B圖係為第23A圖之Y2-Y2’線之剖面圖。
第25A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第25B圖係為第25A圖之X-X’線之剖面圖。
第26A圖係為第25A圖之Y1-Y1’線之剖面圖。
第26B圖係為第25A圖之Y2-Y2’線之剖面圖。
第27A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第27B圖係為第27A圖之X-X’線之剖面圖。
第28A圖係為第27A圖之Y1-Y1’線之剖面圖。
第28B圖係為第27A圖之Y2-Y2’線之剖面圖。
第29A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第29B圖係為第29A圖之X-X’線之剖面圖。
第30A圖係為第29A圖之Y1-Y1’線之剖面圖。
第30B圖係為第29A圖之Y2-Y2’線之剖面圖。
第31A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第31B圖係為第31A圖之X-X’線之剖面圖。
第32A圖係為第31A圖之Y1-Y1’線之剖面圖。
第32B圖係為第31A圖之Y2-Y2’線之剖面圖。
第33A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第33B圖係為第33A圖之X-X’線之剖面圖。
第34A圖係為第33A圖之Y1-Y1’線之剖面圖。
第34B圖係為第33A圖之Y2-Y2’線之剖面圖。
第35A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第35B圖係為第35A圖之X-X’線之剖面圖。
第36A圖係為第35A圖之Y1-Y1’線之剖面圖。
第36B圖係為第35A圖之Y2-Y2’線之剖面圖。
第37A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第37B圖係為第37A圖之X-X’線之剖面圖。
第38A圖係為第37A圖之Y1-Y1’線之剖面圖。
第38B圖係為第37A圖之Y2-Y2’線之剖面圖。
第39A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第39B圖係為第39A圖之X-X’線之剖面圖。
第40A圖係為第39A圖之Y1-Y1’線之剖面圖。
第40B圖係為第39A圖之Y2-Y2’線之剖面圖。
第41A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第41B圖係為第41A圖之X-X’線之剖面圖。
第42A圖係為第41A圖之Y1-Y1’線之剖面圖。
第42B圖係為第41A圖之Y2-Y2’線之剖面圖。
第43A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第43B圖係為第43A圖之X-X’線之剖面圖。
第44A圖係為第43A圖之Y1-Y1’線之剖面圖。
第44B圖係為第43A圖之Y2-Y2’線之剖面圖。
第45A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第45B圖係為第45A圖之X-X’線之剖面圖。
第46A圖係為第45A圖之Y1-Y1’線之剖面圖。
第46B圖係為第45A圖之Y2-Y2’線之剖面圖。
第47A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第47B圖係為第47A圖之X-X’線之剖面圖。
第48A圖係為第47A圖之Y1-Y1’線之剖面圖。
第48B圖係為第47A圖之Y2-Y2’線之剖面圖。
第49A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第49B圖係為第49A圖之X-X’線之剖面圖。
第50A圖係為第49A圖之Y1-Y1’線之剖面圖。
第50B圖係為第49A圖之Y2-Y2’線之剖面圖。
第51A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第51B圖係為第51A圖之X-X’線之剖面圖。
第52A圖係為第51A圖之Y1-Y1’線之剖面圖。
第52B圖係為第51A圖之Y2-Y2’線之剖面圖。
第53A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第53B圖係為第53A圖之X-X’線之剖面圖。
第54A圖係為第53A圖之Y1-Y1’線之剖面圖。
第54B圖係為第53A圖之Y2-Y2’線之剖面圖。
第55A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第55B圖係為第55A圖之X-X’線之剖面圖。
第56A圖係為第55A圖之Y1-Y1’線之剖面圖。
第56B圖係為第55A圖之Y2-Y2’線之剖面圖。
第57A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第57B圖係為第57A圖之X-X’線之剖面圖。
第58A圖係為第57A圖之Y1-Y1’線之剖面圖。
第58B圖係為第57A圖之Y2-Y2’線之剖面圖。
第59A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第59B圖係為第59A圖之X-X’線之剖面圖。
第60A圖係為第59A圖之Y1-Y1’線之剖面圖。
第60B圖係為第59A圖之Y2-Y2’線之剖面圖。
第61A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第61B圖係為第61A圖之X-X’線之剖面圖。
第62A圖係為第61A圖之Y1-Y1’線之剖面圖。
第62B圖係為第61A圖之Y2-Y2’線之剖面圖。
第63A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第63B圖係為第63A圖之X-X’線之剖面圖。
第64A圖係為第63A圖之Y1-Y1’線之剖面圖。
第64B圖係為第63A圖之Y2-Y2’線之剖面圖。
第65A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第65B圖係為第65A圖之X-X’線之剖面圖。
第66A圖係為第65A圖之Y1-Y1’線之剖面圖。
第66B圖係為第65A圖之Y2-Y2’線之剖面圖。
第67A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第67B圖係為第67A圖之X-X’線之剖面圖。
第68A圖係為第67A圖之Y1-Y1’線之剖面圖。
第68B圖係為第67A圖之Y2-Y2’線之剖面圖。
第69A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第69B圖係為第69A圖之X-X’線之剖面圖。
第70A圖係為第69A圖之Y1-Y1’線之剖面圖。
第70B圖係為第69A圖之Y2-Y2’線之剖面圖。
第71A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第71B圖係為第71A圖之X-X’線之剖面圖。
第72A圖係為第71A圖之Y1-Y1’線之剖面圖。
第72B圖係為第71A圖之Y2-Y2’線之剖面圖。
第73A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第73B圖係為第73A圖之X-X’線之剖面圖。
第74A圖係為第73A圖之Y1-Y1’線之剖面圖。
第74B圖係為第73A圖之Y2-Y2’線之剖面圖。
第75A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第75B圖係為第75A圖之X-X’線之剖面圖。
第76A圖係為第75A圖之Y1-Y1’線之剖面圖。
第76B圖係為第75A圖之Y2-Y2’線之剖面圖。
第77A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第77B圖係為第77A圖之X-X’線之剖面圖。
第78A圖係為第77A圖之Y1-Y1’線之剖面圖。
第78B圖係為第77A圖之Y2-Y2’線之剖面圖。
第79A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第79B圖係為第79A圖之X-X’線之剖面圖。
第80A圖係為第79A圖之Y1-Y1’線之剖面圖。
第80B圖係為第79A圖之Y2-Y2’線之剖面圖。
第81A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第81B圖係為第81A圖之X-X’線之剖面圖。
第82A圖係為第81A圖之Y1-Y1’線之剖面圖。
第82B圖係為第81A圖之Y2-Y2’線之剖面圖。
第83A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第83B圖係為第83A圖之X-X’線之剖面圖。
第84A圖係為第83A圖之Y1-Y1’線之剖面圖。
第84B圖係為第83A圖之Y2-Y2’線之剖面圖。
第85A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第85B圖係為第85A圖之X-X’線之剖面圖。
第86A圖係為第85A圖之Y1-Y1’線之剖面圖。
第86B圖係為第85A圖之Y2-Y2’線之剖面圖。
第87A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第87B圖係為第87A圖之X-X’線之剖面圖。
第88A圖係為第87A圖之Y1-Y1’線之剖面圖。
第88B圖係為第87A圖之Y2-Y2’線之剖面圖。
第89A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第89B圖係為第89A圖之X-X’線之剖面圖。
第90A圖係為第89A圖之Y1-Y1’線之剖面圖。
第90B圖係為第89A圖之Y2-Y2’線之剖面圖。
第91A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第91B圖係為第91A圖之X-X’線之剖面圖。
第92A圖係為第91A圖之Y1-Y1’線之剖面圖。
第92B圖係為第91A圖之Y2-Y2’線之剖面圖。
第93A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第93B圖係為第93A圖之X-X’線之剖面圖。
第94A圖係為第93A圖之Y1-Y1’線之剖面圖。
第94B圖係為第93A圖之Y2-Y2’線之剖面圖。
第95A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第95B圖係為第95A圖之X-X’線之剖面圖。
第96A圖係為第95A圖之Y1-Y1’線之剖面圖。
第96B圖係為第95A圖之Y2-Y2’線之剖面圖。
第97A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第97B圖係為第97A圖之X-X’線之剖面圖。
第98A圖係為第97A圖之Y1-Y1’線之剖面圖。
第98B圖係為第97A圖之Y2-Y2’線之剖面圖。
第99A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第99B圖係為第99A圖之X-X’線之剖面圖。
第100A圖係為第99A圖之Y1-Y1’線之剖面圖。
第100B圖係為第99A圖之Y2-Y2’線之剖面圖。
第101A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第101B圖係為第101A圖之X-X’線之剖面圖。
第102A圖係為第101A圖之Y1-Y1’線之剖面圖。
第102B圖係為第101A圖之Y2-Y2’線之剖面圖。
第103A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第103B圖係為第103A圖之X-X’線之剖面圖。
第104A圖係為第103A圖之Y1-Y1’線之剖面圖。
第104B圖係為第103A圖之Y2-Y2’線之剖面圖。
第105A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第105B圖係為第105A圖之X-X’線之剖面圖。
第106A圖係為第105A圖之Y1-Y1’線之剖面圖。
第106B圖係為第105A圖之Y2-Y2’線之剖面圖。
第107A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第107B圖係為第107A圖之X-X’線之剖面圖。
第108A圖係為第107A圖之Y1-Y1’線之剖面圖。
第108B圖係為第107A圖之Y2-Y2’線之剖面圖。
第109A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第109B圖係為第109A圖之X-X’線之剖面圖。
第110A圖係為第109A圖之Y1-Y1’線之剖面圖。
第110B圖係為第109A圖之Y2-Y2’線之剖面圖。
第111A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第111B圖係為第111A圖之X-X’線之剖面圖。
第112A圖係為第111A圖之Y1-Y1’線之剖面圖。
第112B圖係為第111A圖之Y2-Y2’線之剖面圖。
第113A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第113B圖係為第113A圖之X-X’線之剖面圖。
第114A圖係為第113A圖之Y1-Y1’線之剖面圖。
第114B圖係為第113A圖之Y2-Y2’線之剖面圖。
第115A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第115B圖係為第115A圖之X-X’線之剖面圖。
第116A圖係為第115A圖之Y1-Y1’線之剖面圖。
第116B圖係為第115A圖之Y2-Y2’線之剖面圖。
第117A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第117B圖係為第117A圖之X-X’線之剖面圖。
第118A圖係為第117A圖之Y1-Y1’線之剖面圖。
第118B圖係為第117A圖之Y2-Y2’線之剖面圖。
第119A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第119B圖係為第119A圖之X-X’線之剖面圖。
第120A圖係為第119A圖之Y1-Y1’線之剖面圖。
第120B圖係為第119A圖之Y2-Y2’線之剖面圖。
第121A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第121B圖係為第121A圖之X-X’線之剖面圖。
第122A圖係為第121A圖之Y1-Y1’線之剖面圖。
第122B圖係為第121A圖之Y2-Y2’線之剖面圖。
第123A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第123B圖係為第123A圖之X-X’線之剖面圖。
第124A圖係為第123A圖之Y1-Y1’線之剖面圖。
第124B圖係為第123A圖之Y2-Y2’線之剖面圖。
第125A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第125B圖係為第125A圖之X-X’線之剖面圖。
第126A圖係為第125A圖之Y1-Y1’線之剖面圖。
第126B圖係為第125A圖之Y2-Y2’線之剖面圖。
第127A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第127B圖係為第127A圖之X-X’線之剖面圖。
第128A圖係為第127A圖之Y1-Y1’線之剖面圖。
第128B圖係為第127A圖之Y2-Y2’線之剖面圖。
第129A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第129B圖係為第129A圖之X-X’線之剖面圖。
第130A圖係為第129A圖之Y1-Y1’線之剖面圖。
第130B圖係為第129A圖之Y2-Y2’線之剖面圖。
第131A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第131B圖係為第131A圖之X-X’線之剖面圖。
第132A圖係為第131A圖之Y1-Y1’線之剖面圖。
第132B圖係為第131A圖之Y2-Y2’線之剖面圖。
第133A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第133B圖係為第133A圖之X-X’線之剖面圖。
第134A圖係為第133A圖之Y1-Y1’線之剖面圖。
第134B圖係為第133A圖之Y2-Y2’線之剖面圖。
第135A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第135B圖係為第135A圖之X-X’線之剖面圖。
第136A圖係為第135A圖之Y1-Y1’線之剖面圖。
第136B圖係為第135A圖之Y2-Y2’線之剖面圖。
第137A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第137B圖係為第137A圖之X-X’線之剖面圖。
第138A圖係為第137A圖之Y1-Y1’線之剖面圖。
第138B圖係為第137A圖之Y2-Y2’線之剖面圖。
第139A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第139B圖係為第139A圖之X-X’線之剖面圖。
第140A圖係為第139A圖之Y1-Y1’線之剖面圖。
第140B圖係為第139A圖之Y2-Y2’線之剖面圖。
第141A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第141B圖係為第141A圖之X-X’線之剖面圖。
第142A圖係為第141A圖之Y1-Y1’線之剖面圖。
第142B圖係為第141A圖之Y2-Y2’線之剖面圖。
第143A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第143B圖係為第143A圖之X-X’線之剖面圖。
第144A圖係為第143A圖之Y1-Y1’線之剖面圖。
第144B圖係為第143A圖之Y2-Y2’線之剖面圖。
第145A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第145B圖係為第145A圖之X-X’線之剖面圖。
第146A圖係為第145A圖之Y1-Y1’線之剖面圖。
第146B圖係為第145A圖之Y2-Y2’線之剖面圖。
第147A圖係為用以說明第1實施形態之半導體裝置之製造方法之平面圖。
第147B圖係為第147A圖之X-X’線之剖面圖。
第148A圖係為第147A圖之Y1-Y1’線之剖面圖。
第148B圖係為第147A圖之Y2-Y2’線之剖面圖。
213、214、215、216、217．．．接觸部
218．．．閘極配線
219、222．．．電源配線
220．．．輸出配線
221．．．輸入配線

Claims (9)

  1. 一種半導體裝置，其特徵為具備：第1平面狀半導體層；第1柱狀半導體層，形成於該第1平面狀半導體層上；第1高濃度半導體層，形成於該第1柱狀半導體層之下部區域與前述第1平面狀半導體層；第2高濃度半導體層，與前述第1高濃度半導體層相同導電型，形成於前述第1柱狀半導體層之上部區域；第1閘極絕緣膜，以包圍該第1柱狀半導體層之方式形成於前述第1高濃度半導體層與前述第2高濃度半導體層之間之前述第1柱狀半導體層之側壁；第1閘極電極，以包圍該第1閘極絕緣膜之方式形成於該第1閘極絕緣膜上；第1絕緣膜，形成於該第1閘極電極與前述第1平面狀半導體層之間；第1絕緣膜邊壁(side wall)，與前述第1閘極電極之上表面及前述第1柱狀半導體層之上部側壁相接，且以包圍該第1柱狀半導體層之前述上部區域之方式形成；第2金屬半導體化合物層，以與前述第1高濃度半導體層相接之方式形成於與前述第1平面狀半導體層相同的層；及第1接觸部，形成於前述第2高濃度半導體層上；前述第1接觸部與前述第2高濃度半導體層係直接連接；前述第1閘極電極係具備第1金屬半導體化合物層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，復具備形成於前述第1接觸部與前述第2高濃度半導體層之間的第5金屬半導體化合物層；該第5金屬半導體化合物層之金屬係為與前述第1金屬半導體化合物層之金屬及前述第2金屬半導體化合物層之金屬不同種類的金屬。
  3. 如申請專利範圍第1項或第2項所述之半導體裝置，其中，前述第1閘極電極復具備形成於前述第1閘極絕緣膜與前述第1金屬半導體化合物層之間的第1金屬膜。
  4. 一種半導體裝置，係具備第1電晶體與第2電晶體；該第1電晶體係具備：第1平面狀半導體層；第1柱狀半導體層，形成於該第1平面狀半導體層上；第2導電型第1高濃度半導體層，形成於該第1柱狀半導體層之下部區域與前述第1平面狀半導體層；第2導電型第2高濃度半導體層，形成於前述第1柱狀半導體層之上部區域；第1閘極絕緣膜，以包圍該第1柱狀半導體層之方式形成於前述第1高濃度半導體層與前述第2高濃度半導體層之間之前述第1柱狀半導體層之側壁；第1閘極電極，以包圍該第1閘極絕緣膜之方式形成於該第1閘極絕緣膜上；第1絕緣膜，形成於該第1閘極電極與前述第1平面狀半導體層之間；第1絕緣膜邊壁，與前述第1閘極電極之上表面及前述第1柱狀半導體層之上部側壁相接，且以包圍該第1柱狀半導體層之前述上部區域之方式形成；第2金屬半導體化合物層，以與前述第1高濃度半導體層相接之方式形成於與前述第1平面狀半導體層相同的層；及第1接觸部，形成於前述第2高濃度半導體層上；前述第2電晶體係具備：第2平面狀半導體層；第2柱狀半導體層，形成於該第2平面狀半導體層上；第1導電型第3高濃度半導體層，形成於該第2柱狀半導體層之下部區域與前述第2平面狀半導體層；第1導電型第4高濃度半導體層，形成於前述第2柱狀半導體層之上部區域；第2閘極絕緣膜，以包圍該第2柱狀半導體層之方式形成於前述第3高濃度半導體層與前述第4高濃度半導體層之間之前述第2柱狀半導體層之側壁；第2閘極電極，以包圍該第2閘極絕緣膜之方式形成於該第2閘極絕緣膜上；第2絕緣膜，形成於該第2閘極電極與前述第2平面狀半導體層之間；第2絕緣膜邊壁(side wall)，與前述第2閘極電極之上表面及前述第2柱狀半導體層之上部側壁相接，且以包圍該第2柱狀半導體層之前述上部區域之方式形成；第4金屬半導體化合物層，以與前述第3高濃度半導體層相接之方式形成於與前述第2平面狀半導體層相同的層；及第2接觸部，形成於前述第4高濃度半導體層上；前述第1接觸部與前述第2高濃度半導體層係直接連接；前述第2接觸部與前述第4高濃度半導體層係直接連接；前述第1閘極電極係具備第1金屬半導體化合物層；前述第2閘極電極係具備第3金屬半導體化合物層。
  5. 如申請專利範圍第4項所述之半導體裝置，其中，復具備：第5金屬半導體化合物層，形成於前述第1接觸部與前述第2高濃度半導體層之間；及第6金屬半導體化合物層，形成於前述第2接觸部與前述第4高濃度半導體層之間；前述第5金屬半導體化合物層之金屬係為與前述第1金屬半導體化合物層之金屬及前述第2金屬半導體化合物層之金屬不同種類的金屬；前述第6金屬半導體化合物層之金屬係為與前述第3金屬半導體化合物層之金屬及前述第4金屬半導體化合物層之金屬不同種類的金屬。
  6. 如申請專利範圍第4項或第5項所述之半導體裝置，其中，前述第1閘極電極復具備形成於前述第1閘極絕緣膜與前述第1金屬半導體化合物層之間的第1金屬膜；前述第2閘極電極復具備形成於前述第2閘極絕緣膜與前述第3金屬半導體化合物層之間的第2金屬膜。
  7. 如申請專利範圍第6項所述之半導體裝置，其中，前述第1閘極絕緣膜與前述第1金屬膜係將以前述第1電晶體作成增強(enhancement)型之材料所形成；前述第2閘極絕緣膜與前述第2金屬膜係由將前述第2電晶體作成增強型之材料所形成。
  8. 一種半導體裝置之製造方法，係用以製造申請專利範圍第3項所述之半導體裝置之方法；該半導體裝置之製造方法係具備：準備構造體之步驟，該構造體係具有：前述第1平面狀半導體層；前述第1柱狀半導體層，形成於該第1平面狀半導體層上且於上面形成有硬遮罩(hard mask)；前述第1高濃度半導體層，形成於前述第1平面狀半導體層與前述第1柱狀半導體層之下部區域；及第3絕緣膜，形成於前述硬遮罩上及前述第1平面狀半導體層上；將第4絕緣膜、第3金屬膜、及第1半導體膜依序形成於前述構造體上之步驟；將該第1半導體膜予以蝕刻，使該第1半導體膜殘存於前述第1柱狀半導體層之側壁呈邊壁狀之步驟；將前述第3金屬膜予以蝕刻，使之殘存於前述第1柱狀半導體層之側壁呈邊壁狀之步驟；第4絕緣膜蝕刻步驟，將前述第4絕緣膜予以蝕刻，使之殘存於前述第1柱狀半導體層之側壁呈邊壁狀；第2半導體膜形成步驟，在前述第4絕緣膜蝕刻步驟之製成物上形成第2半導體膜；以埋入前述第2半導體膜形成步驟之製成物之方式形成第3半導體膜之步驟；將該第2半導體膜與該第3半導體膜與前述第1半導體膜予以平坦化之步驟；將前述經平坦化之第2半導體膜與第3半導體膜與第1半導體膜進行回蝕(etch back)以使前述第3金屬膜之上部區域露出之步驟；將殘存成前述邊壁狀之第3金屬膜與殘存成前述邊壁狀之第4絕緣膜予以蝕刻以使前述第1柱狀半導體層之上部側壁露出，而形成前述第1金屬膜與前述第1閘極絕緣膜之步驟；第2高濃度半導體層形成步驟，在前述第1柱狀半導體層之前述上部區域形成與前述第1高濃度半導體層相同導電型的前述第2高濃度半導體層；將氧化膜及氮化膜依序形成於前述第2高濃度半導體層形成步驟之製成物上之步驟；以該氧化膜與該氮化膜殘存於前述第1柱狀半導體層之前述上部側壁與前述硬遮罩之側壁呈邊壁狀之方式將該氧化膜與該氮化膜予以蝕刻，而形成前述第1絕緣膜邊壁之步驟；半導體膜蝕刻步驟，將前述第1半導體膜與前述第2半導體膜與前述第3半導體膜予以蝕刻，使至少前述第1半導體膜與前述第2半導體膜之一部分以包圍該第1金屬膜之方式殘存於前述第1金屬膜之側壁；第1平面狀半導體層露出步驟，將在前述半導體膜蝕刻步驟中露出之前述第1平面狀半導體層上之前述第3絕緣膜予以蝕刻去除，而使前述第1平面狀半導體層露出；金屬半導體反應步驟，在前述第1平面狀半導體層露出步驟之製成物上堆積金屬且進行熱處理，藉以使包含於前述第1平面狀半導體層之半導體與前述堆積之金屬反應，而且使殘存於前述第1金屬膜上之前述第1半導體膜及包含於前述第2半導體膜之半導體與前述堆積之金屬反應；及去除在前述金屬半導體反應步驟中未反應之前述金屬，藉此在前述第1平面狀半導體層中形成前述第2金屬半導體化合物層，而且在前述第1閘極電極中形成前述第1金屬半導體化合物層之步驟。
  9. 如申請專利範圍第8項所述之半導體裝置之製造方法，其中，復具備：將前述硬遮罩上之前述第3絕緣膜予以去除之步驟；及在形成於前述第1柱狀半導體層之上部之前述第2高濃度半導體層上直接形成前述第1接觸部之步驟。
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